对比文件名称：2007-03-20_发明授权_US07193441B2 Single gate oxide I/O buffer with improved under-drive feature
目标专利名称：158配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
本次调用模型名称：DeepSeek-R1
作为评估专利创造性的资深专利代理师，我将严格按照目标专利权利要求的划分进行技术特征比对。我的分析将紧密结合目标专利说明书，特别是其中关于GO-TGX晶体管（栅极过偏置的厚栅极氧化物晶体管）及其在I/O驱动器中的特殊应用的描述。目标专利的核心在于使用一种特殊的隔离晶体管，这种晶体管支持与核心晶体管相同的最大漏源电压（低VDS），但支持更高的最大栅源电压（高VGS），并实际施加该高栅源电压以实现过偏置操作，从而在保持厚栅极氧化物保护能力的同时，通过短沟道降低电容并通过过偏置维持驱动电流。
| VTHP |
以下是根据目标专利权利要求的技术特征划分创建的特征比对表格：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 | ||
| **技术特征A：包括：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管**<br>**《直接公开》** | 图5B及对应描述，例如：“PMOS transistors 552 and 534 ‘ON,’ thereby pulling the output line 528 to 3.3V.” (第[0038]段) | 对比文件公开了I/O缓冲电路（516），其包含将输出线（528，相当于I/O节点）上拉到高电源电压（VDDPST，如3.3V，相当于第一电压）的上拉路径，该路径包括PMOS晶体管552和534，它们共同起到上拉晶体管的作用。因此，该特征被对比文件直接公开。 | ||
| **技术特征B：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管**<br>**《未公开》** | 无相应引用。对比文件图5B中，上拉路径的PMOS晶体管552和534是直接串联驱动输出节点（528），其间没有独立的、功能为“隔离”的晶体管。 | 目标专利中的“第一隔离晶体管”（如210）是一个独立的器件，其功能是选择性地将上拉晶体管（202）与I/O节点（O）耦合或隔离，由控制逻辑控制，用于在输入/输出模式间切换以提供保护。对比文件中不存在功能相同的独立隔离晶体管。上拉路径中的PMOS晶体管（如552、534）是驱动电路的一部分，并非用于模式隔离。因此，该特征未被对比文件公开。 | ||
| **技术特征C：用于将所述I/O节点下拉到第二电压的下拉晶体管**<br>**《直接公开》** | 图5B及对应描述，例如：“NMOS transistors 562 and 564 are ‘ON,’ thereby pulling the output line 528 to VSS (0V).” (第[0037]段) | 对比文件公开了I/O缓冲电路（516），其包含将输出线（528，相当于I/O节点）下拉到低电压（VSS，如0V，相当于第二电压）的下拉路径，该路径包括NMOS晶体管562和564，它们共同起到下拉晶体管的作用。因此，该特征被对比文件直接公开。 | ||
| **技术特征D：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管**<br>**《未公开》** | 无相应引用。对比文件图5B中，下拉路径的NMOS晶体管562和564是直接串联驱动输出节点（528），其间没有独立的、功能为“隔离”的晶体管。 | 目标专利中的“第二隔离晶体管”（如212）是一个独立的器件，其功能是选择性地将下拉晶体管（204）与I/O节点（O）耦合或隔离。对比文件中不存在功能相同的独立隔离晶体管。下拉路径中的NMOS晶体管（如562、564）是驱动电路的一部分，并非用于模式隔离。因此，该特征未被对比文件公开。 | ||
| **技术特征E：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件**<br>**《未公开》** | 对比文件涉及单栅氧化物（SGO）器件，但未明确区分具有不同最大电压规格的两类MOSFET。说明书提到电路用于高电压（如3.3V）到低电压（如1.8V）的转换（见[0020]段），并提及“thin gate oxide transistors”和“thick gate oxide transistors”（见[0006]段背景部分），但在其发明实施例中强调所有晶体管使用“single gate oxide (SGO)”（见[0019], [0023]段）。 | 目标专利明确限定了上拉和下拉晶体管为“第一MOSFET器件”，其支持特定的“第一最大漏源电压和第一最大栅源电压”，根据说明书[0042]段，这些是“核心（即，薄氧化物）晶体管”。对比文件虽然描述了工作在较低电压（VDD，如1.8V）的电路部分（如预驱动器518），但未明确将上拉/下拉晶体管定义为支持特定、且低于隔离晶体管最大栅源电压的“第一最大栅源电压”的一类器件。其发明点在于使用SGO和偏置切换解决欠驱动，而非区分两类具有不同电压容限的晶体管并组合使用。因此，该特征未被直接或隐含公开。 | ||
| **技术特征F：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件**<br>**《未公开》** | 无相应引用。对比文件中不存在如目标专利所定义的“隔离晶体管”，因此自然也未公开其器件特性。 | 该特征定义了隔离晶体管的特殊属性：支持与核心晶体管相同的最大漏源电压（第一最大漏源电压），但支持更高的最大栅源电压（第二最大栅源电压）。根据目标专利说明书[0033]-[0034]段，这是指GO-TGX晶体管，其具有厚栅氧化物（支持高VGS）但短沟道（支持低VDS）。对比文件完全没有公开此类具有特殊电压容限组合、专门用作隔离的晶体管。因此，该特征未被公开。 | ||
| **技术特征G：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处**<br>**《未公开》** | 对比文件公开了将可变偏置电压“Bias V”施加在某些PMOS晶体管（如530, 532, 534）的栅极（见[0035], [0038]段）。 | 虽然对比文件公开了向某些晶体管的栅极施加偏置电压，但这些晶体管（PMOS 530, 532, 534）并非目标专利所定义的“隔离晶体管”。目标专利的隔离晶体管是串联在驱动路径中用于耦合/隔离的独立器件，且根据说明书[0045]-[0046]段，通常是NMOS器件，并由控制逻辑提供的信号（如“1”或“0”）控制。对比文件中施加Bias V的晶体管是上拉路径的一部分，其功能是确保正常驱动，而非隔离。因此，该特征未被公开。 | ||
| **技术特征H：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处**<br>**《未公开》** | 对比文件公开了“Bias V”可以是VDD或GND（见[0028]段）。在VDDPST > VDD+ | VTHP | 时，Bias V = VDD。VDD（如1.8V）是电路的低电源电压。 | 目标专利中，施加在隔离晶体管栅极的“第二栅源电压”被配置为持续大于上拉/下拉晶体管（核心晶体管）的“第一栅源电压”。根据说明书[0045]段，隔离晶体管的控制信号“可以用对应于厚氧化物器件的电压来提供（例如，1.8V）”，而核心晶体管工作电压更低（例如，0.8V或1.2V）。对比文件中，施加给PMOS晶体管（如上拉部分）的Bias V（VDD）是电路的低工作电压，并未被描述为持续高于其他晶体管（如下拉路径的NMOS晶体管）的栅源电压。其目的是适应电源变化，而非提供持续的过偏置。因此，该特征未被公开。 |
| **技术特征I：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作**<br>**《未公开》** | 无相应引用。对比文件未描述晶体管在“过偏置”（即VGS > VDS）条件下操作以提升驱动电流的概念。 | 目标专利说明书[0033]-[0039]段详细阐述了GO-TGX晶体管的“过偏置”操作，即施加高于其漏源电压（VDS）的栅源电压（VGS），以在保持厚栅氧化物保护的同时，通过短沟道降低电容并通过过偏置维持高驱动电流。这是目标专利的核心发明点之一。对比文件解决的是防止“欠驱动”（under-drive）问题，即确保晶体管在电源电压降低时能充分导通（见[0024], [0026]段），其技术手段是切换偏置电压（Bias V）至GND，这并非目标专利所述的为了性能提升而进行的持续“过偏置”操作。因此，该特征未被公开。 | ||
| **技术特征J：其中，第一漏源操作电压和所述第一栅源电压是相同的**<br>**《未公开》** | 无相应引用。对比文件未明确描述核心晶体管（如果存在的话）的漏源操作电压与栅源电压之间的关系。 | 目标专利该特征限定了核心晶体管（第一MOSFET器件）的工作电压特性。对比文件未公开此类明确的电压关系定义。因此，该特征未被公开。 | ||
| **技术特征K：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作**<br>**《未公开》** | 无相应引用。对比文件未提及将任何晶体管配置为在三极管（线性）区操作以实现特定的阻抗特性。 | 目标专利说明书[0047]段指出，通过GO-TGX晶体管的栅极过偏置，使其“在线性/三极管工作区域中深处操作”，从而改善输出驱动器的阻抗线性度，可能无需额外的阻抗匹配电阻。这是过偏置操作带来的一个技术效果。对比文件未涉及此概念或配置。因此，该特征未被公开。 | ||
| **技术特征L：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件**<br>**《直接公开》** | 图5B及描述：上拉路径使用PMOS晶体管（如534, 552），下拉路径使用NMOS晶体管（如562, 564）（见[0036]-[0038]段）。 | 对比文件公开的I/O缓冲电路中，上拉部分使用了PMOS器件，下拉部分使用了NMOS器件。这与目标专利该特征一致，因此被直接公开。 | ||
| **技术特征M：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件**<br>**《未公开》** | 无相应引用。对比文件中不存在目标专利所定义的“隔离晶体管”。图中类似位置的晶体管（如上拉路径的PMOS 534）是P型，而非N型。 | 目标专利说明书[0046]段明确指出，隔离晶体管（210, 212）优选使用NMOSFET器件实现，并给出了理由（尺寸、易于集成等）。对比文件既未公开隔离晶体管的结构，其相应驱动路径中的器件极性也与目标专利的明确限定（N型）不符。因此，该特征未被公开。 | ||
| **技术特征N：进一步包括与所述第二隔离晶体管串联的至少一个电阻器**<br>**《未公开》** | 无相应引用。对比文件图5B的下拉路径（NMOS 562和564）中未显示有串联的电阻器。 | 目标专利该特征是一个可选附加特征，在输出驱动器中可能包括与第二隔离晶体管串联的电阻器以进行阻抗匹配（参见图2的214）。对比文件中未公开此特征。 | ||
| **技术特征O：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置**<br>**《未公开》** | 对比文件包括“电压检测电路（400）”（见[0029], [0032]-[0033]段），但其功能是根据电源电压VDDPST的变化来切换偏置电压（Bias V），而非根据I/O焊盘是用于输入模式还是输出模式来选择性地激活或停用隔离晶体管。 | 目标专利说明书[0027]-[0030]段及图1、2描述了“控制逻辑（114）”，其功能是基于IC核心逻辑的指示，生成信号以在输入模式时停用隔离晶体管（120,122），在输出模式时激活它们。这是一种模式选择控制逻辑。对比文件的电压检测电路是根据电源电压水平调整偏置，其目的和功能与目标专利中用于输入/输出模式切换的“逻辑装置”完全不同。因此，该特征未被公开。 | ||
| **技术特征P：进一步包括与所述下拉晶体管串联的电阻电路**<br>**《未公开》** | 无相应引用。对比文件图5B的下拉路径（NMOS 562和564）中未显示有串联的电阻电路。 | 目标专利该特征是一个可选附加特征（参见图2的214）。对比文件中未公开此特征。 |
### 结论
经过逐项比对分析，对比文件US07193441B2仅直接公开了目标专利权利要求中的技术特征A（上拉晶体管）、C（下拉晶体管）和L（上拉为PMOS，下拉为NMOS）。这些特征属于I/O缓冲器电路中的公知常识或常规结构。
然而，对比文件完全没有公开目标专利的核心发明点，即使用具有特殊电压容限（支持与核心晶体管相同的低VDS，但支持更高的VGS）的GO-TGX晶体管作为由控制逻辑控制的**隔离晶体管**（特征B, D, E, F, M），并对其施加持续的**过偏置电压**（特征G, H, I）以在保持保护能力的同时降低电容并维持性能。对比文件也未公开过偏置导致的三极管区操作（特征K）、核心晶体管的特定电压关系（特征J）、以及用于模式切换的控制逻辑（特征O）。可选的特征N和P也未被公开。
对比文件解决的是高电源电压（VDDPST）降低时可能出现的晶体管欠驱动（无法充分导通）问题，其技术手段是通过电压检测电路切换偏置电压（Bias V）。而目标专利解决的是在低电压工艺节点中，使用厚氧化物隔离晶体管导致电容过大、性能下降的问题，其技术手段是采用GO-TGX隔离晶体管并施加过偏置。两者要解决的技术问题、采用的技术手段和达到的技术效果均不相同。
因此，对比文件US07193441B2未公开目标专利权利要求中除部分常规结构外的绝大多数技术特征，特别是体现其发明构思的关键特征。
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