对比文件名称：2011-05-03_发明授权_US07936209B2 I_O buffer with low voltage semiconductor devices
目标专利名称：配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
模型名称：DeepSeek-R1
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管《直接公开》 | [0010] “I/O transistor 112 is configured to pull the voltage of PAD 140 up to a high level, approximately Vddio 108, when I/O transistor 112 is on and I/O transistor 132 is off.” | 对比文件中的I/O晶体管112（MPIOA）是P沟道FET，其作用是在导通时将焊盘（PAD 140）的电压上拉至高电平（约Vddio）。这与目标专利中“用于将I/O节点上拉到第一电压的上拉晶体管”的作用和结构完全相同。因此，该技术特征被直接公开。 |
| **技术特征B**：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管《直接公开》 | [0023] “over-voltage protection circuit 212 might further comprise P-channel FET MPIOB 114, and over-voltage protection circuit 226 might further comprise N-channel FET MNIOB 134. MPIOC 312 is electrically coupled between the drain of MPIOB 114 and PAD 140...”。结合附图3，MPIOB 114和MPIOC 312串联在I/O晶体管112（上拉晶体管）和焊盘140（I/O节点）之间。 | 对比文件明确公开了上拉晶体管（MPIOA 112）并非直接连接到焊盘，而是通过过压保护电路（212， 包含MPIOB 114和MPIOC 312）耦合到焊盘（I/O节点）。MPIOB 114和MPIOC 312串联在上拉路径中，其作用正是为了在焊盘电压变化时，限制上拉晶体管两端的电压，起到隔离和保护作用。这与目标专利中“第一隔离晶体管”的作用（将上拉晶体管耦合到I/O节点并用于隔离）相同。因此，该技术特征被直接公开。 |
| **技术特征C**：用于将所述I/O节点下拉到第二电压的下拉晶体管《直接公开》 | [0010] “I/O transistor 132 is configured to pull the voltage of PAD 140 down to a low level, approximately Vss 130, when I/O transistor 132 is on and I/O transistor 112 is off.” | 对比文件中的I/O晶体管132（MNIOA）是N沟道FET，其作用是在导通时将焊盘（PAD 140）的电压下拉至低电平（约Vss）。这与目标专利中“用于将I/O节点下拉到第二电压的下拉晶体管”的作用和结构完全相同。因此，该技术特征被直接公开。 |
| **技术特征D**：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管，《直接公开》 | [0023] “over-voltage protection circuit 212 might further comprise P-channel FET MPIOB 114, and over-voltage protection circuit 226 might further comprise N-channel FET MNIOB 134. ... MNIOC 326 is electrically coupled between PAD 140 and the drain of MNIOB 134...”。结合附图3，MNIOB 134和MNIOC 326串联在I/O晶体管132（下拉晶体管）和焊盘140（I/O节点）之间。 | 对比文件明确公开了下拉晶体管（MNIOA 132）并非直接连接到焊盘，而是通过过压保护电路（226， 包含MNIOB 134和MNIOC 326）耦合到焊盘（I/O节点）。MNIOB 134和MNIOC 326串联在下拉路径中，其作用正是为了在焊盘电压变化时，限制下拉晶体管两端的电压，起到隔离和保护作用。这与目标专利中“第二隔离晶体管”的作用（将下拉晶体管耦合到I/O节点并用于隔离）相同。因此，该技术特征被直接公开。 |
| **技术特征E**：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件，《直接公开》 | [0005] “Using two thicker gate oxide layers inherently lowers the yield... However, higher operating voltages may be required for I/O devices...” [0012] “However, when I/O transistors 112 and 132 are 1.8V devices with a gate oxide thickness of 26 Angstroms, the maximum allowable voltage, Vmax, across any two terminals of the transistor is approximately 1.98V.” [0035] “Thus, 26 Angstrom, 1.8V devices for pull-up and pull-down can be used...” | 对比文件背景技术部分说明了在SOC中，低电压、薄栅氧半导体器件（如1.8V器件）用于高性能、低功耗场景，但I/O器件可能需要更高工作电压以保持兼容性。具体实施方式中明确指出，用作上拉和下拉的I/O晶体管112和132是1.8V器件（26埃栅氧），其任意两端之间的最大允许电压Vmax约为1.98V。这表明这些晶体管具有其支持的最大工作电压（包括漏源电压Vds和栅源电压Vgs），即“第一最大漏源电压和第一最大栅源电压”。因此，该技术特征被直接公开。 |
| **技术特征F**：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件，《隐含公开》 | [0008] “Typically, VNbias 128 and VPbias 110 are chosen to be a constant ratio of Vddio 108 such that the DC voltage across any two terminals of I/O transistors 112 and 132 does not exceed the maximum allowable voltage, Vmax, across any two terminals of the transistor.” [0029] “VNbias 128 is equal to 0.5×Vddio 108=0.5×3.6V=1.8V. Thus, the source voltage of MNIOB 134 is equal to VNbias−Vth=1.8V−0.5V=1.3V. Thus, the voltages across the terminals of MNIOB 134 are: Vgs=0.5V, Vds=3.1V−1.3V=1.8V...” [0034] “VPbias 110 is equal to 0.5×Vddio 108=1.8V. The source voltage of MPIOB 114 is equal to VPbias+Vth=1.8V+0.5V=2.3V. Thus, the voltages across the terminals of MPIOB 114 are: Vsg=0.5V, Vsd=1.8V...” | 对比文件明确其过压保护晶体管（如MPIOB 114, MNIOB 134, MPIOC 312, MNIOC 326）与I/O晶体管112/132一样，都是“26 Angstrom, 1.8V devices”（参见[0035]），因此它们支持相同的最大漏源电压（Vds_max，如1.8V/1.98V）。然而，对比文件通过动态偏置电路（230, 240）为隔离晶体管的栅极提供偏置电压（VPbias2, VNbias2）。例如，在焊盘电压为高（3.6V）时，MNIOC 326的Vgs被偏置为0.5V，小于其最大栅源电压。但在焊盘电压为低（0V）时，MNIOC 326的Vgs为1.8V（VNbias2=1.8V, Vs=0V），此时其Vgs达到了其作为1.8V器件所能承受的典型最大栅源电压（约1.8V）。虽然对比文件未明确声明隔离晶体管支持一个“大于”第一最大栅源电压的“第二最大栅源电压”，但其电路设计允许隔离晶体管的栅极在特定工作点（如焊盘为低时）被施加与第一最大栅源电压（1.8V）相等的电压（VNbias2=1.8V）。本领域技术人员可以理解，为了确保器件在施加最大额定电压时可靠工作，器件本身必须被设计为能够支持（即耐受）该电压。因此，隔离晶体管（第二MOSFET器件）必须支持一个至少等于该施加电压（1.8V）的最大栅源电压。鉴于该施加电压等于（而非大于）I/O晶体管（第一MOSFET器件）的最大栅源电压（1.8V），且目标专利中“大于”的描述旨在区分两种器件的栅压耐受能力，而对比文件并未明确区分或强调隔离晶体管具有更高的栅压耐受能力，因此严格来说，对比文件未“直接公开”“大于”的关系。但从隐含公开的宽松标准判断，由于隔离晶体管在实际电路中被施加了与第一最大栅源电压相等的电压，本领域技术人员可以合理推断，为实现电路功能，这些隔离晶体管必须能够支持（即其最大栅源电压至少等于）该电压值。考虑到对比文件公开了使用相同工艺（1.8V, 26Å）的器件，其最大栅源电压可能相同。但基于电路施加的实际电压，可以认为对比文件隐含公开了隔离晶体管支持一个等于（或至少不小于）第一最大栅源电压的栅源电压。为遵循宽松标准以避免遗漏，可认为该特征被隐含公开，但需注意其与目标专利中明确“大于”的限定存在差异。 |
| **技术特征G**：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处，《直接公开》 | [0023] “MPIOC 312 ... has its gate is driven by the voltage of VPbias2 214. MNIOC 326 ... has its gate is driven by the voltage of VNbias2 224.” | 对比文件明确公开了隔离晶体管MPIOC 312的栅极由电压VPbias2驱动，隔离晶体管MNIOC 326的栅极由电压VNbias2驱动。VPbias2和VNbias2即为施加于隔离晶体管栅极的偏置电压，相当于目标专利中的“第二栅源电压”。因此，该技术特征被直接公开。 |
| **技术特征H**：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处，《未公开》 | [0006] “Voltage translators 104 and 124 are configured to shift the voltage between the low voltage used by the SOC core and the higher voltage, for example Vddio 108, used by I/O device 100.” [0007] “I/O transistor pre-driver 106 provides gate drive signal VPG 111 to I/O transistor 112 and I/O transistor pre-driver 126 provides gate drive signal VNG 131 to I/O transistor 132.” | 对比文件公开了I/O晶体管（上拉/下拉）的栅极驱动信号VPG和VNG是由预驱动器（106, 126）提供的，预驱动器的电源电压是Vddio（例如3.3V）。因此，I/O晶体管栅极电压（第一栅源电压）的摆幅可以从0V到Vddio（3.3V）。同时，施加于隔离晶体管栅极的第二栅源电压（VPbias2/VNbias2）是由动态偏置电路生成的，其值根据焊盘电压在Vddio（3.3V）和Vss（0V）之间动态切换，或在Vddio/2（1.65V）和Vss之间切换（参见[0028], [0032]）。比较可知，I/O晶体管栅极电压（VPG/VNG）的最大值（3.3V）高于隔离晶体管栅极电压（VPbias2/VNbias2）的典型最大值（例如1.8V或3.3V取决于状态）。即，第一栅源电压的最大值可能大于第二栅源电压。这与目标专利中要求“第二栅源电压大于第一栅源电压”的配置相反。对比文件并未公开将第二栅源电压配置为始终大于第一栅源电压的技术方案。因此，该技术特征未被公开。 |
| **技术特征I**：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作。《未公开》 | [0029] 计算了MNIOC 326的端子电压：“Vgs=0.5V, Vds=0.5V and Vdg=0V”； [0033] 计算了MNIOC 326的端子电压：“Vgs=1.8V, Vds=0V and Vgd=1.8V”。 [0030] 计算了MPIOC 312的端子电压：“Vsg=1.8V, Vds=0V and Vdg=1.8V”； [0034] 计算了MPIOC 312的端子电压：“Vsg=0.5V, Vsd=0.5V and Vdg=0V”。 | 对比文件详细计算了隔离晶体管（如MNIOC 326, MPIOC 312）在各种状态下的端子电压。分析可知，在导通状态下（例如MNIOC在焊盘高时Vds=0.5V，Vgs=0.5V；MPIOC在焊盘低时Vsd=0.5V，Vsg=0.5V），其栅源电压（Vgs）等于漏源电压（Vds），并非处于Vgs > Vds的“过偏置”状态。在截止状态下（如Vds=0V），栅源电压可能大于漏源电压，但此时晶体管不导通，不属于“操作”状态下的“过偏置”。目标专利强调在操作（导通）时对隔离晶体管施加高于其漏源电压的栅源电压（过偏置），以增强驱动电流并使其工作在线性区（三极管区）。对比文件的目的是通过动态偏置确保所有晶体管端子间电压不超过最大允许值（Vmax），防止过压损坏，而非为了实现目标专利所述的过偏置操作以提升性能。因此，该技术特征未被公开。 |
| **技术特征J**：其中，第一漏源操作电压和所述第一栅源电压是相同的。《隐含公开》 | [0012] “However, when I/O transistors 112 and 132 are 1.8V devices with a gate oxide thickness of 26 Angstroms, the maximum allowable voltage, Vmax, across any two terminals of the transistor is approximately 1.98V.” | 对比文件明确指出I/O晶体管112和132是“1.8V器件”。在本领域，当提及一个半导体器件是“X伏器件”时，通常意味着其设计的最大工作电压（包括栅源电压Vgs和漏源电压Vds）约为X伏。因此，“1.8V器件”意味着其第一最大漏源电压和第一最大栅源电压都约为1.8V（考虑到容差，文中提及最大允许电压Vmax约为1.98V）。这表明，对于这些I/O晶体管（第一MOSFET器件）而言，其支持的第一最大漏源电压和第一最大栅源电压在数值上是相同（或非常接近）的。本领域技术人员能够毫无疑义地从“1.8V器件”这一描述中得出其最大漏源电压和最大栅源电压相同的结论。因此，该技术特征被隐含公开。 |
| **技术特征K**：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作。《未公开》 | 对比文件未提及任何晶体管在“三极管工作区域（triode region）”中操作。其所有电压计算和分析均以确保各端子间电压不超过最大允许电压（Vmax）为目标，并未讨论或配置晶体管的操作区域（饱和区或线性区/三极管区）。 | 目标专利明确教导了通过配置第二栅源电压大于第一漏源操作电压，使得第二MOSFET器件（隔离晶体管）在过偏置下于三极管工作区域（线性区）深处操作，以实现良好的阻抗线性度（参见说明书第[0048]段）。对比文件完全没有涉及晶体管的工作区域（饱和区或三极管区）的概念、配置或目的。其电路设计的出发点是防止过压，而非通过偏置控制工作点以进入特定工作区域。因此，该技术特征未被公开。 |
| **技术特征L**：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件。《直接公开》 | [0009] “As shown, I/O transistor 112 comprises a P-channel FET and I/O transistor 132 comprises an N-channel FET.” | 对比文件明确公开了上拉晶体管（I/O transistor 112）是P沟道FET（P型MOSFET），下拉晶体管（I/O transistor 132）是N沟道FET（N型MOSFET）。这与目标专利的技术特征完全一致。因此，该技术特征被直接公开。 |
| **技术特征M**：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件。《未公开》 | [0023] “over-voltage protection circuit 212 might further comprise P-channel FET MPIOB 114, and over-voltage protection circuit 226 might further comprise N-channel FET MNIOB 134. MPIOC 312 is electrically coupled between the drain of MPIOB 114 and PAD 140... MNIOC 326 is electrically coupled between PAD 140 and the drain of MNIOB 134...” | 对比文件公开的过压保护电路（即隔离晶体管）中，在上拉路径（第一隔离晶体管）中使用了P型MOSFET（MPIOB 114和MPIOC 312），在下拉路径（第二隔离晶体管）中使用了N型MOSFET（MNIOB 134和MNIOC 326）。因此，并非“每一者”都是N型MOSFET器件。目标专利要求第一和第二隔离晶体管都是N型，这与对比文件公开的结构不同。因此，该技术特征未被公开。 |
| **技术特征N**：进一步包括与所述第二隔离晶体管串联的至少一个电阻器。《未公开》 | 对比文件全文及附图均未提及或示出在隔离晶体管（如MNIOB 134或MNIOC 326）所在的路径中串联有任何电阻器。 | 目标专利的该特征描述了与第二隔离晶体管串联的电阻器（可能用于阻抗匹配，如说明书图2中的214）。对比文件的电路结构中不存在这样的电阻器。因此，该技术特征未被公开。 |
| **技术特征O**：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置。《未公开》 | 对比文件中，过压保护晶体管（MPIOB 114, MPIOC 312, MNIOB 134, MNIOC 326）始终连接在电路中，它们的栅极接受的是动态偏置电压（VPbias2, VNbias2），这些电压根据焊盘状态变化，但目的始终是限制I/O晶体管两端的电压，无论I/O焊盘处于输入还是输出模式。这些晶体管并未被“选择性地激活”以在输入模式下断开连接、在输出模式下连接，而是始终处于导通或截止状态，具体取决于偏置和焊盘电压。没有公开任何用于根据I/O模式（输入/输出）来接通或关断这些隔离晶体管的控制逻辑或开关装置。 | 目标专利中的“逻辑装置”（如控制逻辑114）用于根据I/O焊盘是用于输入模式还是输出模式，来选择性激活（导通）或停用（关断）隔离晶体管（210, 212），从而实现真正的电气隔离（参见说明书第[0027]-[0029]段）。对比文件的过压保护电路不具备这种基于模式的选择性开关功能。因此，该技术特征未被公开。 |
| **技术特征P**：进一步包括与所述下拉晶体管串联的电阻电路。《未公开》 | 对比文件全文及附图均未提及或示出在下拉晶体管（MNIOA 132）所在的路径中串联有任何电阻器或电阻电路。 | 目标专利的该特征描述了与下拉晶体管串联的电阻电路（可能用于阻抗匹配，如说明书图2中的214）。对比文件的电路结构中不存在这样的电阻电路。因此，该技术特征未被公开。 |
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