对比文件名称：2011-05-12_发明专利_JP2011515002A Address multiplexing in a pseudo-dual-port memory
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：OpenAI GPT-4
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用（段落标号或位置） | 公开性论述 |
| A: 包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作《直接公开》 | [2] “疑似デュアル・ポート・メモリは、ある場合には、時間遅延マルチプレクサ（ＴＤＭ）と呼ばれる回路を有する。 単一の入力クロック信号が疑似デュアル・ポート・メモリで受け取られ、この単一の入力クロック信号は、入力読み取りアドレス、入力書き込みアドレス、および入力データ値をラッチするために使用される。 入力クロック信号の立上り縁は、入力読み取りアドレスを使用して読み取り動作を開始するために使用される。 読み取り動作が完了し、その後で、入力クロック信号の立下り縁が起こる。 ＴＤＭは入力クロック信号の立下り縁を使用し、書き込み動作を開始する。... 入力クロック信号の単一のサイクルで、２つのメモリ動作が実行される...” <br> [2] “マルチプレクサ１０４の動作は、特定の外部クロックサイクルの間に、読み取り専用および書き込み専用メモリ動作／アクセスへさらに順応する。 読み取り専用動作のケースでは、書き込みラッチ信号ＢＣＬＫではなく読み取りラッチ信号ＡＣＬＫのみが動作し、書き込みラッチ信号ＢＣＬＫはあるアイドル条件（例えば、低またはゼロの状態）を維持する。 書き込み専用動作のケースにおいて（例えば、特定の外部クロックサイクルの間に読み取り動作が実行されないとき）、書き込みアドレス切り換え信号は初期回路動作の間に高レベルへセットされ、最も早い機会に書き込みアドレスが前置復号器１０６へ提供される。” | 对比文件明确公开了其伪双端口存储器可以在单个外部时钟周期内执行读取和写入两个操作（对应于目标专利的“第一模式”），也明确公开了可以执行“書き込み専用動作”（只写操作，对应于目标专利的“第二模式”）。虽然对比文件未使用“第一模式”、“第二模式”的命名，但其描述的存储器支持在时钟周期内执行“读取和写入”以及“只写”这两种操作模式，其技术本质与目标专利特征A相同。因此，特征A被对比文件直接公开。 |
| B: 以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，《直接公开》 | [2] “制御ユニット１０３は、内部クロック信号ＩＣＬＫをさらに生成して、ゲート、例えば、ＮＡＮＤデバイス１０８へ提供する。” <br> [2] “さらに、高になる外部システムクロック信号ＣＬＫに応答して、読み取りラッチ信号ＡＣＬＫおよび書き込みラッチ信号ＢＣＬＫが時間Ｔ２で高になり、それによって入力される読み取りおよび書き込みアドレスをラッチおよび保持する。” <br> [2] “書き込みアドレス切り換え信号ＷＣＬＫは第１の（例えば、低の）状態に維持され、...読み取り動作が完了した（または実質的に完了した）後、...書き込みアドレス切り換え信号（ＷＣＬＫ）は状態を切り換え（例えば、高になる）” | 对比文件中的控制单元103生成内部时钟信号ICLK，该信号用于触发读取和写入操作。同时，控制单元还生成用于锁存读取地址的信号ACLK和用于锁存写入地址的信号BCLK，以及控制地址切换的信号WCLK。信号ACLK、BCLK和WCLK共同作用，分别控制读取操作和写入操作的地址锁存与切换时机，其功能等同于目标专利中控制电路生成的、用于控制读取和写入操作定时的“读取时钟”和“写入时钟”。因此，特征B被对比文件直接公开。 |
| C: 所述读取时钟与所述写入时钟分开《隐含公开》 | [2] “内部クロック信号ＩＣＬＫは、制御ユニット１０３によって再びアサートされ、今回は書き込み動作を開始する。 これらの２つの内部クロック信号ＩＣＬＫのパルス間の区間は、自己時間遅延回路１１０によって生成される。” <br> [2] “書き込みアドレス切り換え信号ＷＣＬＫは第１の（例えば、低の）状態に維持され、...読み取り動作が完了した（または実質的に完了した）後、...書き込みアドレス切り換え信号（ＷＣＬＫ）は状態を切り換え（例えば、高になる）” | 对比文件公开了用于启动读取操作和写入操作的内部时钟信号ICLK，以及用于控制地址切换的信号WCLK。虽然ICLK可能用于指示操作开始，但写入操作的真正启动（地址切换）由独立的信号WCLK控制，且WCLK的切换时机（读取完成后）与读取操作的完成（由自定时跟踪电路决定）相关联。这表明读取操作和写入操作的定时控制是分开的、独立的。本领域技术人员能够从对比文件描述的“读取完成后再启动写入”以及“使用独立的地址切换信号WCLK”中，毫无疑义地得出读取时钟（或等效控制信号）与写入时钟（或等效控制信号）是分开生成和控制的结论。因此，特征C被对比文件隐含公开。 |
| D: 其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟《直接公开》 | [2] “次の外部システム・クロック・サイクルの開始は、時間Ｔ１で外部システムクロック信号ＣＬＫの立上り縁によって合図される。 高になる外部システムクロック信号ＣＬＫに応答して、内部クロック信号ＩＣＬＫが制御ユニット１０３によって生成され、Ｔ１の後の伝搬遅延である時間Ｔ２で高になる。 さらに、高になる外部システムクロック信号ＣＬＫに応答して、読み取りラッチ信号ＡＣＬＫ...が時間Ｔ２で高になり、それによって入力される読み取り...アドレスをラッチおよび保持する。” <br> [2] “読み取り動作は、いつそれが完了するか（または実質的に完了するか）を決定するため、自己時間追跡回路１０５によって監視される。 読み取り動作が完了した（または実質的に完了した）後、時間Ｔ４で、内部クロック信号ＩＣＬＫが低になり、書き込みモードへの遷移を開始する。” | 对比文件明确公开：在外部系统时钟CLK的上升沿（存储器周期开始）时，控制单元103生成内部时钟信号ICLK和读取锁存信号ACLK（共同作用以启动读取操作），这对应于“响应于存储器周期的开始而生成读取时钟”。同时，读取操作的完成由自定时跟踪电路105监测，并在完成后将内部时钟信号ICLK置低，以开始向写入模式过渡，这对应于“在读取操作完成时重置读取时钟”。虽然信号名称不完全相同，但功能完全对应。因此，特征D被对比文件直接公开。 |
| E: 以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置《直接公开》 | [2] “さらに、高になる外部システムクロック信号ＣＬＫに応答して、...書き込みラッチ信号ＢＣＬＫが時間Ｔ２で高になり、それによって入力される...書き込みアドレスをラッチおよび保持する。” <br> [2] “書き込み動作が完了したとき、低になる内部クロック信号ＩＣＬＫに応答して、時間Ｔ８で書き込みラッチ信号ＢＣＬＫが低になり、それによって書き込みポート・アドレス・ラッチ１０２を解放し...” | 对比文件中的“書き込みラッチ信号ＢＣＬＫ”（写入锁存信号）在外部系统时钟CLK上升沿（存储器周期开始）时被置高，以锁存写入地址；在写入操作完成时，响应于内部时钟ICLK变低而被重置（置低）。该信号BCLK的功能与目标专利中“第一电路的输出”完全一致：响应于存储器周期开始被设置，在写入操作完成时被重置。因此，特征E被对比文件直接公开。 |
| F: 以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。《隐含公开》 | [2] “読み取り動作が完了した（または実質的に完了した）後、時間Ｔ４で、内部クロック信号ＩＣＬＫが低になり、...時間Ｔ５では、低になる読み取りラッチ信号ＡＣＬＫに応答して、書き込みアドレス切り換え信号ＷＣＬＫが高になる。 高になったＷＣＬＫ信号は、書き込みアドレスが準備されていることを表示し、マルチプレクサ１０４が切り換わって、...書き込みアドレスを...前置復号器１０６へ選択的に伝送することを引き起こす。”（对应于第一模式） <br> [2] “書き込み専用動作のケースにおいて（例えば、特定の外部クロックサイクルの間に読み取り動作が実行されないとき）、書き込みアドレス切り換え信号は初期回路動作の間に高レベルへセットされ、最も早い機会に書き込みアドレスが前置復号器１０６へ提供される。” <br> [2] “図４...書き込み要求が不在のとき、書き込みアドレス切り換え信号ＷＣＬＫは、（時間Ｔ５で）書き込みラッチ信号ＢＣＬＫの立ち上がりに応答して高レベルへセットされ...”（对应于第二模式） | 对比文件公开了地址切换信号WCLK（其生成和切换即意味着写入时钟的生成）的生成逻辑：<br>1. **在第一模式（读写模式）下**：当读取操作完成（此时读取相关的控制信号如ACLK处于重置/无效状态），WCLK切换为高（生成写入时钟）。这隐含了在第一电路的输出（BCLK，已在周期开始时被设置）被设置且读取时钟（或等效信号）处于重置状态时，生成写入时钟（WCLK）。<br>2. **在第二模式（只写模式）下**：写入地址切换信号WCLK在“初期回路動作の間に”即被设置为高，或在图4的时序中，在写入锁存信号BCLK（第一电路的输出）上升时（对应存储器周期开始）即被设置为高。这对应于在第二模式下存储器周期开始时生成写入时钟。<br>虽然对比文件未明确描述“第二电路”这一结构，但其控制单元103必然包含实现上述WCLK生成逻辑的电路（即第二电路）。本领域技术人员能够从对比文件公开的WCLK生成条件和时序中，合理推断出存在这样的电路配置。因此，特征F被对比文件隐含公开。 |
| G: 其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。《隐含公开》 | [2] “読み取り動作が完了した（または実質的に完了した）後、時間Ｔ４で、内部クロック信号ＩＣＬＫが低になり、書き込みモードへの遷移を開始する。...時間Ｔ５では、低になる読み取りラッチ信号ＡＣＬＫに応答して、書き込みアドレス切り換え信号ＷＣＬＫが高になる。” | 对比文件图2的时序及文字描述明确显示，在读写模式下（第一模式），写入地址切换信号WCLK是在读取操作完成后，响应于读取锁存信号ACLK变低（这标志着读取操作结束，读取时钟/控制信号处于重置状态）而变高（即设置写入时钟）。这直接公开了“响应于读取时钟（或等效信号）的重置而设置写入时钟”这一生成写入时钟的方式。因此，特征G被对比文件直接公开。 |
| H: 其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。《隐含公开》 | [2] “書き込み専用動作のケースにおいて（例えば、特定の外部クロックサイクルの間に読み取り動作が実行されないとき）、書き込みアドレス切り換え信号は初期回路動作の間に高レベルへセットされ、最も早い機会に書き込みアドレスが前置復号器１０６へ提供される。” <br> [2] “図４...書き込みアドレス切り換え信号ＷＣＬＫは、（時間Ｔ５で）書き込みラッチ信号ＢＣＬＫの立ち上がりに応答して高レベルへセットされ...” | 对比文件明确公开了在只写模式（第二模式）下，写入地址切换信号WCLK在“初期回路動作の間に”即被设置为高。结合图4时序，WCLK在外部时钟上升沿（存储器周期开始）后，在写入锁存信号BCLK上升时（T5，该时刻紧随周期开始）即被设置为高。这公开了在第二模式下，写入时钟（WCLK）响应于存储器周期的开始（或紧随其后）而被设置。因此，特征H被对比文件直接公开。 |
| I: 其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。《直接公开》 | [2] “書き込み動作が完了したとき、低になる内部クロック信号ＩＣＬＫに応答して、...書き込みアドレス切り換え信号ＷＣＬＫは低になり、マルチプレクサ１０４を初期条件へリセットし...” | 对比文件明确记载，当写入操作完成时，写入地址切换信号WCLK变低（即被重置）。WCLK作为控制写入地址切换的信号，其重置即对应于写入时钟的重置。因此，特征I被对比文件直接公开。 |
| J: 其中：所述第一电路包括锁存器《隐含公开》 | [2] “書き込みポート・アドレス・ラッチ１０２”（写入端口地址锁存器102） <br> [2] “書き込みラッチ信号ＢＣＬＫ”控制该锁存器。 | 对比文件明确公开了“書き込みポート・アドレス・ラッチ１０２”（写入端口地址锁存器102），它由写入锁存信号BCLK控制。目标专利特征E中的“第一电路”的输出响应于周期开始被设置并在写入完成时重置，这与对比文件中由BCLK控制的地址锁存器102的使能/锁存行为在逻辑功能上一致。虽然目标专利可能将“第一电路”特指为控制逻辑中的某个锁存器，而非地址锁存器本身，但本领域技术人员知晓，实现此类锁存功能的电路必然是锁存器（或触发器）。因此，可以合理推断特征J中的“锁存器”被对比文件隐含公开。 |
| K: 并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。《隐含公开》 | [2] “読み取り動作が完了した（または実質的に完了した）後、...時間Ｔ５では、低になる読み取りラッチ信号ＡＣＬＫに応答して、書き込みアドレス切り換え信号ＷＣＬＫが高になる。”（第一模式） <br> [2] “書き込み専用動作のケースにおいて...書き込みアドレス切り換え信号は初期回路動作の間に高レベルへセットされ...”（第二模式） | 对比文件公开了写入时钟（WCLK）的生成条件依赖于读取操作是否完成（即读取时钟/信号的状态）以及操作模式。具体地，在第一模式下，WCLK在读取完成（读取信号ACLK变低）时生成；在第二模式下，WCLK在周期开始时尽早生成。实现这种条件判断和信号生成的电路必然包含逻辑门电路（例如与门、或门等）来对“第一电路的输出”（如BCLK）、“读取时钟的状态”（如ACLK或其反相信号）以及“模式指示信号”进行选通（gating）和组合逻辑运算。本领域技术人员根据对比文件公开的功能逻辑，能够毫无困难地设计出包含此类选通逻辑的第二电路。因此，特征K被对比文件隐含公开。 |
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