对比文件名称：2013-08-20_发明专利_RU2490731C2 МУЛЬТИПЛЕКСИРОВАНИЕ АДРЕСОВ В ПСЕВДО ДВУХПОРТОВОЙ ПАМЯТИ
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：深度分析模型
## 特征比对表格
| 第一栏（技术特征描述及公开性判断结果） | 第二栏（对比文件原文引用） | 第三栏（公开性论述） |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。 | 第6段：“伪双端口存储器具有一个存储器阵列，其中阵列的每个存储器单元是六晶体管存储器单元...”<br>第30段：“...多路复用器104还提供在特定外部周期内对存储器/访问的只读和只写操作。” | **隐含公开**。对比文件公开了伪双端口存储器（PDP），其核心是单端口存储器阵列（第6-7段），这意味着其存储器单元在一个周期内只能支持一次访问。对比文件第30段明确指出系统支持“只读和只写操作”，这隐含了存在两种不同的操作模式：一种模式（例如，同时有读写请求时）在周期内顺序执行读写操作（如第26段描述的读后写），另一种模式（例如，仅有写请求时）在周期内只执行写操作（如第30段所述）。因此，本领域技术人员可以毫无疑义地推断出，该存储器的存储器单元被配置为支持这两种模式。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟。 | 第10段：“...控制电路，基于对第一存储器访问操作的控制来控制对存储器的读/写访问。”<br>第25段：“此外，响应于外部系统同步信号的有效边沿，控制单元103生成两个信号——读保持信号ACLK和写保持信号BCLK...”<br>第26段：“当读操作完成或基本完成时，内部同步信号ICLK被自动重置...” | **直接公开**。对比文件明确公开了“控制单元103”（即控制电路），其生成“读保持信号ACLK”和“写保持信号BCLK”（第25段）。根据说明书上下文（如第24、26段），ACLK用于锁存读地址并控制读操作，BCLK用于锁存写地址并控制写操作，它们的功能分别等同于目标专利中用于控制读取和写入操作的“读取时钟”和“写入时钟”。因此，控制电路生成用于读操作和写操作的时钟信号已被直接公开。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开。 | 第25段：“...控制单元103生成两个信号——读保持信号ACLK和写保持信号BCLK...”<br>图2时序图：ACLK和BCLK（WCLK）是独立变化的信号。 | **直接公开**。对比文件明确将“读保持信号ACLK”和“写保持信号BCLK”作为两个独立的信号生成（第25段）。时序图（图2）也清楚显示ACLK和BCLK（以及WCLK）是分开控制、具有不同时序的波形。这直接对应于目标专利中“读取时钟”与“写入时钟”是分开生成和控制的时钟信号。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟。 | 第25段：“外部系统时钟信号CLK的有效边沿（前沿/后沿）可用于通过控制单元103触发内部时钟信号ICLK的启动。”<br>第24、26段：“自同步跟踪电路105可用于检测读完成...当读操作完成或基本完成时，内部同步信号ICLK被自动重置...” | **隐含公开**。对比文件公开了“内部时钟信号ICLK”，它在外部系统时钟CLK的有效边沿（标志存储器周期开始）被触发生成（第25段）。同时，ICLK的复位是由自同步跟踪电路105在检测到读操作完成时触发的（第24、26段）。虽然ICLK可能不完全等同于目标专利的“读取时钟”，但它是控制读操作时序的核心内部时钟。在目标专利中，“读取时钟”用于锁存读地址并启动读操作，其行为与对比文件的ICLK在“第一模式”（即读写模式）下的行为一致：在周期开始时生成，在读取操作完成时重置。因此，本领域技术人员可以合理推断出控制电路中存在具有此功能的“读取时钟电路”。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置。 | 第25段：“...响应于外部系统同步信号的有效边沿...控制单元103生成...写保持信号BCLK...”<br>第29段：“写操作完成后（或基本完成）...写保持信号BCLK...变为低电平...” | **直接公开**。对比文件明确公开了“写保持信号BCLK”。该信号在外部系统时钟CLK的有效边沿（即存储器周期开始）被生成（设置）（第25段）。并且，在写操作完成后，该信号被重置为低电平（第29段）。BCLK信号的行为完全符合目标专利中“第一电路的输出”（例如一个锁存器的输出）的特征：在周期开始时被设置，在写操作完成时被重置。因此，该技术特征被对比文件直接公开。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。 | 第26段：“当读操作完成或基本完成时...写地址切换信号WCLK变为高电平。”<br>第30段：“在仅写操作的情况下...写地址切换信号在电路的初始操作期间被设置为高电平，以便写地址尽快提供给预译码器106。”<br>第25段：“WCLK写地址切换信号保持在第一状态（例如，低电平），导致多路复用器104在此期间提供读地址...” | **隐含公开**。对比文件中的“写地址切换信号WCLK”的功能是控制多路复用器切换地址以启动写操作，其作用类似于目标专利中最终生成的“写入时钟”或触发写入时钟的关键信号。对比文件第26段描述了在第一模式（读写模式）下，WCLK在“读操作完成”（此时读取时钟/ICLK处于重置状态）且“写保持信号BCLK”（即第一电路输出）已被设置的情况下变为高电平。第30段描述了在第二模式（只写模式）下，WCLK在“电路的初始操作期间”（即存储器周期开始时）被设置为高电平。因此，虽然对比文件未明确使用“第二电路”这一术语，但其控制逻辑（由控制单元103实现）所执行的功能，完全对应于目标专利中第二电路的功能：根据模式，在特定条件下生成用于启动写操作的信号（WCLK）。本领域技术人员可以毫无疑义地推断出存在实现此逻辑的电路。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。 | 第26段：“当读操作完成或基本完成时...写地址切换信号WCLK变为高电平。” | **直接公开**。对比文件第26段明确指出，在第一模式（读写模式）下，当读操作完成（此时内部同步信号ICLK，即功能上的读取时钟，被重置）时，写地址切换信号WCLK变为高电平。WCLK变高标志着写地址被选用，实质上等同于设置写入时钟以启动写操作。因此，该技术特征被对比文件直接公开。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。 | 第30段：“在仅写操作的情况下...写地址切换信号在电路的初始操作期间被设置为高电平，以便写地址尽快提供给预译码器106。” | **直接公开**。对比文件第30段明确指出，在只写操作（第二模式）的情况下，写地址切换信号WCLK在“电路的初始操作期间”被设置为高电平。“电路的初始操作期间”对应于存储器周期的开始。WCLK变高标志着写地址被选用，实质上等同于设置写入时钟以启动写操作。因此，该技术特征被对比文件直接公开。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。 | 第29段：“写操作完成后（或基本完成），内部同步信号ICLK再次被重置...WCLK写地址切换信号也被重置（例如，设置为低逻辑电平...” | **隐含公开**。对比文件第29段描述了写操作完成后，内部同步信号ICLK被重置，同时WCLK写地址切换信号也被重置为低电平。WCLK信号的复位标志着写操作的结束和地址切换的复位。在目标专利的上下文中，“写入时钟”用于控制写操作的执行，其重置也发生在写操作完成时。虽然对比文件没有明确说“写入时钟”，但控制写操作时序的核心信号（ICLK和WCLK）都在写操作完成后重置，这隐含了写入时钟电路具备在写操作完成时重置其输出的功能。 |
| **技术特征J**：其中：所述第一电路包括锁存器。 | 第10段：“写端口地址触发器用于响应外部同步信号保存写地址。”<br>第25段：“...写保持信号BCLK...以基本上同时固定相应的...写地址...” | **隐含公开**。对比文件描述了使用“触发器”（flip-flop，在数字电路中常与锁存器统称为存储元件）来保存写地址（第10段），并由写保持信号BCLK来控制其锁存（第25段）。目标专利中“第一电路”的功能是输出一个在周期开始时设置、写操作完成时重置的信号，这正是一个锁存器或触发器的典型行为。虽然对比文件没有明确画出该锁存器在控制电路内部的细节，但本领域技术人员根据BCLK信号控制地址触发器这一事实，可以合理推断出在控制电路内部存在一个具有类似锁存功能的电路（即第一电路）来产生BCLK或类似的控制信号。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。 | 第26、30段（如技术特征F所述）：WCLK信号的生成逻辑依赖于读操作是否完成（读取时钟状态）以及操作模式（是否只写）。图1中控制单元103的内部逻辑。 | **隐含公开**。对比文件描述了WCLK信号的生成条件：在第一模式下，需在读取操作完成（读取时钟/ICLK处于重置状态）且写保持信号BCLK（第一电路输出）有效时；在第二模式下，则在周期开始时即生成。这本质上是一个逻辑判断过程，需要根据“第一电路的输出”（BCLK）和“读取时钟的状态”（ICLK或读完成信号）以及模式信号进行选通（gating）或逻辑组合。虽然对比文件没有公开具体的逻辑门电路图，但本领域技术人员知晓，实现上述条件判断必然需要用到诸如与门、或门等逻辑电路来“选通”这些信号。因此，该技术特征被对比文件隐含公开。 |
<<<B>>><<<C>>><<<E>>><<<G>>><<<H>>>
<<<a>>><<<d>>><<<f>>><<<i>>><<<j>>><<<k>>>