对比文件名称：2004-09-30_发明申请_US20040190364A1 CLOCK GENERATOR FOR PSEUDO DUAL PORT MEMORY
目标专利名称：163伪双端口存储器CN108027787B
模型名称：DeepSeek-R1
作为资深专利代理师，我对目标专利和对比文件进行了深入分析。目标专利涉及一种伪双端口(PDP)存储器，其核心在于支持两种操作模式（第一模式：一个周期内读+写；第二模式：只写）的控制电路，以及生成彼此分开的读取时钟和写入时钟的具体电路架构。对比文件同样涉及伪双端口存储器的时钟生成电路。
根据目标专利说明书，其发明点在于通过特定的控制电路（包括读取时钟电路和写入时钟电路）来管理两种模式下的时钟生成时序。在第一模式下，写入时钟的生成依赖于读取时钟的重置；在第二模式下，写入时钟的生成则响应于存储器周期的开始。这种设计旨在优化时序，可能提升性能或简化控制。
以下是根据目标专利权利要求的严格划分创建的特征比对表格：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落标号/位置) | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。<br>**《隐含公开》** | [0002] “Pseudo dual port memory should perform multiple read and/or write operations within a single clock cycle.” <br>译：伪双端口存储器应在一个时钟周期内执行多次读取和/或写入操作。 <br>[0018] “The read (i.e., port A) operation is controlled by the circuitry... The B port (write port) operation occurs while the LRHW read/write toggle signal is set at a high logic level.” <br>译：读取（即，端口A）操作由电路控制... B端口（写入端口）操作在LRHW读/写切换信号被设置为高逻辑电平时发生。 | 对比文件[0002]段明确公开了伪双端口存储器在一个周期内执行读取和/或写入操作，这对应于目标专利的第一模式（读和写）。[0018]段描述了分别控制读操作和写操作的电路，并提到B端口（写端口）操作在特定信号为高时发生。本领域技术人员可以合理推断，当仅需执行写入操作时（即第二模式），可以通过不使能读取操作（例如，使ENA无效）并仅使能写入操作来实现“只写”功能。虽然对比文件未明确使用“只写模式”这一术语，但基于其描述的伪双端口存储器应能执行“read and/or write operations”这一基本功能，以及其电路具有独立的读使能(ENA)和写使能(ENB)信号（见附图1），本领域技术人员完全有可能推断出存储器可被配置为在特定周期内仅执行写入操作。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，<br>**《直接公开》** | [0001] “...particularly to a circuit and method for generating clock signals for a pseudo dual port memory.” <br>译：...尤其涉及用于为伪双端口存储器生成时钟信号的电路和方法。<br>[0018] “The read (i.e., port A) operation is controlled by the circuitry... The output clock signal ICLKB for port A... The write (i.e., port B) operation is determined from feedback from the clock signal ICLKB.” <br>译：读取（即，端口A）操作由电路控制...用于端口A的输出时钟信号ICLKB...写入（即，端口B）操作由来自时钟信号ICLKB的反馈决定。<br>[0020] “...the write signal WCLKB...” <br>译：...写入信号WCLKB... | 对比文件[0001]段开宗明义，其发明就是关于为伪双端口存储器生成时钟信号的电路。[0018]段详细描述了生成用于端口A（读取端口）的输出时钟信号ICLKB的电路，并明确写入操作由来自该时钟信号的反馈决定。[0020]段提到了写入信号WCLKB。结合附图1和3可知，ICLKB是用于读取操作的时钟信号（对应于读取时钟），WCLKB是用于写入操作的时钟信号（对应于写入时钟）。生成这些时钟信号的电路（如图1所示）即为控制电路。因此，对比文件直接公开了“控制电路被配置为生成用于读取操作的读取时钟和用于写入操作的写入时钟”这一技术特征。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开<br>**《直接公开》** | [0018] “The read (i.e., port A) operation is controlled by the circuitry of the upper right quadrant of FIG. 1... The write (i.e., port B) operation is determined from feedback from the clock signal ICLKB.” <br>译：读取（即，端口A）操作由图1右上部分的电路控制...写入（即，端口B）操作由来自时钟信号ICLKB的反馈决定。<br>附图1及附图3时序图。 | 对比文件[0018]段明确指出读操作和写操作由电路的不同部分控制，并且写入时钟的生成依赖于读取时钟的反馈。附图1清晰地展示了生成ICLKB（读取时钟）和WCLKB（写入时钟）的电路是分开的，由不同的逻辑路径和组件构成。附图3的时序图也明确显示了ICLKB和WCLKB是两个独立的、时序不同的信号。因此，本领域技术人员能够毫无疑义地确定读取时钟和写入时钟是分开生成的、分开的信号，该特征被直接公开。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟<br>**《直接公开》** | [0019] “The output clock signal ICLKB for port A becomes a logic low upon the rising edge of the external input clock CLK with the read enable signal ENA at a logic high level.” <br>译：用于端口A的输出时钟信号ICLKB在外部输入时钟CLK的上升沿且读取使能信号ENA处于高逻辑电平时变为逻辑低电平。<br>[0019] “This RESET low is determined through the self time delay circuit which is delayed by the physical bit line propagation delay, and returns to a high logic level by the ICLK low logic level.” <br>译：该RESET低电平由自定时延迟电路确定，该电路由物理位线传播延迟延迟，并通过ICLK的低逻辑电平返回高逻辑电平。<br>[0023] “The reset signal RESET is pulse low such that output clock signal ICLKB switches to a logic high state.” <br>译：复位信号RESET是低电平脉冲，使得输出时钟信号ICLKB切换到逻辑高电平状态。 | 目标专利中“存储器周期的开始”对应于时钟信号的有效边沿（如上升沿）。对比文件[0019]段明确公开了在输入时钟CLK的上升沿（即周期开始）且读使能ENA有效时，生成ICLKB（读取时钟）信号（变为低电平）。同时，[0019]和[0023]段说明了RESET信号（其低电平脉冲使ICLKB返回高电平）由自定时延迟电路生成，该电路延迟由物理位线传播延迟决定。本领域技术人员知晓，在存储器中，这种自定时电路通常用于在读取操作实际完成后（例如，数据从位线读出后）产生复位信号。因此，“自定时延迟电路...由物理位线传播延迟延迟”实质上公开了在“读取操作完成时”重置读取时钟。该技术特征被直接公开。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置<br>**《直接公开》** | [0020] “Before the input clock signal CLK transitions to a high logic level, the write signal WCLKB is set to a high logic level by the switch Q8 when write enable gate signal WPG is at a low logic level.” <br>译：在输入时钟信号CLK转换到高逻辑电平之前，当写使能门信号WPG处于低逻辑电平时，写入信号WCLKB通过开关Q8被设置为高逻辑电平。<br>[0020] “The write signal WCLKB is latched by cross coupled inverters U11, U12.” <br>译：写入信号WCLKB由交叉耦合的反相器U11、U12锁存。<br>[0020] “Delay circuitry U13, U14 creates signal WCLK_DLY.” <br>译：延迟电路U13、U14产生信号WCLK_DLY。<br>[0023] “The generation of the second reset pulse causes output clock ICLKB to attain a logic high value that turns switch Q8 and sets WCLKB to a high logic value.” <br>译：第二复位脉冲的产生使输出时钟ICLKB达到逻辑高值，该高值打开开关Q8并将WCLKB设置为高逻辑值。 | 对比文件中的写入信号WCLKB（对应于目标专利中写入时钟电路第一电路的输出）由锁存器（U11， U12）生成。[0020]段描述了在时钟CLK上升沿（存储器周期开始）之前或之时，WCLKB被设置为高电平（通过Q8）。[0023]段也描述了ICLKB变高导致WCLKB被设置为高。这对应于“响应于存储器周期的开始而被设置”。同时，[0018]段提及“The reset signal RESET...returns to a high logic level by the ICLK low logic level.”，并且整个电路的工作时序（如图3）表明，写入操作完成后，会生成复位信号，导致相关信号状态改变，从而重置WCLKB。本领域技术人员结合电路图和时序图可以毫无疑义地确定WCLKB在写入操作完成时会被重置。因此，该技术特征被直接公开。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。<br>**《隐含公开》** | [0018] “The write (i.e., port B) operation is determined from feedback from the clock signal ICLKB.” <br>译：写入（即，端口B）操作由来自时钟信号ICLKB的反馈决定。<br>[0020] “The write enable gate signal WPG is formed by the NANDing of the output clock signal ICLKB with delayed write control signal WCDLY that controls switch Q4 to determine the correct timing for WCLKB.” <br>译：写使能门信号WPG由输出时钟信号ICLKB和延迟写控制信号WCDLY的与非操作形成，该信号控制开关Q4以确定WCLKB的正确时序。<br>附图1逻辑门U6， U7等。 | 目标专利的“第二电路”实质上是一个逻辑选通电路，用于基于读取时钟状态和第一电路输出（WCLKB相关信号）来最终生成写入时钟。对比文件[0020]段明确指出写使能门信号WPG（其影响写入时钟WCLKB的生成）是ICLKB（读取时钟）和WCDLY（与第一电路输出WCLKB延迟相关的信号）的与非结果。这公开了写入时钟的生成依赖于读取时钟的状态和第一电路的输出信号。结合附图1的电路，本领域技术人员可以理解，在读取操作存在时（第一模式），写入时钟的生成需要等待读取时钟ICLKB重置（变高，见图3时序）且与写操作相关的信号（如WCDLY）有效。如果仅执行写操作（第二模式，即读取使能无效，ICLKB可能不激活或保持高电平），则逻辑上在周期开始时，只要写使能有效，写入时钟即可生成。虽然对比文件未明确区分并命名“第一模式”和“第二模式”，但其描述的电路行为（基于ENA， ENB和ICLKB的状态控制写入时序）在逻辑上必然涵盖了这两种操作情形。因此，该技术特征被对比文件隐含公开。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。<br>**《直接公开》** | [0023] “The generation of the second reset pulse causes output clock ICLKB to attain a logic high value that turns switch Q8 and sets WCLKB to a high logic value.” <br>译：第二复位脉冲的产生使输出时钟ICLKB达到逻辑高值，该高值打开开关Q8并将WCLKB设置为高逻辑值。<br>附图3时序图显示ICLKB的上升沿（重置后）导致WCLKB变为高电平。 | 对比文件[0023]段明确描述了第二复位脉冲（使ICLKB从低变高，即重置读取时钟）导致WCLKB（写入时钟）被设置（变为高电平）。附图3的时序图也清晰展示了ICLKB的上升沿（即读取时钟重置的时刻）触发了WCLKB从低到高的转变。这直接对应于“响应于读取时钟的重置而设置写入时钟”。虽然对比文件未使用“第一模式”这一术语，但其描述和附图3的时序正是发生在读使能ENA和写使能ENB均有效的场景下，即目标专利的第一模式。因此，该技术特征被直接公开。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。<br>**《隐含公开》** | [0020] “Before the input clock signal CLK transitions to a high logic level, the write signal WCLKB is set to a high logic level by the switch Q8 when write enable gate signal WPG is at a low logic level.” <br>译：在输入时钟信号CLK转换到高逻辑电平之前，当写使能门信号WPG处于低逻辑电平时，写入信号WCLKB通过开关Q8被设置为高逻辑电平。<br>结合特征A的隐含公开论述。 | 对比文件[0020]段描述了在输入时钟CLK转换到高电平（即存储器周期开始）时或之前，写入信号WCLKB可以被设置。结合对特征A和F的分析，本领域技术人员可以合理推断，当存储器被配置为仅执行写入操作时（即第二模式，读使能无效），写入时钟的生成将不再依赖于读取时钟的重置，而是直接响应于时钟周期开始和写使能有效。对比文件的电路（图1）在写使能ENB有效且读使能ENA无效时，其逻辑（如与非门U6的输入）会导致WCLKB在周期开始时被允许设置。因此，尽管对比文件未明确描述“第二模式”，但其电路行为逻辑上隐含了这种操作方式。该技术特征被隐含公开。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。<br>**《直接公开》** | [0019] “The reset signal RESET remains at a logic high level so switch Q7 is turned off.” <br>译：复位信号RESET保持在高逻辑电平，因此开关Q7关闭。<br>[0023] 时序图显示WCLKB信号在写入操作后返回低电平。 | 对比文件[0019]段提及复位信号RESET用于控制电路状态。结合附图3的时序图可以明确看出，在写入操作完成后，WCLKB信号从高电平变为低电平，即被重置。本领域技术人员结合电路工作原理（例如，RESET信号或内部时序控制的作用）能够毫无疑义地确定写入时钟会在写入操作完成时被重置。因此，该技术特征被直接公开。 |
| **技术特征J**：其中：所述第一电路包括锁存器<br>**《直接公开》** | [0020] “The write signal WCLKB is latched by cross coupled inverters U11, U12.” <br>译：写入信号WCLKB由交叉耦合的反相器U11、U12锁存。 | 对比文件[0020]段明确记载了写入信号WCLKB由交叉耦合的反相器U11、U12锁存。交叉耦合的反相器是锁存器的一种典型实现方式。这直接公开了写入时钟电路的第一电路包括锁存器。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。<br>**《直接公开》** | [0020] “The write enable gate signal WPG is formed by the NANDing of the output clock signal ICLKB with delayed write control signal WCDLY that controls switch Q4 to determine the correct timing for WCLKB.” <br>译：写使能门信号WPG由输出时钟信号ICLKB和延迟写控制信号WCDLY的与非操作形成，该信号控制开关Q4以确定WCLKB的正确时序。<br>附图1中与非门U6， U7等构成选通逻辑。 | 对比文件[0020]段明确指出写使能门信号WPG（其用于控制写入时钟WCLKB的生成）是ICLKB（读取时钟）和WCDLY（由第一电路的输出WCLKB经过延迟产生，即WCLK_DLY）的与非（NAND）结果。WCDLY直接关联于第一电路的输出（WCLKB）。附图1也清晰展示了由ICLKB和WCDLY通过逻辑门（U6， U7等）进行选通以生成控制信号的电路。这直接对应于“用于选通所述第一电路的输出和所述读取时钟的逻辑”。因此，该技术特征被直接公开。 |
<<<B>>><<<C>>><<<D>>><<<E>>><<<G>>><<<I>>><<<J>>><<<K>>>
<<<a>>><<<f>>><<<h>>>