**对比文件名称**：2013-09-11_发明公开_CN103295624A 采用8T高性能单端口位单元的高性能双端口SARM架构
**目标专利名称**：163伪双端口存储器CN108027787B
**本次调用模型名称**：专利创造性评估-特征比对模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《未被公开》**<br>包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。 | [0002] 在单个时钟周期内采用读和写功能访问存储器一直为用户所需。<br>[0017] 该结构是通过在时钟周期的正相部分执行读操作，接着在该时钟周期的反相部分执行写操作来实现的。 | 对比文件公开的存储器单元（8T位单元）在每个时钟周期内都支持读和写操作（正相读，反相写），这是一种固定的操作模式。目标专利要求存储器单元被配置为支持两种可选择的模式：一种是“先读后写”模式，另一种是“只写”模式。对比文件完全没有提及或暗示存在一种可以配置为仅执行写入操作而不执行读取操作的模式（即第二模式/只写模式）。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征B《直接公开》**<br>以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟。 | [0007] 读地址锁存/时钟电路44...读控制信号产生于读字线46(RWL)上...写地址锁存/时钟电路50...写控制信号产生于写字线52(WWL)。<br>[0017] ...读地址锁存/时钟电路接收时钟信号和读地址信号，并开始读操作...写地址触发/时钟电路接收时钟信号和写地址信号，并开始写操作。 | 对比文件明确记载了“读地址锁存/时钟电路”产生读控制信号（读字线RWL），“写地址触发/时钟电路”产生写控制信号（写字线WWL）。这些电路即构成了生成用于读操作和写操作的时钟信号（读时钟和写时钟）的控制电路。因此，该技术特征被对比文件直接公开。 |
| **技术特征C《直接公开》**<br>所述读取时钟与所述写入时钟分开。 | [0007] 读控制信号产生于读字线46(RWL)上...写控制信号产生于写字线52(WWL)。<br>图6：读字线波形96和写字线波形98是独立的信号。 | 对比文件中，读控制信号（读字线RWL）和写控制信号（写字线WWL）由不同的电路（读地址锁存/时钟电路和写地址触发/时钟电路）生成，并且是两条独立的信号线，如图6波形所示。这明确公开了读取时钟（RWL）和写入时钟（WWL）是分开的。因此，该技术特征被直接公开。 |
| **技术特征D《直接公开》**<br>其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟。 | [0017] 在第一时钟周期状态期间，读地址锁存/时钟电路接收时钟信号和读地址信号，并开始读操作。<br>图6：外部时钟94的上升沿（标记时钟周期开始）后，读字线96变高（生成读取时钟）；在时钟正相部分结束时（读取操作完成），读字线96变低（重置读取时钟）。 | 对比文件的“读地址锁存/时钟电路”即相当于读取时钟电路。如图6所示，在外部时钟上升沿（对应于存储器周期的开始），读字线（读取时钟）被生成（变为高电平）；在时钟正相部分结束、负相部分开始时（即读取操作完成时），读字线被重置（变为低电平）。这直接公开了读取时钟电路响应于存储器周期开始而生成读取时钟，并在读取操作完成时重置读取时钟的功能。因此，该技术特征被直接公开。 |
| **技术特征E《隐含公开》**<br>以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置。 | [0017] 在第二时钟周期状态期间，写地址触发/时钟电路接收时钟信号和写地址信号，并开始写操作。<br>[0040] ...当线42上的时钟信号变低时...从而锁存写地址...如果反相时钟信号在定时器154所指定时间结束之前就已改变状态，那么解码器逻辑和地址锁存的输出状态也会发生改变，再次关闭与门156的输出，并且由写字线52的状态开启写操作。 | 对比文件的“写地址触发/时钟电路”包含了锁存或触发功能（如[0040]所述的“锁存写地址”），其输出（最终驱动写字线WWL）在时钟下降沿（即存储器周期中写操作阶段的开始）时被设置（锁存地址并可能开启写字线），并在写入操作完成时（由自定时器或时钟上升沿触发）被重置（关闭写字线）。虽然对比文件未明确划分出独立的“第一电路”，但实现上述功能的“写地址触发/时钟电路”必然包含具有该输入输出特性的子电路。因此，本领域技术人员能够合理推断出存在这样的第一电路。该技术特征被对比文件隐含公开。 |
| **技术特征F《未被公开》**<br>以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。 | 无对应内容。对比文件未区分第一模式（先读后写）和第二模式（只写），其操作模式是固定的：每个周期都先读后写。 | 目标专利中的“第二电路”根据两种不同的模式条件生成写入时钟。对比文件仅公开了一种固定的操作时序（正相读、反相写），其写入时钟（写字线）的生成仅响应于时钟反相沿（或反相时钟），并未涉及需要检测“读取时钟处于重置状态”这一条件，因为其读和写由时钟相位严格分开。更重要的是，对比文件完全没有公开“第二模式”（只写模式）以及在该模式下于存储器周期开始时生成写入时钟的技术方案。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征G《隐含公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。 | 图6：读字线96（读取时钟）在时钟正相部分结束时重置（变低），紧接着在时钟负相部分开始时，写字线98（写入时钟）被设置（变高）。 | 在对比文件公开的固定操作模式下，读取时钟（读字线）的重置发生在时钟正相结束（下降沿）时刻，而写入时钟（写字线）的设置恰好发生在紧随其后的时钟负相开始（同一下降沿）时刻。虽然写入时钟的设置直接由时钟下降沿触发，但从时序上看，写入时钟的设置与读取时钟的重置是紧密衔接、先后发生的。本领域技术人员可以理解，在这种设计下，写入时钟的设置实质上响应于（或至少同步于）读取时钟的重置事件。因此，该技术特征被对比文件隐含公开。 |
| **技术特征H《未被公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。 | 无对应内容。对比文件未公开“第二模式”（只写模式）。 | 该技术特征明确限定了在“第二模式”（只写模式）下写入时钟的生成方式。对比文件全文未提及任何可配置的“只写模式”，其每个时钟周期都必然包含读操作和写操作两个阶段。因此，对比文件不可能公开在一种不存在的模式下如何生成写入时钟。该技术特征未被公开。 |
| **技术特征I《直接公开》**<br>其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。 | [0018] ...自由自定时器在小于第一预定时间的第二预定时间结束该写操作。<br>[0040] ...定时器就改变输出状态，用以向与门156指定低位信号，同时由写字线52的状态来开始对写操作的关闭。 | 对比文件明确记载了写入操作由“自由自定时器”来结束（见[0018]），并通过定时器控制写字线（WWL）的状态来关闭写操作（见[0040]）。这直接公开了写入时钟电路（即写地址触发/时钟电路的一部分）被配置为在写入操作完成时重置写入时钟（写字线）。因此，该技术特征被直接公开。 |
| **技术特征J《隐含公开》**<br>其中：所述第一电路包括锁存器。 | [0040] ...当线42上的时钟信号变低时...从而锁存写地址... | 对比文件在描述写地址触发/时钟电路操作时，提到了“锁存写地址”（见[0040]）。为了实现地址锁存功能，该电路必然包含锁存器（或具有类似功能的触发器）。虽然未明确画出锁存器的具体结构，但根据电路功能的描述，本领域技术人员能够毫无疑义地确定其中包含了锁存器。因此，该技术特征被对比文件隐含公开。 |
| **技术特征K《未被公开》**<br>并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。 | 无对应内容。对比文件的写地址触发/时钟电路（如图8）中，生成写字线的逻辑（与门156）的输入是解码器/锁存输出和定时器输出，并未使用读取时钟（读字线RWL）作为选通条件。 | 目标专利中的“第二电路”包含用于选通第一电路输出和读取时钟的逻辑，这用于实现第一模式下需检测“读取时钟处于重置状态”这一条件。对比文件中写入时钟的生成逻辑（参见图8）依赖于反相时钟和解码后的地址，以及一个独立的定时器，并不需要也不涉及读取时钟信号。两者控制逻辑的原理和结构不同。因此，该技术特征未被对比文件公开。 |
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