对比文件名称：2001-08-28_发明授权_US06282133B1 Semiconductor memory device having a delay circuit for generating a read timing
目标专利名称：具有脉冲控制的读出放大器CN107533855B
本次调用的模型名称：deepseek最新模型
特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《直接公开》<br>包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子 | 图4A及相关描述：“The sense amplifier 113a... responds to a high level of the sense amplifier enable signal SE to latch the read data on the data lines RB and /RB. The voltage difference between the data RB and /RB having small amplitudes is amplified in a differential amplifier in the sense amplifier 113a to be output therefrom as amplified complementary data signals SAN and SAP.”<br>（感测放大器113a...响应于感测放大器使能信号SE的高电平来锁存数据线RB和/RB上的读出数据。数据线RB和/RB之间的小幅度电压差在感测放大器113a的差分放大器中放大，并输出为放大的互补数据信号SAN和SAP。） | 对比文件明确公开了感测放大器（113a）具有差分放大器，用于响应于数据线（即，位线的等效线路）RB和/RB之间的电压差来放大信号。差分放大器必然包含晶体管的差分对（例如N1，N2，如图4A所示），该差分对响应于输入电压差来引导电流，并具有输出端子（输出SAN和SAP）。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：《直接公开》<br>延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号 | 摘要及多处描述：“a delay circuit for generating a read timing of a sense amplifier...”；“the delay circuit 110 generates a sense amplifier enable signal SE which occurs at an optimum timing...”；“The delay circuit 110 receives the memory read signal IN from the read control section 109 and generates a delay time between the input of the signal IN and the output of the signal OUT based on the read time...”<br>（用于生成感测放大器读出定时的延迟电路...；延迟电路110生成在最佳时机出现的感测放大器使能信号SE...；延迟电路110从读控制部分109接收存储器读出信号IN，并根据读取时间生成信号IN输入和信号OUT输出之间的延迟时间...） | 对比文件的核心就是提供一种延迟电路（110），其接收一个信号（如IN），并产生一个延迟的输出信号（OUT），该输出信号被用作感测放大器使能信号（SE）。这明确公开了延迟电路被配置为延迟一个输入信号（其功能相当于“读出使能信号”）以提供一个延迟的使能信号（SE）。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：《未公开》<br>与晶体管的所述差分对相对应的成对的第一上拉晶体管 | 无对应内容 | 对比文件中未公开任何与感测放大器差分对晶体管相对应的、成对的、专门被称为“第一上拉晶体管”的结构。对比文件中的上拉晶体管（例如图5B、8中的pMOSFET 38）是延迟电路内部反相器（39）的负载部分，用于驱动虚拟位线（25），并非与感测放大器差分对晶体管（如图4A中的N1，N2）的输出端子直接相连的成对上拉结构。因此，技术特征C未被公开。 |
| **技术特征D**：《未公开》<br>每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间， | 无对应内容 | 由于技术特征C未被公开，且对比文件中不存在连接在感测放大器差分对晶体管输出端子与电源节点之间的上拉晶体管，因此技术特征D未被公开。 |
| **技术特征E**：《未公开》<br>其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断 | 无对应内容 | 对比文件中，延迟电路产生的延迟信号（SE）直接用作感测放大器的使能信号，控制其锁存时机。没有任何上拉晶体管被描述为受此延迟信号控制以关断。延迟电路内部的上拉晶体管（如pMOSFET 38）的开关状态由前级信号控制，而非由延迟的SE信号控制其关断。因此，技术特征E未被公开。 |
| **技术特征F**：《未公开》<br>以及与晶体管的所述差分对相对应的成对的第二上拉晶体管， | 无对应内容 | 对比文件中未提及感测放大器差分对晶体管存在任何成对的、始终接通的第二上拉晶体管。图4A所示的感测放大器（113a）可能包含其他上拉元件，但未明确描述为与差分对相对应的成对的、始终接通的第二上拉晶体管。因此，技术特征F未被公开。 |
| **技术特征G**：《未公开》<br>每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间， | 无对应内容 | 由于技术特征F未被公开，技术特征G也未被公开。 |
| **技术特征H**：《未公开》<br>其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 | 无对应内容 | 对比文件未描述任何始终接通的第二上拉晶体管，也未描述第一上拉晶体管与第二上拉晶体管之间存在尺寸差异。因此，技术特征H未被公开。 |
| **技术特征I**：《隐含公开》<br>进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。 | 图4A及相关描述：“The sense amplifier 113a in the sense amplifier block 113 is of latch type and responds to a high level of the sense amplifier enable signal SE to latch the read data...”<br>（感测放大器块113中的感测放大器113a是锁存型的，并响应于感测放大器使能信号SE的高电平来锁存读出数据...） | 对比文件公开了锁存型感测放大器（113a）响应于SE信号的高电平进行工作。对于本领域技术人员而言，锁存型感测放大器（尤其是差分放大类型）通常包含一个电流源或偏置电路，该电流源由使能信号（SE）控制以在使能时提供工作电流。虽然对比文件未明确画出该电流源晶体管，但根据图4A中感测放大器（113a）的功能描述以及本领域的公知常识，可以合理推断出存在一个响应于SE信号而导通以生成放大器工作电流的电流源晶体管。因此，技术特征I被对比文件隐含公开。 |
| **技术特征J**：《未公开》<br>其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。 | 无对应内容 | 对比文件未详细描述感测放大器113a的内部电路连接，特别是电流源晶体管的具体连接方式。虽然可以推断存在电流源，但其具体耦合位置（例如，是否连接在每个差分对晶体管的第二端子（源极）与地之间）并未被公开。因此，技术特征J未被公开。 |
| **技术特征K**：《未公开》<br>其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。 | 无对应内容 | 由于技术特征C（成对的第一上拉晶体管）未被公开，因此关于其晶体管类型的限定自然也未被公开。 |
| **技术特征L**：《未公开》<br>其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。 | 无对应内容 | 由于技术特征F（成对的第二上拉晶体管）未被公开，因此关于其晶体管类型和栅极接地的限定也未被公开。 |
| **技术特征M**：《直接公开》<br>其中所述延迟电路包括串联反相器链。 | 图1及相关描述：“a delay circuit 110 according to a first embodiment... includes a plurality of cascaded inverters 39”；图5A、8等也示出了级联的反相器。<br>（根据第一实施例的延迟电路110...包括多个级联的反相器39） | 对比文件明确且多次描述了延迟电路110包括多个级联（cascaded）的反相器（39）。这直接公开了延迟电路包括串联反相器链。因此，技术特征M被直接公开。 |
| **技术特征N**：《未公开》<br>其中所述串联反相器链包括偶数数目的反相器。 | 无对应内容 | 对比文件虽然公开了延迟电路包含多个级联反相器，但并未具体限定反相器链中反相器的数目是偶数。其反相器数目（k）是为了匹配延迟时间而可调整的设计参数（见第[0059]段）。因此，技术特征N（偶数数目）未被公开。 |
| **技术特征O**：《隐含公开》<br>进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。 | 图4A及相关描述：“The sense amplifier 113a in the sense amplifier block 113 is of latch type...” 以及图4A的电路图示出了感测放大器113a包含交叉耦合的晶体管对（例如，两个交叉耦合的PMOS或NMOS晶体管，构成锁存器核心）。<br>（感测放大器块113中的感测放大器113a是锁存型的...） | 对比文件明确指出感测放大器113a是“锁存型”（latch type）的。对于本领域技术人员而言，锁存型感测放大器的典型结构包括一对交叉耦合的晶体管（例如，交叉耦合的PMOS对或NMOS对），用于锁存和放大差分信号。虽然对比文件未用文字详细描述该对交叉耦合晶体管的具体连接，但图4A的示意图以及“锁存型”的明确描述，足以使本领域技术人员毫无疑义地理解该感测放大器必然包含这样的交叉耦合晶体管对，且它们连接在电源节点与差分对输出端子之间以实现正反馈锁存功能。因此，技术特征O被对比文件隐含公开。 |
| **技术特征P**：《未公开》<br>其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。 | 无对应内容 | 对比文件未详细描述交叉耦合晶体管的具体栅极连接方式。虽然这是交叉耦合的必然连接方式，但对比文件说明书和附图并未明确揭示这一具体的互连关系。因此，技术特征P未被公开。 |
| **技术特征Q**：《未公开》<br>其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。 | 无对应内容 | 对比文件中延迟电路（110）产生的延迟时间（Td）被设计为等于从存储器单元选择到数据出现在数据线上的“读取时间”，以确保感测放大器在数据有效时被使能（见第[0041]段）。这个延迟时间是基于存储器访问路径的物理延迟来设定的，并非定义为“读出使能信号确立时段的一个分数”。目标专利中的“分数”概念（即延迟是使能信号脉冲宽度的一部分）在对比文件中没有对应描述。因此，技术特征Q未被公开。 |
| **技术特征R**：《直接公开》<br>其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。 | 图4A及相关描述：“...latches the read data on the data lines RB and /RB.”；“The voltage difference between the data RB and /RB... is amplified in a differential amplifier...”<br>（...锁存数据线RB和/RB上的读出数据。数据线RB和/RB之间的电压差...在差分放大器中放大...） | 对比文件明确描述了感测放大器锁存并放大数据线RB和/RB（即，位线或其衍生数据线）上的信号。这必然意味着感测放大器的差分对晶体管的栅极分别连接到数据线RB和/RB（即，位线和互补位线）。因此，技术特征R被对比文件直接公开。 |
| **技术特征S**：《直接公开》<br>其中所述位线和所述互补位线两者是SRAM位线。 | 全文多处，例如标题、摘要、背景技术及具体实施方式：“The present invention relates to a semiconductor memory device... such as a SRAM”；“the SRAM includes a memory cell array...”；图2-4等描述了SRAM架构。<br>（本发明涉及一种半导体存储器设备...例如SRAM；SRAM包括存储器单元阵列...） | 对比文件明确其应用于SRAM（静态随机存取存储器）设备。文中描述的位线（bt, /bt）和数据线（RB, /RB）都是SRAM系统中的位线。因此，技术特征S被对比文件直接公开。 |
<<<A>>><<<B>>><<<M>>><<<R>>><<<S>>><<<i>>><<<o>>>