对比文件名称：2003-09-19_发明授权_KR100398954B1 멀티웨이 세트 연관 구조의 캐쉬 메모리 및 데이터 판독방법
目标专利名称：具有脉冲控制的读出放大器CN107533855B
模型名称：DeepSeek-R1
作为资深专利代理师，我将基于对目标专利说明书和权利要求书的深入理解，以及对对比文件的仔细研读，进行技术特征的比对分析。目标专利的核心在于通过延迟的读出使能信号来控制一对“第一上拉晶体管”的关断，从而在读出使能信号确立的初始阶段利用强上拉防止毛刺，并在延迟信号确立后关断强上拉以允许快速建立差分输出，同时辅以一对总是接通的弱“第二上拉晶体管”来辅助操作。对比文件涉及一种多路组相联缓存存储器，其通过组选择信号来控制感测放大器的使能，以实现低功耗和高速读取。
以下是根据目标专利权利要求划分的技术特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A: 包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子《直接公开》** | [59] 센스 증폭기 인에이블 신호(FIRE)가 H 레벨로 되면... 워드라인(906)이 선택되면 메모리 셀(904)에 저장된 데이터가 비트라인(BL, /BL)에 놓여진다. FIRE가 온(ON)인 상태에서 비트라인(BL)이 비트라인(/BL)보다 조금 레벨이 높다고 가정하면, N채널 MOSFET(MN2)는 N채널 MOSFET(MN3)에 비해 상대적으로 온(ON)이 된다.<br>（译文：感测放大器使能信号(FIRE)变为H电平时...字线(906)被选择时，存储单元(904)中存储的数据被置于位线(BL, /BL)上。假设在FIRE为导通(ON)状态下位线(BL)的电平比位线(/BL)稍高，则N沟道MOSFET(MN2)相比于N沟道MOSFET(MN3)相对地变为导通(ON)。） | 对比文件图9公开了一个差分感测放大器902。其中，MN2和MN3构成一个NMOS差分对，它们的栅极分别连接到位线BL和互补位线/BL（由存储单元904驱动）。当FIRE信号有效（H电平）时，差分对根据位线BL和/BL之间的电压差来引导电流（例如，BL电平更高则MN2导通更强）。节点N1和N2是差分对的输出端子。因此，该技术特征被对比文件直接公开。 |
| **B: 延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号《未公开》** | 无对应内容。 | 对比文件公开了组选择信号(SET)和读出使能信号(READ)，但并未公开任何将“读出使能信号”进行延迟以生成一个“延迟的读出使能信号”的电路。对比文件的SET信号是由标签比较器生成的，用于选择特定组（way），其并非由READ信号延迟得到。目标专利中延迟电路（如反相器链205）的核心作用是为控制第一上拉晶体管的关断提供一个延迟的时序控制信号，这在对比文件中完全没有教导或暗示。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **C: 与晶体管的所述差分对相对应的成对的第一上拉晶体管《直接公开》** | [59] ... P채널 MOSFET(MP3, MP4)는 온(ON)이 되므로 노드(N1, N2)는 Vcc가 걸리고...<br>（译文：... P沟道MOSFET(MP3, MP4)变为导通(ON)，因此节点(N1, N2)被施加Vcc...） | 对比文件图9中，PMOS晶体管MP3和MP4分别连接到差分对输出节点N1和N2，并连接到电源Vcc。它们构成了一对用于对输出节点进行上拉（充电）的晶体管。MP3对应MN2（差分对一边），MP4对应MN3（差分对另一边）。因此，该技术特征被对比文件直接公开。 |
| **D: 每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间《直接公开》** | [59] 结合图9电路图可知，MP3连接在Vcc与节点N1（MN2的漏极，即输出端子）之间；MP4连接在Vcc与节点N2（MN3的漏极，即输出端子）之间。 | 根据对比文件图9的电路结构，上拉晶体管MP3和MP4的源极连接电源Vcc，漏极分别连接差分对晶体管MN2和MN3的漏极（输出节点N1和N2）。这完全符合“耦合在对应的差分对晶体管的输出端子与电源节点之间”的结构。因此，该技术特征被对比文件直接公开。 |
| **E: 其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断《未公开》** | [59] 센스 증폭기 인에이블 신호(FIRE)가 H 레벨로 되면... P채널 MOSFET(MP3, MP4)는 오프(OFF)가 된다.<br>（译文：感测放大器使能信号(FIRE)变为H电平时... P沟道MOSFET(MP3, MP4)变为截止(OFF)。） | 对比文件中的上拉晶体管MP3和MP4的栅极由感测放大器使能信号FIRE控制。当FIRE为高电平时，MP3和MP4关断。然而，FIRE信号是由READ（读出使能）、SET（组选择）和BANK信号逻辑组合产生的（见[58]），它不是一个由“读出使能信号”延迟得到的“延迟的读出使能信号”。目标专利中“延迟的读出使能信号”的关键在于其相对于原始“读出使能信号”的延迟特性，用于在读出操作初期维持强上拉，这一特定的时序控制关系在对比文件中没有对应。因此，该技术特征未被公开。 |
| **F: 以及与晶体管的所述差分对相对应的成对的第二上拉晶体管《未公开》** | 对比文件图9中存在PMOS晶体管MP1和MP2，但其是交叉耦合的负载晶体管（构成锁存器的一部分），功能是正反馈放大，并非简单的、总是接通的“第二上拉晶体管”。 | 目标专利中的“第二上拉晶体管”（如P3”, P4”）是功能独立的上拉器件，其栅极接地，始终导通，提供弱上拉电流。对比文件图9中的MP1和MP2虽然也连接在Vcc和输出节点之间，但其栅极交叉连接到对侧输出节点，构成交叉耦合的正反馈锁存器，核心功能是差分信号的再生和放大，而非提供稳定的弱上拉偏置。本领域技术人员不会将MP1和MP2视为独立于锁存功能的、简单的“第二上拉晶体管”。因此，该技术特征未被公开。 |
| **G: 每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间《未公开》** | 由于技术特征F未被公开，即不存在“第二上拉晶体管”，因此该连接关系也无从谈起。 | 该特征依赖于特征F的成立。既然对比文件未公开独立的、功能上作为“第二上拉晶体管”的器件，该连接特征也未被公开。 |
| **H: 其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小《未公开》** | 无对应内容。 | 对比文件既未公开“总是接通”的第二上拉晶体管，也未提及任何关于MP3/MP4（第一上拉晶体管）与MP1/MP2（交叉耦合晶体管）之间尺寸大小比较的教导。目标专利中明确限定第一上拉晶体管尺寸大于第二上拉晶体管，以实现不同的上拉强度，这一特定设计在对比文件中没有依据。因此，该技术特征未被公开。 |
| **I: 进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流《直接公开》** | [59] 센스 증폭기 인에이블 신호(FIRE)가 H 레벨로 되면 N채널 MOSFET(MN1)은 온(ON)이 된다...<br>（译文：感测放大器使能信号(FIRE)变为H电平时，N沟道MOSFET(MN1)变为导通(ON)...） | 对比文件图9中，NMOS晶体管MN1的栅极由FIRE信号控制。FIRE信号是感测放大器的使能信号，其功能相当于目标专利中的“读出使能信号”。当FIRE确立（H电平）时，MN1导通，在差分对MN2和MN3的源极公共节点与地之间提供尾电流路径。因此，MN1被配置为响应于使能信号（FIRE）的确立来生成电流，该技术特征被对比文件直接公开。 |
| **J: 其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间《直接公开》** | 结合图9电路图可知，MN1的漏极连接MN2和MN3的源极（第二端子），MN1的源极接地。 | 对比文件图9清晰显示，电流源晶体管MN1连接在差分对晶体管MN2和MN3的源极（第二端子）与地之间。该连接关系被直接公开。 |
| **K: 其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管《直接公开》** | [59] ... P채널 MOSFET(MP3, MP4)...<br>（译文：... P沟道MOSFET(MP3, MP4)...） | 对比文件明确记载上拉晶体管MP3和MP4是P沟道MOSFET，即PMOS晶体管。因此，该技术特征被直接公开。 |
| **L: 其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地《未公开》** | 无对应内容。 | 如对特征F和H的分析，对比文件未公开功能上作为“第二上拉晶体管”的器件。图9中的MP1和MP2虽然是PMOS，但其栅极并未耦合到地，而是交叉耦合到对侧输出节点。因此，该技术特征未被公开。 |
| **M: 其中所述延迟电路包括串联反相器链《未公开》** | 无对应内容。 | 对比文件全文未提及任何用于延迟“读出使能信号”的电路，更未具体公开由串联反相器链构成的延迟电路。因此，该技术特征未被公开。 |
| **N: 其中所述串联反相器链包括偶数数目的反相器《未公开》** | 无对应内容。 | 由于未公开延迟电路，自然也未公开该延迟电路的具体实现（如偶数个反相器）。因此，该技术特征未被公开。 |
| **O: 进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间《直接公开》** | [59] ... 이러한 방식으로, 양의 궤환(positive feedback)은 P채널 MOSFET(MP2)와 N채널 MOSFET(MN4)가 완전히 온(ON) 되도록 하고, P채널 MOSFET(MP1)과 N채널 MOSFET(MN3)가 완전히 오프(OFF) 되도록 한다.<br>（译文：...通过这种方式，正反馈使得P沟道MOSFET(MP2)和N沟道MOSFET(MN4)完全导通(ON)，P沟道MOSFET(MP1)和N沟道MOSFET(MN3)完全截止(OFF)。）结合图9，MP1和MP2是交叉耦合的。 | 对比文件图9中，PMOS晶体管MP1和MP2构成交叉耦合对（锁存器）。MP1连接在Vcc与节点N1（MN2的漏极）之间，其栅极连接到节点N2；MP2连接在Vcc与节点N2（MN3的漏极）之间，其栅极连接到节点N1。这完全符合“成对的交叉耦合晶体管，每个耦合在电源节点与对应的差分对晶体管的输出端子之间”的描述。因此，该技术特征被直接公开。 |
| **P: 其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子《直接公开》** | 结合图9电路图可知，MP1的栅极连接到N2（对应MN3的输出端子），MP2的栅极连接到N1（对应MN2的输出端子）。 | 如上所述，对比文件图9明确显示了交叉耦合连接：MP1的栅极连接到对侧差分输出N2（MN3的输出），MP2的栅极连接到对侧差分输出N1（MN2的输出）。这符合“每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子”的描述。因此，该技术特征被直接公开。 |
| **Q: 其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数《未公开》** | 无对应内容。 | 对比文件未公开任何延迟电路，更没有关于延迟量等于读出使能信号确立时段一个分数的教导或暗示。目标专利中此特征是为了精确控制第一上拉晶体管的关断时机，对比文件中不存在该概念。因此，该技术特征未被公开。 |
| **R: 其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线《直接公开》** | [59] ... 워드라인(906)이 선택되면 메모리 셀(904)에 저장된 데이터가 비트라인(BL, /BL)에 놓여진다... 비트라인(BL)이 비트라인(/BL)보다 조금 레벨이 높다고 가정하면, N채널 MOSFET(MN2)는 N채널 MOSFET(MN3)에 비해 상대적으로 온(ON)이 된다.<br>（译文：...字线(906)被选择时，存储单元(904)中存储的数据被置于位线(BL, /BL)上...假设位线(BL)的电平比位线(/BL)稍高，则N沟道MOSFET(MN2)相比于N沟道MOSFET(MN3)相对地变为导通(ON)。）结合图9，MN2栅极接BL，MN3栅极接/BL。 | 对比文件明确描述了差分感测放大器中，一个晶体管（MN2）的栅极连接位线BL，另一个晶体管（MN3）的栅极连接互补位线/BL。这完全公开了该技术特征。 |
| **S: 其中所述位线和所述互补位线两者是SRAM位线《直接公开》** | [4] 背景技术部分提及“SRAM单元”；[52] 描述“MPU는 8개의 SRAM(402)”；[54] 描述“SRAM의 동작”；图9的感测放大器用于读取存储单元(904)的数据。 | 对比文件全文涉及缓存存储器（Cache Memory），而缓存存储器通常由SRAM（静态随机存取存储器）构成。说明书[4]、[52]、[54]多次提及SRAM，图9的电路图也是典型的SRAM感测放大器结构。因此，本领域技术人员能够直接且毫无疑义地确定，该感测放大器所连接的位线（BL, /BL）就是SRAM位线。该技术特征被直接公开。 |
**总结：**
经过对比分析，对比文件KR100398954B1公开了目标专利权利要求中的部分基础电路结构特征，例如差分对、由使能信号控制的电流源、一对上拉晶体管（MP3, MP4）、交叉耦合锁存器以及SRAM位线等（特征A, C, D, I, J, K, O, P, R, S）。
然而，目标专利的核心发明点——**使用一个“延迟的读出使能信号”来控制“第一上拉晶体管”的关断**，以及与之配套的、尺寸更小的“总是接通的第二上拉晶体管”——**在对比文件中均未被公开**。具体而言，对比文件中的上拉晶体管（MP3, MP4）由组合逻辑产生的使能信号FIRE控制，该信号并非延迟信号，且对比文件中不存在功能上独立的、栅极接地的弱上拉晶体管（第二上拉晶体管），其交叉耦合晶体管MP1/MP2的作用是锁存放大而非提供稳定偏置。此外，用于产生延迟信号的“延迟电路”及其具体配置（如反相器链）也未被公开。
因此，对比文件未能公开目标专利中为解决毛刺和提速问题而提出的独特脉冲控制机制。
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