对比文件名称：2000-04-04_发明授权_US6046949A Semiconductor integrated circuit
目标专利名称：169具有脉冲控制的读出放大器CN107533855B
本次调用模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用（翻译） | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子。 <br> **《直接公开》** | 说明书第[0022]段：“The electric potential converting circuit SA includes transistors T3 to T9. ... To an output wiring OUT1 are connected respective drain electrodes of the transistors T4, T6 and T7 ... To an output wiring OUT2 are connected respective drain electrodes of the transistors T5, T8 and T9 ... The bit line BL1 is connected to a gate electrode of the transistor T4. The bit line BL2 is connected to a gate electrode of the transistor T5.” 图1显示了晶体管T4和T5，它们的栅极分别连接到互补的位线BL1和BL2，漏极分别连接到输出布线OUT1和OUT2。 | 对比文件明确公开了由晶体管T4和T5构成的差分对，它们的栅极分别连接到位线BL1和BL2（形成位线对），用于响应于位线之间的电压差来引导电流（如说明书第[0032]段描述了BL1电位下降导致T4导通，电流流过T3、T4、T6）。漏极连接的OUT1和OUT2即为差分对晶体管的输出端子。本领域技术人员可以毫无疑义地得出该技术特征。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号。 <br> **《未公开》** | 对比文件中未发现关于延迟读出使能信号以产生其延迟版本的电路描述。对比文件中的模式信号PC和PCB是互补的，用于控制预充电和读取模式的切换，但未提及对其中一个信号进行延迟以产生另一个延迟信号。 | 目标专利中的延迟电路（如反相器链205）用于将读出使能信号SE延迟特定时间以产生SE_D，目的是在读出使能信号SE有效后，延迟一段时间再关断第一上拉晶体管。对比文件中的模式信号PC和PCB是同时翻转的互补信号（如第[0028]段“at the time t1, the mode signal PC falls simultaneously with a rise in the mode signal PCB”），PCB并非PC的延迟版本。对比文件未公开任何用于产生延迟读出使能信号的延迟电路。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管。 <br> **《未公开》** | 说明书第[0022]段：“In the transistor T3, a source electrode receives a high potential V2, a gate electrode receives a mode signal PC, and a drain electrode is connected to respective source electrodes of the transistors T4 and T5.” | 目标专利中的“成对的第一上拉晶体管”（P3‘和P4’）是两个独立的晶体管，分别连接在电源节点和每个差分对晶体管（M1, M2）的输出端子之间，并由延迟的读出使能信号（SE_D）独立控制。对比文件中的晶体管T3是一个单一的上拉器件，其漏极连接到差分对晶体管T4和T5的公共源极节点，而不是分别连接到它们的输出端子（漏极）。T3并非与差分对“相对应”的“成对的”上拉晶体管。因此，对比文件未公开该特征。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间， <br> **《未公开》** | 同技术特征C的引用。晶体管T3连接在电源V2和差分对晶体管T4、T5的公共源极之间，而非各自的输出端子（漏极）与电源之间。 | 由于技术特征C未被公开，且对比文件中的上拉晶体管T3的连接方式（公共源极上拉）与目标专利中定义的“耦合在对应的差分对晶体管的所述输出端子与电源节点之间”的结构不同，因此该特征未被公开。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断。 <br> **《未公开》** | 说明书第[0028]段：“At the time t1, ... The transistors T3, T6 and T9 are turned ON, OFF and OFF respectively when the mode signal PC is set to the “L” level.” 及第[0032]段：“At the time t5, ... The transistors T3, T6 and T9 are turned OFF, ON and ON respectively when the mode signal PC is set to the “H” level.” | 目标专利的第一上拉晶体管响应于延迟的读出使能信号SE_D的确立（如从低到高）而关断。对比文件中的上拉晶体管T3响应于模式信号PC（功能上类似于读出使能信号）的电平变化而开关，但PC信号本身没有被延迟，且T3在PC为低时导通，为高时关断。这与目标专利中需要“延迟的”信号来控制关断的机制不同。因此，该特征未被公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管， <br> **《未公开》** | 说明书第[0022]段提到了晶体管T7和T8：“To an output wiring OUT1 are connected ... a gate electrode of the transistor T8. To an output wiring OUT2 are connected ... a gate electrode of the transistor T7.” 第[0034]段：“the transistors T7 and T8 act to fix the electric potentials of the output wirings OUT1 and OUT2.” | 目标专利中的“成对的第二上拉晶体管”（P3“和P4”）是总是接通的PMOS晶体管，连接在电源节点和差分对输出端子之间，用于弱上拉。对比文件中的晶体管T7和T8是NMOS晶体管，它们的栅极交叉耦合到输出布线，漏极连接到相对的输出布线，源极接地。它们的作用是“固定输出布线的电位”（第[0034]段），即作为下拉或锁存的一部分来稳定输出电平，而不是作为上拉晶体管向输出端子充电。其结构、极性、连接方式和功能均与目标专利的第二上拉晶体管不同。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间， <br> **《未公开》** | 同技术特征F的引用。晶体管T7和T8连接在输出端子和地（GND）之间，而非电源节点（V2/V1）之间。 | 由于技术特征F未被公开，且对比文件中T7和T8明确连接在地与输出端子之间，而非电源节点与输出端子之间，因此该特征未被公开。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 <br> **《未公开》** | 对比文件中未提及晶体管T7和T8是“总是接通”的。实际上，它们的状态由交叉耦合的输出电压控制（如第[0032]段描述T8在OUT1电位达到其阈值时导通）。也完全没有提及任何上拉晶体管的相对尺寸关系。 | 目标专利明确限定了第二上拉晶体管“总是接通”（通过栅极接地实现）以及第一上拉晶体管尺寸大于第二上拉晶体管。对比文件既未公开“总是接通”的第二上拉晶体管结构，也未公开任何关于上拉晶体管尺寸比较的信息。因此，该特征未被公开。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。 <br> **《隐含公开》** | 说明书第[0022]段：“In the transistor T3, a source electrode receives a high potential V2, a gate electrode receives a mode signal PC, and a drain electrode is connected to respective source electrodes of the transistors T4 and T5.” 及第[0028]段：“The transistors T3, T6 and T9 are turned ON, OFF and OFF respectively when the mode signal PC is set to the “L” level.” | 目标专利的电流源晶体管（M3）响应于SE信号导通，为差分对提供尾电流。对比文件中，在读取模式（PC为低电平）下，晶体管T3导通，T6和T9关断。此时，从高电位V2通过导通的T3，可以形成流经差分对T4或T5的电流路径。虽然T3连接在电源和差分对的公共源极之间，与目标专利中电流源位于差分对源极和地之间的位置不同，但其核心功能“响应于模式/使能信号（PC）的确立（变为有效电平）来生成/允许电流流过差分对”是相同的。本领域技术人员可以从对比文件的电路运作中合理推断出存在一个受PC信号控制的器件（T3），用于在读取时开启电流路径。因此，该特征被隐含公开。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。 <br> **《未公开》** | 图1及说明书显示，差分对晶体管T4和T5的源极（第二端子）相互连接并连接到晶体管T3的漏极。T3的源极接V2，而非接地。接地的晶体管是T6和T9，它们连接在输出端子和地之间。 | 目标专利明确限定电流源晶体管耦合在差分对晶体管的第二端子（源极）与接地之间。对比文件中，与差分对公共源极相连的晶体管T3连接在电源V2上，而不是接地。虽然存在接地的晶体管T6/T9，但它们连接的是输出端子（漏极），而非源极。因此，对比文件未公开该特定的连接结构。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。 <br> **《未公开》** | 说明书第[0022]段：“In the first preferred embodiment, the transistors T1 to T5 are PMOS transistors, and the transistors T6 to T11 are NMOS transistors.” 晶体管T3是PMOS。 | 尽管对比文件中存在PMOS晶体管T3，但如特征C所述，T3并非“成对的”第一上拉晶体管。因此，该关于晶体管类型和成对性的组合特征未被公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。 <br> **《未公开》** | 说明书第[0022]段表明晶体管T7和T8是NMOS晶体管（T6 to T11 are NMOS transistors）。它们的栅极交叉耦合到输出布线，而非接地。 | 目标专利限定第二上拉晶体管是PMOS且栅极接地以实现“总是接通”。对比文件中的T7和T8是NMOS，且栅极连接方式完全不同（交叉耦合）。因此，该特征未被公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。 <br> **《未公开》** | 对比文件中未描述任何延迟电路，更未提及该延迟电路由串联反相器链构成。 | 由于技术特征B（延迟电路）本身未被公开，其具体构成特征（串联反相器链）自然也未被公开。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。 <br> **《未公开》** | 同上。对比文件中未公开延迟电路。 | 由于技术特征B和M均未被公开，此进一步限定的特征（偶数个反相器）未被公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。 <br> **《未公开》** | 说明书第[0022]段描述了晶体管T7和T8，它们的连接关系是：T7的漏极接OUT1，栅极接OUT2，源极接地；T8的漏极接OUT2，栅极接OUT1，源极接地。 | 目标专利的交叉耦合晶体管（P1, P2）是PMOS，耦合在电源节点（VDD）和对应的差分对输出端子之间，用于正反馈放大。对比文件中的交叉耦合晶体管T7和T8是NMOS，耦合在对应的输出端子和地（GND）之间，作用是根据输出电压下拉固定电位。两者在晶体管类型、所连接的电源节点（VDD vs GND）以及所实现的功能（上拉加强 vs 下拉锁存）上均存在本质差异。因此，该特征未被公开。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。 <br> **《隐含公开》** | 说明书第[0022]段：“To an output wiring OUT1 are connected ... a gate electrode of the transistor T8. To an output wiring OUT2 are connected ... a gate electrode of the transistor T7.” OUT1和OUT2分别是差分对晶体管T4和T5的输出端子（漏极）。 | 目标专利中，交叉耦合晶体管P1的栅极连接到M2的漏极（输出端子），P2的栅极连接到M1的漏极（输出端子）。对比文件中，晶体管T8的栅极连接到OUT1（T4的输出端子），晶体管T7的栅极连接到OUT2（T5的输出端子）。这构成了交叉耦合连接，即每个晶体管的栅极连接到另一个差分对晶体管的输出端子。尽管对比文件中T7/T8是NMOS且连接在地与输出端之间（特征O未被公开），但“交叉耦合”这一具体的连接关系本身已被公开。本领域技术人员可以从对比文件的描述中毫无困难地识别出这种连接方式。因此，该特征被隐含公开。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。 <br> **《未公开》** | 对比文件中未公开任何延迟电路。 | 由于技术特征B（延迟电路）未被公开，其延迟时间的具体配置特征自然也未被公开。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。 <br> **《直接公开》** | 说明书第[0022]段：“The bit line BL1 is connected to a gate electrode of the transistor T4. The bit line BL2 is connected to a gate electrode of the transistor T5.” 图1也清晰显示了该连接。 | 对比文件明确公开了差分对中的一个晶体管（T4）的栅极连接到位线（BL1），另一个晶体管（T5）的栅极连接到互补位线（BL2）。这完全对应于目标专利的技术特征。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。 <br> **《隐含公开》** | 说明书第[0002]段：“The present invention relates to a semiconductor integrated circuit such as a CMOS static RAM”。 第[0002]段描述图9背景技术时提到“bit lines BL1 and BL2, MC0 denotes a memory cell”。 图1及全文描述的电路均是在SRAM（静态随机存取存储器）的上下文中的。 | 目标专利说明书背景技术（第[0004]段）和应用场景明确指向SRAM。对比文件在其技术领域（第[0002]段）即明确其涉及CMOS静态RAM（SRAM），并且其全文描述的位线（BL1, BL2）、存储单元（MC）和电路操作均是SRAM的典型组成部分和操作。本领域技术人员在阅读对比文件后，能够毫无疑义地理解其所涉及的位线是SRAM位线。因此，该特征被隐含公开。 |
<<<A>>><<<i>>><<<p>>><<<s>>>