对比文件名称：2006-03-30_发明申请_US20060067110A1 SRAM cell with horizontal merged devices
目标专利名称：169具有脉冲控制的读出放大器CN107533855B
模型名称：本次调用由深度求索公司的DeepSeek-V2模型完成。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子<br>**《直接公开》** | [0008] “FIG. 8 illustrates the SRAM cell 800 of FIG. 4 combined with a conventional cross-coupled sense amplifier 840.”<br>[0060] “If the cell stores a logical 0 at node A, node B will be at or near the power supply potential 834, and node A will be at or near the ground potential 836. ... That differential voltage is amplified using the sense amplifier 840.”<br>（图8示出了图4的SRAM单元800与常规交叉耦合读出放大器840的组合。... 该差分电压使用读出放大器840进行放大。） | 对比文件图8明确公开了交叉耦合的读出放大器840，其包含由NMOS晶体管842、846和PMOS晶体管844、848构成的差分对结构。该读出放大器响应于位线D和互补位线*D之间的电压差（由存储单元800的状态引起）来工作，并将电流引导通过对应的晶体管以放大差分信号。每个晶体管（如842、846）的漏极即为其输出端子。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号<br>**《未公开》** | 无相关引用。 | 对比文件全文未涉及任何用于延迟“读出使能信号（sense enable signal）”以产生“延迟的读出使能信号”的电路。对比文件描述的读写操作主要通过调节行线（row line）和列线（column line）的电压电位来实现，其“读出放大器”的触发或预充电由时钟信号（如PHI1）控制，但并未公开一个独立的延迟电路来专门延迟读出使能信号。因此，技术特征B未被公开。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管<br>**《未公开》** | 无相关引用。 | 对比文件中的读出放大器（如图8的840、图9的950）并未包含与目标专利中“第一上拉晶体管”（即响应于延迟信号而关断的强上拉晶体管）相对应的结构。图8中的PMOS晶体管844和848是交叉耦合对的一部分，并非独立受控的上拉晶体管。图9中的PMOS晶体管940和944的栅极接地（总是接通），晶体管946受时钟PHI1控制用于预充电，这些均不符合“响应于延迟的读出使能信号而关断”的第一上拉晶体管的定义。因此，技术特征C未被公开。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，<br>**《未公开》** | 无相关引用。 | 由于对比文件未公开如技术特征C所述的“成对的第一上拉晶体管”，因此这些晶体管耦合在差分对晶体管输出端子与电源节点之间的具体连接关系自然也未被公开。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断<br>**《未公开》** | 无相关引用。 | 该特征是第一上拉晶体管的核心控制逻辑。对比文件中既未公开“延迟的读出使能信号”，也未公开任何被该信号控制以关断的上拉晶体管。因此，技术特征E未被公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，<br>**《未公开》** | [0067] “FIG. 9 illustrates the SRAM cell of FIG. 4 combined with a sense amplifier 950 that provides a predicted output memory sense scheme.”<br>“The sense amplifier 950 includes ... A PMOS transistor 946 is coupled in parallel to the PMOS transistor 944. The gates of the PMOS transistors 940 and 944 are coupled to a ground potential 936. Thus, the PMOS transistors 940 and 944 are maintained in their conducting states.”<br>（图9示出了图4的SRAM单元与提供预测输出存储器检测方案的读出放大器950的组合。... 读出放大器950包括... PMOS晶体管946与PMOS晶体管944并联。PMOS晶体管940和944的栅极耦合到地电位936。因此，PMOS晶体管940和944保持在其导通状态。） | 对比文件图9的读出放大器950中包含栅极接地的PMOS晶体管940和944，它们处于常开状态。然而，这些晶体管是复杂sense amplifier 950内部电路的一部分（例如，与NMOS晶体管938、942等串联），其功能是构成“预测输出”检测方案的一部分，并非如目标专利中明确描述的、与差分对晶体管（M1, M2）的输出端子直接对应并耦合的、独立的“第二上拉晶体管”对。目标专利中的第二上拉晶体管（P3”, P4”）是直接并联在电源和差分对晶体管漏极之间的简单上拉器件。两者在电路结构、连接方式和所起的具体作用上存在本质差异。因此，技术特征F未被直接公开，且本领域技术人员无法从对比文件毫无疑义地得出或通过合理推断得到该特定结构。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，<br>**《未公开》** | 无相关引用。 | 由于技术特征F未被公开，且对比文件中不存在与目标专利差分对输出端子直接、简单并联的常开上拉晶体管，因此该具体的连接关系也未被公开。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。<br>**《未公开》** | 无相关引用。 | 对比文件未提及任何上拉晶体管的相对尺寸比较。虽然图9中的PMOS晶体管940和944被描述为“总是接通”，但关于“第一上拉晶体管尺寸大于第二上拉晶体管”这一具体的尺寸设计关系，在对比文件中没有任何记载或暗示。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。<br>**《未公开》** | 无相关引用。 | 对比文件中的读出放大器（如图8的840）采用交叉耦合的CMOS结构，其电流通路直接从VDD到地，没有独立的、由读出使能信号控制的电流源晶体管（如图2中的M3）。图9的sense amplifier 950中有受时钟PHI1控制的NMOS晶体管948，但它连接在内部节点E与地之间，用于预充电和提供参考点，其功能和连接方式与目标专利中连接在差分对晶体管公共源极与地之间、并由读出使能信号SE直接控制的电流源晶体管不同。因此，技术特征I未被公开。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。<br>**《未公开》** | 无相关引用。 | 由于技术特征I的电流源晶体管未被公开，其具体的连接关系（耦合在差分对晶体管源极与地之间）自然也未被公开。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。<br>**《未公开》** | 无相关引用。 | 由于对比文件未公开“成对的第一上拉晶体管”，因此其由PMOS晶体管构成这一特征也未被公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。<br>**《直接公开》** | [0067] “The sense amplifier 950 includes ... The gates of the PMOS transistors 940 and 944 are coupled to a ground potential 936. Thus, the PMOS transistors 940 and 944 are maintained in their conducting states.”<br>（读出放大器950包括... PMOS晶体管940和944的栅极耦合到地电位936。因此，PMOS晶体管940和944保持在其导通状态。） | 对比文件明确公开了在读出放大器950中存在两个PMOS晶体管（940和944），它们的栅极均耦合到地，从而保持常开（即“总是接通”）状态。这直接公开了“成对的PMOS第二上拉晶体管，且每个PMOS第二上拉晶体管的栅极耦合到接地”的技术特征。尽管这两个晶体管在电路中的具体角色和连接方式与目标专利的第二上拉晶体管不完全相同（如特征F、G所述），但就“PMOS晶体管、成对、栅极接地、总是接通”这一组合特征而言，已被对比文件直接公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。<br>**《未公开》** | 无相关引用。 | 对比文件未公开任何延迟电路，更未提及该延迟电路由串联反相器链构成。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。<br>**《未公开》** | 无相关引用。 | 对比文件未公开任何延迟电路，因此反相器链的数目特征也未被公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。<br>**《直接公开》** | [0008] “FIG. 8 illustrates the SRAM cell 800 of FIG. 4 combined with a conventional cross-coupled sense amplifier 840.”<br>[0061] “The conventional sense amplifier 840 includes an NMOS transistor 842 and a PMOS transistor 844 coupled in series between a power supply potential 834 and a ground potential 836. The sense amplifier 840 also includes an NMOS transistor 846 and a PMOS transistor 848 coupled in series between the power supply potential 834 and the ground potential 836.”<br>（图8示出了图4的SRAM单元800与常规交叉耦合读出放大器840的组合。... 常规读出放大器840包括串联在电源电位834与地电位836之间的NMOS晶体管842和PMOS晶体管844。读出放大器840还包括串联在电源电位834与地电位836之间的NMOS晶体管846和PMOS晶体管848。） | 对比文件图8及对应描述明确公开了交叉耦合的读出放大器840。在该电路中，PMOS晶体管844和848分别耦合在电源节点（VDD 834）与对应的输出节点（C和D，即差分对晶体管842和846的漏极/输出端子）之间，并且它们的栅极交叉耦合到对方的输出节点。这完全公开了技术特征O的内容。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。<br>**《直接公开》** | [0061] “A gate of the NMOS transistor 842 is coupled to a gate of the PMOS transistor 844, and the gates of the transistors 842 and 844 are coupled to node D between the transistor 846 and the transistor 848. A gate of the NMOS transistor 846 is coupled to a gate of the PMOS transistor 848, and the gates of the transistors 846 and 848 are coupled to node C between the transistor 842 and the transistor 844.”<br>（NMOS晶体管842的栅极耦合到PMOS晶体管844的栅极，晶体管842和844的栅极耦合到晶体管846和848之间的节点D。NMOS晶体管846的栅极耦合到PMOS晶体管848的栅极，晶体管846和848的栅极耦合到晶体管842和844之间的节点C。） | 此描述结合图8清晰说明了交叉耦合关系：晶体管844（交叉耦合晶体管之一）的栅极耦合到节点D，即晶体管846（属于差分对）的漏极输出端子；晶体管848（另一个交叉耦合晶体管）的栅极耦合到节点C，即晶体管842（属于差分对）的漏极输出端子。这直接公开了技术特征P。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。<br>**《未公开》** | 无相关引用。 | 对比文件未公开任何延迟电路，因此该延迟电路的具体延迟配置（延迟量为确立时段的分数）也未被公开。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。<br>**《直接公开》** | [0058] “FIG. 8 illustrates the SRAM cell 800 of FIG. 4 combined with a conventional cross-coupled sense amplifier 840. If the SRAM cell 800 is to be ‘read’ ... the bit line D and the complementary bit line *D will each be pre-charged ... That differential voltage will appear between the bit line D and the complementary bit line *D. That differential voltage is amplified using the sense amplifier 840.”<br>（图8示出了图4的SRAM单元800与常规交叉耦合读出放大器840的组合。如果要对SRAM单元800进行“读取”... 位线D和互补位线*D均被预充电... 该差分电压将出现在位线D和互补位线*D之间。该差分电压使用读出放大器840进行放大。） | 结合图8可知，读出放大器840的差分对（842, 846）的栅极分别通过节点C和D（或直接）感应位线D和互补位线*D的电压。从上下文逻辑可以毫无疑义地推断，位线D和*D的电压差被施加到读出放大器差分对的输入端（栅极）。这直接公开了差分对晶体管的栅极分别耦合到位线和互补位线。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。<br>**《直接公开》** | 全文多处提及，例如[0058]中明确所述位线D和互补位线*D用于SRAM单元的读写操作。 | 对比文件描述的对象就是SRAM存储器，其涉及的位线（bit line D）和互补位线（complementary bit line *D）自然是SRAM位线。这属于本领域的公知常识，并被对比文件直接公开。 |
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