对比文件名称：1997-12-23_发明授权_US5700706A Self-aligned isolated polysilicon plugged contacts
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
本次调用模型名称：DeepSeek最新版本模型
特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：半导体器件有源区中的虚栅极<br>《未公开》 | 未发现相关描述。 | 目标专利中的“虚栅极”（dummy gate）是用于控制器件（如ESD或高速器件）但不形成有效晶体管的额外栅极，其特定作用之一是用于接地以防止浮动偏置电压激活器件（见说明书[0046]段）。对比文件US5700706A描述的是动态随机存取存储器（DRAM）的制造，其中提到的栅极（如12-22）是访问晶体管（MOS devices A-F）的有源控制栅极（见[2]段及FIG.1描述），并未提及任何不作为有效晶体管部件、专门用于控制或接地的“虚栅极”概念。因此，本领域技术人员无法从对比文件中得出或推断出“虚栅极”这一具有特定功能的结构。 |
| **技术特征B**：毗邻于所述虚栅极的第一有源触点<br>《隐含公开》 | “P-doped silicon substrate 10 is a surface over which a series of cellnode contacts 36, 37, 38, and 39 are situated. ... P-doped silicon substrate 10 also features two bitline contacts 40, 42 thereon.” （见说明书[2]段，FIG.1描述）<br>“Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” （见说明书[2]段） | 在目标专利中，“第一有源触点”（如MD1 112）是毗邻虚栅极并与之电隔离的触点，用于后续通过堆叠式触点和通孔与虚栅极连接以实现接地（见[0048]，[0050]段）。对比文件中，cellnode contacts (36-39) 和 bitline contacts (40, 42) 是形成在硅衬底上的有源区触点，它们与晶体管的栅极电极（12-22）相邻（见FIG.1）。虽然对比文件未明确说明触点“毗邻于虚栅极”，但其公开了有源区触点与栅极电极在结构上相邻的基本布局。本领域技术人员可以理解，在半导体器件中，有源区触点（如源/漏触点）与栅极相邻是常见结构。因此，对比文件隐含公开了“毗邻于栅极的有源触点”这一结构特征。尽管对比文件中的栅极不是“虚栅极”，但该结构关系已被隐含公开。 |
| **技术特征C**：所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口<br>《直接公开》 | “Situated above cellnode contacts 36-39, bitline contacts 40-42, and first nitride spacers 24-34 is a BPSG layer 46...” （见说明书[2]段）<br>“First, an etching step etches BPSG layer 46... The result of this etching step is a first etch pattern 52 seen in FIG. 2. First etch pattern 52 exposes cellnode contacts 36, 37, 38, and 39...” （见说明书[2]段）<br>“...a second etching step exposes bitline contacts 40 and 42 at P-doped silicon substrate 10 so as to form a second etch pattern 66 seen in FIG. 4.” （见说明书[2]段） | 目标专利中的电介质层（如层1002）覆盖在虚栅极和有源触点上，并通过图案化和蚀刻形成开口以暴露下方的触点（见[0061]段）。对比文件明确公开了覆盖在栅极（12-22）和有源区触点（36-42）之上的BPSG层（46），并描述了通过光刻和蚀刻步骤在该BPSG层中形成接触孔（etch patterns 52, 66）以暴露下方的有源区触点（见[2]段，FIG.2, FIG.4）。该电介质层（BPSG）及其上的开口在对比文件中起到形成接触孔以填充导电材料（多晶硅插塞）的作用，与目标专利中为形成堆叠式触点而制备开口的作用实质相同。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征D**：沉积于所述开口的侧壁上的第一隔离层<br>《直接公开》 | “...a substantially vertically oriented second nitride spacer 54 is formed over each remaining BPSG layer 46 by deposition and anisotropic etch of a thin nitride film...” （见说明书[2]段）<br>“Next, a substantially vertically oriented third nitride spacer 64 is formed over N-doped polysilicon layer 56 remaining after the second etching step. Third nitride spacer 64 is formed by deposition and anisotropic back etch of a thin nitride film...” （见说明书[2]段） | 目标专利中的“第一隔离层”（如内衬1200）沉积在电介质层开口的侧壁上，用于隔离后续形成的堆叠式触点（见[0063]段）。对比文件明确教导了在蚀刻形成的接触孔（如第一蚀刻图案52）侧壁上形成氮化物间隔物（spacer，如54、64）的步骤，该间隔物通过沉积氮化物薄膜并进行各向异性回蚀刻形成，位于BPSG层46的侧壁上（见[2]段，FIG.3, FIG.4）。该氮化物间隔物在对比文件中用于隔离相邻的多晶硅插塞，防止短路，其作用与目标专利中隔离层的隔离作用相同。因此，该特征被对比文件直接公开。 |
| **技术特征E**：形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点<br>《直接公开》 | “...an N-doped polysilicon layer 56 is deposited over exposed cellnode contacts 36, 37, 38, and 39...”（见说明书[2]段，FIG.3）<br>“...the addition of an N-doped polysilicon layer 68 so as to cover over... bitline contacts 40, 42.” （见说明书[2]段，FIG.5）<br>“The remaining N-doped polysilicon layers 56, 68 are called plugs and make contact, respectively, with cellnode contacts 36, 37, 38, and 39, or bitline contacts 40, 42.” （见说明书[2]段，FIG.6描述） | 目标专利的“第一堆叠式触点”（如1310）是形成于电介质层开口中的导电结构，电耦合至下方的有源触点（如220）（见[0064]段）。对比文件明确公开了在暴露有源区触点（如cellnode contacts 36-39， bitline contacts 40,42）的开口中，沉积掺杂多晶硅层（56，68）以形成“plugs”（插塞），这些插塞与下方的有源区触点直接接触，形成电连接（见[2]段，FIG.3,5,6）。这些多晶硅插塞在对比文件中作为连接有源区与上层互连的触点，其结构、形成位置及与有源触点的电耦合关系，与目标专利的“堆叠式触点”实质相同。因此，本领域技术人员能够直接得出该技术特征。 |
| **技术特征F**：沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离<br>《未公开》 | 未发现相关描述。对比文件中描述了化学机械抛光（CMP）步骤来隔离插塞（见[2]段，FIG.6），但未提及在堆叠式触点（插塞）的顶表面上沉积一个专门的“盖层”（capping layer）。 | 目标专利中的“盖层”（如内衬1600）是沉积在第一堆叠式触点（1310）顶表面上的隔离层，与侧壁的第一隔离层（1200）协同作用，用于在后续通孔形成过程中将堆叠式触点与虚栅极或通孔的其他部分电隔离（见[0066]-[0068]段）。对比文件虽然公开了通过CMP进行垂直隔离，以及侧壁上的氮化物间隔物进行横向隔离，但并未公开在已形成的多晶硅插塞（相当于堆叠式触点）的顶表面上额外沉积一个盖层结构。该盖层是目标专利中实现特定自对齐通孔隔离方案的关键组成部分。因此，对比文件既未直接公开也未隐含公开该特征。 |
| **技术特征G**：以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。<br>《未公开》 | 未发现相关描述。对比文件的工艺停留在形成多晶硅插塞（plugs）的层面（见FIG.6， FIG.10），并未描述在插塞之上进一步形成“通孔”（via）以连接栅极和插塞。 | 这是目标专利的核心发明点之一。该“第一通孔”（如2000）穿过电介质层，同时落在虚栅极（或栅极触点）和第一堆叠式触点上，从而将堆叠式触点/有源触点和虚栅极电连接起来，最终实现虚栅极接地（见[0070]段）。对比文件完全没有涉及将栅极（无论是有源栅极还是虚栅极）通过一个通孔连接到相邻有源触点的插塞上的结构或方法。其描述的多晶硅插塞是用于连接有源区与后续的电容或比特线，而非用于将栅极接地。因此，该特征未被对比文件公开。 |
| **技术特征H**：其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。<br>《未公开》 | 未发现相关描述。 | 目标专利中的“栅极触点”（如810）是位于虚栅极（210）和第一通孔（2000）之间的额外导电结构，侧壁有隔离层（600），并具有自对齐特性（见[0059]段）。对比文件中没有描述在栅极之上形成这种独立的、侧壁带有隔离层、且与相邻有源触点自对齐的“栅极触点”结构。对比文件中的栅极（12-22）本身是多晶硅栅电极，并未提及在其上形成额外的触点层以便与通孔连接。因此，该特征未被对比文件公开。 |
| **技术特征I**：其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点<br>《未公开》 | 未发现与“虚栅极”相邻的“第二有源触点”的描述。对比文件中有多个有源区触点（36-42），但它们与作为有源器件的栅极（12-22）相邻，而非与“虚栅极”相邻。 | 该特征依赖于“虚栅极”（特征A）的存在。由于对比文件未公开“虚栅极”，因此也就不存在“毗邻于所述虚栅极的第二有源触点”。虽然对比文件公开了多个有源触点，但无法对应于目标专利中与虚栅极相邻的第二有源触点的特定布局关系。因此，该特征未被公开。 |
| **技术特征J**：以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。<br>《未公开》 | 未发现相关描述。对比文件描述了多个通过间隔物隔离的相邻多晶硅插塞（见FIG.6），但未提及这些插塞与任何“通孔”自对齐以实现隔离。 | 该特征描述了与第一通孔自对齐的相邻堆叠式触点结构，以实现电隔离。这同样是目标专利中精细布局方案的一部分（见说明书[0074]段，提及通孔2200与第二堆叠式触点1320自对齐隔离）。对比文件虽然公开了相邻插塞（相当于堆叠式触点）之间通过间隔物隔离，但并未涉及这些插塞与一个穿过电介质层的“通孔”之间的自对齐关系。因此，该特征未被对比文件公开。 |
| **技术特征K**：其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。<br>《未公开》 | 未发现相关描述。 | 该特征涉及第一通孔、栅极触点、第一隔离层和第一有源触点之间复杂的自对齐和交叠隔离关系，是目标专利具体实施方式的细节（可参见[0063]、[0070]等段落的描述）。对比文件完全没有公开“第一通孔”和“栅极触点”，因此更不可能公开它们之间以及与隔离层之间的这种特定自对齐和交叠关系。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，进一步包括：有源栅极<br>《直接公开》 | “Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” （见说明书[2]段） | 目标专利中的“有源栅极”是指形成有效晶体管的栅极（如导电栅极106）。对比文件明确公开了多个MOS器件（A-F）及其对应的掺杂多晶硅栅电极（12-22），这些栅电极就是功能性的有源栅极。因此，该特征被对比文件直接公开。 |
| **技术特征M**：毗邻于所述有源栅极的第二有源触点<br>《直接公开》 | 参见特征B的引用及论述。对比文件中的有源区触点（如36-42）与有源栅极（12-22）在结构上相邻。例如，比特线触点40，42与栅极16，22相邻（见FIG.1）。 | 目标专利中“毗邻于有源栅极的第二有源触点”与特征B结构类似，只是对应的栅极是“有源栅极”。对比文件已公开了有源区触点与有源栅极相邻的结构。因此，本领域技术人员能够毫无疑义地得出该特征。 |
| **技术特征N**：第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层<br>《直接公开》 | “The remaining N-doped polysilicon layers 56, 68 are called plugs and make contact, respectively, with cellnode contacts... or bitline contacts...” （见说明书[2]段）结合特征D和E的引用，这些plugs（如56，68）相当于堆叠式触点，电耦合至有源触点，并且在形成过程中侧壁有氮化物间隔物（如54，64）与栅极隔离。 | 目标专利的“第二堆叠式触点”（如1320）电耦合至有源触点，侧壁有隔离层（如1200）与有源栅极隔离。对比文件中的多晶硅插塞（plugs）电耦合至有源区触点（第二有源触点），并且在接触孔侧壁形成的氮化物间隔物（第二隔离层）将这些插塞与相邻的栅极电极电隔离（见[2]段关于间隔物隔离作用的描述）。因此，该特征被对比文件直接公开。 |
| **技术特征O**：以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。<br>《未公开》 | 未发现相关描述。 | 目标专利中的“第二通孔”（如2200）电耦合至有源栅极，并与第二堆叠式触点自对齐（见[0074]段）。对比文件中未描述任何连接至栅极电极的“通孔”结构，其互连可能在后端工艺中完成，但未在本文中披露。更未提及通孔与堆叠式触点（插塞）之间的自对齐关系。因此，该特征未被公开。 |
| **技术特征P**：其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。<br>《隐含公开》 | 未明确列出具体设备。但对比文件涉及“DRAM”制造（见[2]段），而DRAM是各类电子设备中的常见存储部件。 | 目标专利将器件集成应用范围限定于一系列电子设备。对比文件虽然未明确列出这些具体设备，但其背景涉及动态随机存取存储器（DRAM）的制造。本领域技术人员公知，DRAM作为通用存储部件，可以被集成到诸如移动电话、计算机等广泛的电子设备中。因此，可以合理推断出对比文件所公开的半导体器件能够被集成到这些设备中。该特征被对比文件隐含公开。 |
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