对比文件名称：2005-10-27_发明专利_JP2005303231A Magnetic memory device
目标专利名称：用于存储器器件的金属化工艺CN107924994B
本次调用模型名称：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件<br>**《直接公开》** | [2] “一方、図２６（Ａ）の右側部分は、周辺回路部に形成された周辺回路トランジスタ３０の一例を示している。 周辺回路トランジスタ３０は、具体的には、図２３に示したビット線電流駆動回路１６や、書き込み用ワード線電流駆動回路１７や、センスアンプ１８などを構成している。”<br>[2] “次に、図３（ｇ）に示すように、ＣＶＤ法により層間絶縁膜４６として酸化シリコン膜を堆積させ、フォトリソグラフィとドライエッチングによりパターニングして、層間絶縁膜４６に配線溝４７と開口部４８を形成する。<br>次に、図３（ｈ）に示すように、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を層間絶縁膜４６の全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝４７と開口部４８に銅を埋め込む。 続いて、ＣＭＰ法により表面を平坦化して、…下部接続配線３８を形成する。” | 对比文件明确公开了“周辺回路トランジスタ３０”，其构成比特线驱动电路等，属于逻辑器件。同时，对比文件详细描述了在层间绝缘膜46中形成铜金属布线（下部接続配線３８）的工艺。该布线（下部接続配線３８）与周辺回路トランジスタ３０相连接（通过开口部48等），即耦合至逻辑器件。因此，对比文件直接公开了“形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件”这一技术特征。 |
| **技术特征B**：以及<br>形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，<br>**《直接公开》** | [2] “ＭＲＡＭは、相互に交差するビット線１１と書き込み用ワード線１２を有し、これらの配線１１と１２が交差する層間に、ＴＭＲ素子１０がマトリックス状に配置されている。”<br>[2] “次に、第３段階として、図６（ｏ）〜図７（ｒ）において、メモリセル部にビット線１１を形成する。… まず、図６（ｏ）に示すように、ＣＶＤ法により層間絶縁膜５４として酸化シリコン膜を堆積させ、…次に、ＣＶＤ法により、ビット線１１に用いられる銅の拡散を防止するための拡散防止膜５５として窒化シリコン膜と、層間絶縁膜５６として酸化シリコン膜とを、基板全面に積層して堆積させる。<br>次に、図６（ｐ）に示すように、フォトリソグラフィ技術とドライエッチングによりパターニングして、配線溝５７を形成する。<br>次に、図６（ｑ）に示すように、ＴＭＲ素子１０のトップコート層１に接続するための開口部５８を形成する。<br>次に、図７（ｒ）に示すように、…バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝５８に銅を埋め込み、続いて、ＣＭＰ法により表面を平坦化して、ビット線１１を形成する。” | 对比文件公开了磁阻随机存取存储器（MRAM）装置，其包括由TMR素子10构成的存储单元阵列。对比文件明确记载了形成“ビット線１１”（位线）的详细工艺步骤，该位线是MRAM模块（即存储单元阵列）的关键组件，用于对TMR素子10进行读写操作（如提供写入电流、读取电流）。因此，对比文件直接公开了“形成专用金属化层（ビット線１１），所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块（TMR素子10阵列）”这一技术特征。 |
| **技术特征C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。<br>**《直接公开》** | [2] （参见技术特征A和B的引用内容）第一金属化层（下部接続配線３８）形成在层间絶縁膜46中，用于连接周辺回路トランジスタ３０（逻辑器件）。专用金属化层（ビット線１１）形成在更上层的层间絶縁膜56中，专门用于连接TMR素子10（MRAM模块）。<br>[2] 图1及其说明显示了メモリ部（左）和周辺回路部（右）的结构，其中ビット線１１仅出现在メモリ部，而下部接続配線３８仅出现在周辺回路部，二者在物理位置和功能上都是分离的。 | 对比文件公开的结构中，用于逻辑器件（周辺回路トランジスタ）的金属化层（下部接続配線３８）和用于MRAM模块（TMR素子）的金属化层（ビット線１１）分别形成于不同的绝缘层（46 vs 56）中，服务于不同的功能区（周辺回路部 vs メモリ部）。本领域技术人员能够毫无疑义地得出，这两个金属化层是不同的，并且ビット線１１并不用于连接或“共享”给逻辑器件（周辺回路トランジスタ），其功能专属于MRAM模块。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。<br>**《隐含公开》** | [2] （形成第一金属化层）：“次に、図３（ｈ）に示すように、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を層間絶縁膜４６の全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝４７と開口部４８に銅を埋め込む。 続いて、ＣＭＰ法により表面を平坦化して、…下部接続配線３８を形成する。”<br>[2] （形成专用金属化层/ビット線１１）：“次に、図７（ｒ）に示すように、…バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝５８に銅を埋め込み、続いて、ＣＭＰ法により表面を平坦化して、ビット線１１を形成する。”<br>[2] “図２６のメモリ装置は、集積回路技術の標準的な材料と方法によって作製される。 例えば、ビット線１１や書き込み用ワード線１２などの配線の形成には、銅やアルミニウムなど、一般的な半導体プロセスで使用されている配線用金属材料が用いられ、銅配線であれば、ダマシン法によって、アルミニウム配線であれば、スパッタ法による膜形成とリソグラフィ技術とドライエッチングによるパターニングによって、形成される。” | 对比文件描述了使用标准半导体制造技术（CVD、溅射、CMP、镶嵌工艺等）形成金属布线，这些工艺属于后端制程（BEOL）金属化工艺的范畴。第一金属化层（下部接続配線３８）和专用金属化层（ビット線１１）的制造均采用了此类工艺（如沉积阻挡层、填充铜、CMP平坦化）。虽然对比文件没有明确使用“BEOL”和“专用于MRAM组件”这两个术语，但本领域技术人员从对比文件的整体描述可以理解：1）形成逻辑器件互连的金属层使用了常规的BEOL互连工艺；2）形成MRAM位线（ビット線１１）的工艺步骤，其目的就是为了制造MRAM模块的一个关键组件（位线），因此该工艺步骤在应用上就是“专用于形成与MRAM模块相关联的组件”的。通过对比文件公开的工艺内容进行合理推断，可以认为该技术特征被隐含公开。 |
| **技术特征E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。<br>**《未公开》** | 对比文件未提及任何关于“BEOL金属化工艺指定正整数n个金属化层”的信息，也未描述器件总金属化层数是基于某个指定数n的“至少n+1个”。对比文件仅展示了其具体制造流程中涉及的多个金属化层（如下部接続配線38、書き込み用ワード線12、ビット線11、上部接続配線65等），但未给出“n”的概念及“n+1”的关系。 | 对比文件完全没有公开“BEOL金属化工艺指定正整数n个金属化层”以及“器件包括至少n+1个金属化层”这一具体数量关系特征。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该技术方案。 |
| **技术特征F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。<br>**《直接公开》** | [2] “次に、図７（ｒ）に示すように、図３（ｈ）と同様にして、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝５８に銅を埋め込み、続いて、ＣＭＰ法により表面を平坦化して、ビット線１１を形成する。”<br>[2] “図２６のメモリ装置は、集積回路技術の標準的な材料と方法によって作製される。 例えば、ビット線１１や書き込み用ワード線１２などの配線の形成には、銅やアルミニウムなど、一般的な半導体プロセスで使用されている配線用金属材料が用いられ、銅配線であれば、ダマシン法（即，镶嵌工艺）によって…” | 对比文件在描述ビット線１１（位线）的形成时，明确采用了形成配线沟（配線溝５７）并填充铜（埋め込み）然后进行CMP平坦化的工艺，这属于典型的镶嵌工艺（ダマシン法）。同时，对比文件明确公开了该镶嵌工艺形成的组件之一就是“ビット線１１”，即MRAM模块的位线。因此，对比文件直接公开了“形成专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括所述MRAM模块的位线”这一技术特征。关于“阵列触点”，对比文件虽有其功能类似的结构（如接続孔），但未明确其为“阵列触点”，故该部分未被直接公开。 |
| **技术特征G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。<br>**《部分直接公开，部分未公开》** | [2] （形成第三金属化层）：“次に、最後の段階として、図７（ｓ）〜図９（ｘ）において、周辺回路部にビット線１１への上部接続配線６５を形成し…”<br>[2] （基于电阻的存储元件）：“ＴＭＲ素子１０は、磁化自由層（記憶層）２と磁化固定層との２つの磁性層の間にトンネルバリア層３を挟んだ構造で形成されており、２つの磁性層の相対磁化方向により記憶を行い、この相対磁化方向の違いによってトンネルバリア層を流れる電流の強度が変化することを利用して読み出しを行う記憶素子である。” | 1. **“进一步包括在形成所述专用金属化层之后形成第三金属化层”**：对比文件确实在形成ビット線１１（专用金属化层）之后，又形成了更上层的金属化层，例如上部接続配線６５，这可被视为第三金属化层。**此部分被直接公开**。<br>2. **“其中所述一个或多个组件包括基于电阻的存储元件”**：对比文件的核心存储单元是TMR素子１０，其利用隧道磁阻效应，正是目标专利所述的“基于电阻的存储元件”（如MTJ）。**此部分被直接公开**。<br>3. **“第一金属化层与第一节距相关联，第一节距小于与第三金属化层相关联的第二节距”及“专用金属化层被配置成利用所述第一金属化层的所述第一节距”**：对比文件完全没有提及任何金属化层的“节距（pitch）”，也没有对第一、第三金属化层的节距进行比较，更没有描述专用金属化层（ビット線１１）利用了第一金属化层的节距。目标专利中此特征是为了实现高密度存储，而对比文件解决的是配线寄生电容问题，技术思路不同。**此部分未被公开**。 |
| **技术特征H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。<br>**《未公开》** | 对比文件未提及任何金属化层的“节距”，更未提及该节距是遵循BEOL金属化工艺的特定节距。 | 该技术特征完全依赖于技术特征G中关于“节距”的描述。由于对比文件未公开任何关于“节距”的信息，因此本特征也未被公开。 |
| **技术特征I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。<br>**《未公开》** | 对比文件未提及任何金属化层的“密度”，也未对第一、第三金属化层的密度进行比较。 | 对比文件完全没有公开“金属化层密度”及其比较关系这一技术特征。本领域技术人员无法从对比文件中得出或推断出该方案。 |
| **技术特征J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。<br>**《未公开》** | 对比文件全文仅描述了磁存储器件的结构及其制造方法，未提及任何通过处理器执行指令来发起制造过程的内容。 | 该技术特征涉及制造过程的控制方式，即由处理器执行指令来发起具体的制造步骤。对比文件完全没有涉及这一自动化或程序控制的层面。因此，该技术特征未被公开。 |
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