对比文件名称：2007-02-01_发明申请_US20070023806A1 Method and structure for forming slot via bitline for MRAM devices
目标专利名称：用于存储器器件的金属化工艺CN107924994B
模型名称：DeepSeek最新版本模型
作为资深专利代理师，我将严格按照目标专利权利要求的技术特征划分进行比对，并结合目标专利说明书对特征进行解释，评估对比文件的公开性。
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件**<br>《隐含公开》 | 参见说明书第[0022]段：“In addition, for purposes of comparison, a logic via 128 is also shown formed through both ILD layers 108 and 110 to connect a logic-wiring conductor 130 in the lower level 102 with another conductor 132 in the upper wiring level 106. Such logic circuitry is commonly found in the memory array periphery, and is used to drive the memory elements or to perform other logic functions which may make use of the embedded MRAM device elements.”<br>（此外，为了进行比较，还示出了通过两个ILD层108和110形成的逻辑通孔128，其将下层102中的逻辑布线导体130与上层布线层106中的另一导体132连接。这种逻辑电路通常存在于存储器阵列的外围，用于驱动存储器元件或执行可能利用嵌入式MRAM器件元件的其他逻辑功能。） | **隐含公开**。该特征要求形成耦合至逻辑器件的金属化层。对比文件明确描述了“logic-wiring conductor 130”存在于“lower wiring level 102”（下层布线层102）中，并通过“logic via 128”与上层布线连接。虽然对比文件未明确使用“第一金属化层”这一术语，但其描述的“lower wiring level”是一个包含用于逻辑电路（如导体130）的互连结构的金属化层。结合目标专利说明书，其“逻辑器件”例如为处理器（见[0038]段），而对比文件中的“logic circuitry”同样用于驱动或控制存储器，属于逻辑功能器件。因此，本领域技术人员能够从对比文件中直接且毫无疑义地得出存在一个为逻辑电路提供互连的金属化层（即“lower wiring level 102”），其作用与目标专利中为逻辑器件提供耦合的第一金属化层相同。 |
| **B：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块**<br>《直接公开》 | 参见说明书第[0025]段：“FIG. 2 is a cross sectional view of an MRAM device 200 having a slot via bitline 202 coupled to the stack hardmask 122...”<br>（图2是具有槽通孔位线202的MRAM器件200的截面图，该槽通孔位线202耦合到堆叠硬掩模122...）<br>参见说明书第[0008]段：“...an upper wiring level formed over the hardmask. The upper wiring level includes a slot via bitline formed therein, the slot via bitline in contact with the hardmask...”<br>（...在硬掩模上形成的上层布线层。该上层布线层包括在其中形成的槽通孔位线，该槽通孔位线与硬掩模接触...） | **直接公开**。该特征要求形成耦合至MRAM模块的专用金属化层。对比文件的核心发明点就是提供一种“slot via bitline”（槽通孔位线）202结构，其作为“upper wiring level”（上层布线层）的一部分，直接接触并电连接至MTJ堆叠118的硬掩模122（即MRAM单元的核心组件）。该“slot via bitline”是专门为MRAM阵列的位线功能设计和形成的，其作用与目标专利中耦合至MRAM模块（包含基于电阻的存储元件，如MTJ）的专用金属化层（如位线147）完全相同。因此，对比文件直接公开了此技术特征。 |
| **C：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。**<br>《隐含公开》 | 参见说明书第[0022]段，描述了“lower wiring level 102”包含逻辑布线导体130。<br>参见说明书第[0025]段及图2，描述了“slot via bitline 202”位于“upper wiring level”。<br>参见说明书第[0031]段：“...the slot bitline opening 208 and the logic via opening 210...”，以及图7：“the bitline slot opening 208 being protected by the masking”。<br>（...槽位线开口208和逻辑通孔开口210...；槽位线开口208被掩模保护） | **隐含公开**。该特征限定了专用金属化层（B）与第一金属化层（A）不同且不共享。对比文件明确示出逻辑布线（导体130）位于“lower wiring level”，而MRAM专用的“slot via bitline”位于“upper wiring level”，二者是不同层级的金属化结构。更重要的是，在制造过程中（第[0031]段），形成“logic via opening”和“upper level logic wiring trench”时，需要掩模保护“bitline slot opening”，这表明用于MRAM的位线结构和用于逻辑的互连结构在制造上是独立、分别处理的，并非共享同一金属化图案或资源。这与目标专利中“独立”、“不共享”以避免设计复杂度和寄生效应的核心理念（见[0010]，[0014]段）在作用和效果上一致。因此，本领域技术人员可以合理推断出对比文件中的专用金属化层（slot via bitline）与用于逻辑的金属化层不同且不共享。 |
| **D：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。**<br>《隐含公开》 | 参见说明书第[0020]段：“...lower wiring level 102, formed in a lower layer of interlevel dielectric (ILD) material 104... and an upper wiring level 106.”<br>（...下层布线层102，形成在下层层间介电(ILD)材料104中...和上层布线层106。）<br>参见说明书第[0025]段：“...the slot bit line etching at the same time as the logic via formation in ILD layer 110.”<br>（...槽位线蚀刻与在ILD层110中形成逻辑通孔同时进行。）<br>参见说明书第[0031]段：“FIG. 6 illustrates the lithographic patterning and formation of both the slot bitline opening 208 and the logic via opening 210...”，以及随后的镶嵌工艺描述。 | **隐含公开**。该特征涉及金属化层的形成工艺属性。对比文件描述了在ILD材料中形成多层互连（如“lower wiring level”和“upper wiring level”），这属于典型的BEOL工艺范畴。对于专用金属化层（slot via bitline），对比文件详细描述了一种特定的工艺流程（见[0027]-[0032]段及图3-8），该流程包括在MTJ和硬掩模上形成蚀刻停止层、选择性开口、以及通过镶嵌工艺（双镶嵌）同时形成“slot bitline opening 208”和“logic via opening 210”。虽然未明确冠以“专用”之名，但该工艺流程是为了专门形成MRAM位线（一个与MRAM模块相关的关键组件）而设计的，并且与逻辑通孔的形成流程集成但步骤上有所区分（如掩模保护）。因此，本领域技术人员可以推断出对比文件公开了使用一种（为形成MRAM组件而）专门设计或调整的金属化工艺来形成所述专用金属化层。 |
| **E：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。**<br>《未公开》 | 对比文件未提及BEOL工艺指定的标准金属化层数量（n），也未提及在标准数量之外额外增加金属化层（n+1）的概念。 | **未公开**。目标专利此特征的核心在于，为了集成MRAM，在标准BEOL工艺（例如，指定了M1-M5共5层）的金属化层数量之外，额外插入一个专用金属化层，使得总层数大于标准数量（见[0012]段）。对比文件仅描述了“lower wiring level”和“upper wiring level”的存在及其互连关系，但完全没有涉及任何关于标准工艺层数、以及是否在标准层数之外增加层数的教导或暗示。本领域技术人员无法从对比文件中推导出“n”和“n+1”这一具体数量关系。 |
| **F：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。**<br>《直接公开》 | 参见说明书第[0032]段：“Finally, FIG. 8 illustrates the structure after a Damascene-like process has been used to simultaneously fill and polish the logic via 128, upper level conductor 132, and bitline slot 204.”<br>（最后，图8展示了在使用类镶嵌工艺同时填充并抛光逻辑通孔128、上层导体132和位线槽204之后的结构。）<br>参见说明书第[0008]段：“...an upper wiring level including a slot via bitline formed therein...”。<br>（...包括在其中形成的槽通孔位线的上层布线层...） | **直接公开**。该特征限定了专用金属化层的形成工艺及其组件。对比文件明确记载了使用“Damascene-like process”（类镶嵌工艺）来形成“bitline slot”（位线槽）202/204（见[0032]段），而该“slot via bitline”正是MRAM模块的位线组件（见[0008]段及全文）。因此，对比文件直接公开了通过镶嵌工艺形成作为MRAM模块组件（位线）的专用金属化层这一技术方案。 |
| **G：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。**<br>《未公开》 | 对比文件未提及在所述“upper wiring level”（对应于专用金属化层）之上再形成“第三金属化层”。虽然存在“lower”和“upper”布线层，但未描述它们之间存在节距（pitch）差异，更未描述利用下层（第一金属化层）的更小节距来形成MRAM组件。对比文件中的MTJ（基于电阻的存储元件）形成在金属连接层（strap）上，而非直接利用特定节距的金属化层形成。 | **未公开**。目标专利此特征是一个多层级的结构化方案，核心在于：1) 在专用金属化层之上还有第三金属化层；2) 第一金属化层（密集层）比第三金属化层（厚金属层）节距更小、密度更大；3) 专用金属化层利用第一金属化层的密集节距来形成MRAM组件（如MTJ）。对比文件仅描述了两个主要的互连层级（lower和upper），未公开三层结构及其间的节距、密度关系。更重要的是，对比文件中MRAM单元（MTJ）的形成与下层金属化层的节距特性无关，其尺寸由单独的图案化工艺决定。因此，对比文件未公开此特征。 |
| **H：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。**<br>《未公开》 | 对比文件未提及任何金属化层的“节距（pitch）”，也未提及BEOL工艺对特定节距的规定。 | **未公开**。此特征是对特征G中“第一节距”的进一步限定，强调其是BEOL工艺规定的特定节距（如最小节距）。由于对比文件根本没有涉及任何金属化层的节距概念，因此该特征未被公开。 |
| **I：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。**<br>《未公开》 | 对比文件未比较不同金属化层的“密度”，也未提及第一金属化层密度更大。 | **未公开**。此特征是对特征G中节距差异的另一种表述（更小节距通常意味着更高布线密度）。由于对比文件未公开节距差异，自然也未公开由此导出的密度差异。 |
| **J：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。**<br>《未公开》 | 对比文件全文描述的是制造方法和结构，属于工艺技术方案本身，未涉及任何由处理器执行指令来发起或控制制造过程的内容。 | **未公开**。此特征限定了制造过程的发起方式，即通过处理器执行指令（例如，在自动化制造系统中）。对比文件仅作为技术文献描述了工艺步骤，并未将其与计算机控制的制造系统或处理器指令相关联。因此，该特征未被公开。 |
### **结论**
根据以上分析，对比文件US20070023806A1直接公开了技术特征**B**和**F**，隐含公开了技术特征**A**、**C**和**D**，未公开技术特征**E**、**G**、**H**、**I**和**J**。
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