对比文件名称：2010-02-23_US7668238B_发明授权_US07668238B1 Method and apparatus for a high speed decision feedback equalizer
目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
本次调用模型名称：GPT
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A《直接公开》 | “serial communications between Printed Circuit Boards (PCBs) 108-112, ICs 122-124, and backplane 114.”（段落[0024]）<br>“transmitter and receiver 208”（段落[0027]）<br>“MGT 212 implements the physical media attachment (PMA) and the physical coding sublayer (PCS) via transmitter and receiver 208.”（段落[0027]） | 对比文件公开了IC（122-124）之间通过印刷电路板（PCBs）和背板（backplane）进行串行通信，这必然意味着存在一个用于耦合至这些物理连接（即芯片间总线）的接口。多千兆收发器（MGT 212）包含发射机和接收机（208），其实现物理媒介附着（PMA）层功能，这本质上就是负责在物理介质（总线）上发送和接收信号的接口电路。因此，对比文件直接公开了被配置成耦合至芯片间总线的总线接口。 |
| 技术特征B《直接公开》 | “the transmit line driver”（段落[0027]）<br>“DATA and $\overline{\text{DATA}}$ ... The output of amplifier 302 is coupled to summer 304, which combines the output of amplifier 302 with feedback taps 332-354 to provide DFE corrected data at the output of summer 304.”（段落[0030]-[0031]） | 对比文件明确公开了发射机（transmitter 208）包含线路驱动器（transmit line driver）。驱动器将数据信号输出到通信通道上。虽然数据信号在进入通道前经过了均衡器（summer 304）处理，但这并不改变其作为跨总线传输的数据信号的本质。因此，对比文件直接公开了发射机包括驱动器，该驱动器将数据信号输出以供传输。 |
| 技术特征C《直接公开》 | “receiver 206”（段落[0027]）<br>“amplifier 302 receives differential signal, DATA and $\overline{\text{DATA}}$”（段落[0030]） | 对比文件明确公开了接收机（receiver 206, 208）以及接收输入信号的放大器302。接收机必然耦合至接收数据的接口。因此，对比文件直接公开了耦合至总线接口的接收机。 |
| 技术特征D《直接公开》 | “clock and data recovery (CDR) portions of MGT 212.”（段落[0027]）<br>“DFE 216 ... provides tap information to the CDR portion of the deserializer.”（段落[0028]） | 对比文件明确公开了多千兆收发器（MGT 212）包含时钟数据恢复（CDR）部分。CDR电路用于从接收到的数据流中恢复时钟，它操作地耦合至接收机（因为它是接收机的一部分或与接收机协同工作）。因此，对比文件直接公开了操作地耦合至接收机的CDR电路。 |
| 技术特征E《隐含公开》 | “While two phase locked loops (PLLs) are shown, a single PLL may be used for both receiver 206 and transmitter 208.”（段落[0027]）<br>“PLL 24”（图2及对应段落[0027]） | 对比文件公开了PLL（24）用于接收机和发射机。PLL必然接收一个参考时钟信号以生成输出时钟信号。本领域技术人员知道，CDR电路通常需要一个时钟信号作为参考或用于其内部操作。同时，发射机中的驱动器（如串行化器）也需要时钟信号来定时发送数据。因此，尽管对比文件没有明确写出“将时钟信号输出到所述发射机的驱动器和所述CDR电路”，但根据PLL在收发器中的常规作用和连接方式，本领域技术人员能够毫无疑义地推断出PLL生成的时钟信号会被提供给发射机（包括其驱动器）和CDR电路使用。因此，该技术特征被对比文件隐含公开。 |
| 技术特征F《未公开》 | （无对应内容） | 对比文件描述的系统是一个点对点的收发器，其内部PLL产生的时钟信号用于内部的CDR和发射定时，但没有公开将该时钟信号作为“主时钟信号”通过总线接口输出到芯片间总线上供另一芯片使用。其通信是源同步或依赖于接收端CDR恢复时钟，而非由主设备向总线主动输出一个独立的时钟信号。因此，对比文件既未直接公开也未隐含公开此特征。 |
| 技术特征G《未公开》 | （无对应内容） | 对比文件中的PLL用于产生固定的高速时钟以供收发器内部使用，未提及任何控制系统来动态控制PLL以改变输出时钟的频率，更没有提及该频率改变的目的是用于芯片间通信。其关注点在于均衡器的反馈延迟，而非系统级的频率捷变以应对EMI或节省功耗。因此，对比文件未公开此特征。 |
| 技术特征H《未公开》 | （无对应内容） | 该特征与特征G紧密相关，依赖于主设备主动改变时钟频率且从设备无独立时钟/PLL的架构。由于对比文件未公开主设备控制系统改变PLL频率（特征G），也未公开从设备无内部时钟/PLL的架构，因此更不可能公开“数据传输在独立于远程从IC处的时钟活动的频率改变期间继续”这一高层次操作特性。因此，对比文件未公开此特征。 |
| 技术特征I《未公开》 | （无对应内容） | 对比文件全文未提及任何温度控制电路，也未提及基于温度来管理CDR电路的操作模式（如唤醒）。因此，对比文件未公开此特征。 |
| 技术特征J《未公开》 | （无对应内容） | 该特征依赖于特征I（温度控制电路）的存在。由于对比文件未公开温度控制电路，因此也必然未公开控制系统基于温度改变和该电路来唤醒CDR电路。因此，对比文件未公开此特征。 |
| 技术特征K《未公开》 | （无对应内容） | 对比文件全文未提及任何定时器控制电路，也未提及周期性地唤醒CDR电路以纠正时钟漂移。因此，对比文件未公开此特征。 |
| 技术特征L《未公开》 | （无对应内容） | 该特征是对特征I中温度控制电路的具体化。由于对比文件未公开温度控制电路，自然也未公开该电路从温度传感器接收信号。因此，对比文件未公开此特征。 |
| 技术特征M《未公开》 | （无对应内容） | 对比文件未提及接收机包含可编程端电路，也未提及基于通信距离来动态配置端阻抗以优化功耗或信号完整性。因此，对比文件未公开此特征。 |
| 技术特征N《未公开》 | （无对应内容） | 该特征结合了温度控制电路和定时器控制电路。由于对比文件均未公开这两个电路，因此也必然未公开控制系统响应于温度控制信号并基于定时器来唤醒CDR电路。因此，对比文件未公开此特征。 |
| 技术特征O《隐含公开》 | “the serializer/deserializer (SERDES)”（段落[0027]） | 对比文件公开了多千兆收发器（MGT 212）包含串行化器/解串器（SERDES）。串行化器是发射机的关键组成部分，用于将并行数据转换为串行数据流。在本领域，串行化器必须由一个时钟信号驱动以控制其串行化操作的时序。结合对比文件公开了PLL（特征E），本领域技术人员可以合理地推断，串行化器会从系统时钟源（如PLL）接收时钟信号。因此，该技术特征被对比文件隐含公开。 |
| 技术特征P《未公开》 | （无对应内容） | 对比文件未提及任何复用器（MUX），也未提及在高速时钟信号和低速时钟信号之间进行选择，并将所选时钟传递给发射机和CDR电路以实现不同的功耗模式。因此，对比文件未公开此特征。 |
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