对比文件名称：1988-12-06_发明授权_US4789846A Microwave semiconductor switch
目标专利名称：223可切换的天线阵列CN105917581B
本次调用模型名称：gpt-4o
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：阻抗电路《隐含公开》 | 参见图9(a)、(b)及相应描述：“The other ends of the first and second bias resistors 59 and 60 are connected to one of the electrodes of the capacitor 61 provided on the semiconductor substrate 1. A bias line 63 is formed to connect one of the electrodes to the common bias terminal 62. The other of the electrodes of the capacitor 61 is connected to the via-hole 39 and grounded.” 译文：“第一和第二偏置电阻器59和60的另一端连接到设置在半导体基板1上的电容器61的一个电极。形成偏置线63以将该电极之一连接到公共偏置端子62。电容器61的另一电极连接到通孔39并接地。” | 在对比文件图9实施例中，电容61与偏置线63、偏置电阻59、60以及接地通孔39共同构成了一个为FET栅极提供偏置并实现RF接地的电路。该电路通过电容61和偏置线63的布局，在微波工作频率下呈现特定的阻抗，用于匹配和稳定FET开关的工作状态，防止信号反射和损耗。虽然对比文件中未明确称为“阻抗电路”，但该组合电路在功能上起到了为目标专利中“阻抗电路”所描述的“提供阻抗”或“阻抗匹配”的作用（如目标专利说明书[0032]段所述）。因此，本领域技术人员根据对比文件公开的内容，可以合理推断出存在一个用于提供所需阻抗特性的电路结构，即隐含公开了“阻抗电路”这一技术特征。 |
| 技术特征B：以及多个电感器，所述多个电感器中的每个电感器被耦合至所述阻抗电路并且被耦合到多个非接地输出端子中的一个相应端子《未公开》 | 参见图9(a)、(b)及相应描述：“Between the drain electrode 11 and the source electrode 12 of the first FET, the first inductor line 57 is connected. Also between the drain electrode 15 and the source electrode 16 of the second FET, the second inductor line 58 is connected.” 译文：“在第一FET的漏电极11和源电极12之间，连接有第一电感线57。同样，在第二FET的漏电极15和源电极16之间，连接有第二电感线58。” | 对比文件确实公开了多个电感器（第一电感线57和第二电感线58）。然而，这些电感器是直接连接在对应FET的漏极和源极之间，它们并未“被耦合至所述阻抗电路”（即前述的电容61、偏置线63等构成的电路），也未“被耦合到多个非接地输出端子中的一个相应端子”。在对比文件的开关电路中，FET的漏极和源极是作为开关端口连接在微带传输线（如第一、第二输入/输出线）上，这些端口并非目标专利权利要求中所指的、用于将信号分配或加和至不同天线或信号路径的“非接地输出端子”。目标专利中的“输出端子”是CDS网络（分配和加和网络）中用于连接至天线或下一级网络的端口（参见说明书[0022]、[0029]段）。对比文件中不存在此类结构或功能。因此，该技术特征未被对比文件公开。 |
| 技术特征C：并且所述多个电感器中的每个电感器被并联耦合至多个开关中的对应开关《直接公开》 | 参见图9(a)、(b)及相应描述（同上）。以及说明书描述：“Since the length of the first and second inductance lines 57, 58 connected between the drain and source electrodes of the first and second FETs 10, 14 is so selected as to resonate in parallel with the capacitance between the drain and source electrodes, a high impedance may be provided between the drain and source electrodes.” 译文：“由于连接在第一和第二FETs 10、14的漏极和源极之间的第一和第二电感线57、58的长度被选择为与漏极和源极之间的电容并联谐振，因此可以在漏极和源极之间提供高阻抗。” | 对比文件明确公开了第一电感线57并联连接在第一FET 10的漏极11和源极12之间，第二电感线58并联连接在第二FET 14的漏极15和源极16之间（参见图9）。第一FET 10和第二FET 14在电路中作为开关元件使用（通过施加栅极偏压控制导通或截止）。说明书进一步解释了电感线与其所并联的FET的漏源电容在截止状态下形成并联谐振，以获得高阻抗。因此，对比文件直接且明确地公开了“多个电感器中的每个电感器被并联耦合至多个开关中的对应开关”这一技术特征，其连接关系和作用（与开关并联）均与目标专利相同。 |
| 技术特征D：其中所述多个开关中的至少一个开关被配置为独立地被激活。《直接公开》 | 参见说明书关于操作的描述，例如：“When the gate bias voltage having zero V is applied to the gate electrodes 13, 17 and 44, FETs 10, 14 and 38 are all turned ON.” 以及 “When the negative gate bias voltage VBIAS is applied to the gate electrodes 13, 17 and 44 to make FETs 10, 14 and 38 cut off...” (针对图5/6实施例)。对于图9实施例，通过公共偏置端子62施加电压，但FET 10和14的栅极通过各自的偏置电阻59、60连接，理论上可以独立控制，尽管实施例描述为同时切换。 | 对比文件中的开关是场效应晶体管（FET），其导通（激活/ON）或截止（去激活/OFF）状态由施加到其栅极的偏置电压独立控制。说明书描述了通过向不同FET的栅极施加特定的偏置电压（零伏或负电压VBIAS）来有目的地控制其开关状态，从而实现信号路径的切换（例如，选择信号通向接收机或发射机）。例如，在图5/6的实施例中，通过控制三个FET的偏置，可以独立地将它们置于导通或截止状态。这表明每个开关（FET）可以被独立地配置其激活状态。因此，本领域技术人员能够毫无疑义地得出至少一个开关可被独立激活的技术方案，该技术特征被直接公开。 |
| 技术特征E：还包括组合器，所述组合器响应于所述多个开关并且被配置为组合由所述多个开关中的所选开关输出的信号以产生组合信号。《未公开》 | 无相关描述。 | 对比文件公开的是一种微波开关，用于在两条不同路径（例如，接收路径和发射路径）之间选择性地导通其中一条，同时隔离另一条。其功能是路径选择而非信号组合。电路中不存在将从多个开关输出的信号进行合并以产生一个组合信号的“组合器”结构。目标专利中的组合器（例如图4中的450）用于在接收或发射时，将来自多个被激活开关（对应被选中的天线）的信号进行加和，以实现天线阵列的波束成形或信号合成功能。对比文件的电路结构和工作原理均不涉及此类信号组合功能。因此，该技术特征未被对比文件公开。 |
| 技术特征F：其中，每个开关被配置为选择性地使从所述阻抗电路接收的信号旁路相应的电感器并从所述开关的输入传播至所述开关的输出。《直接公开》 | 参见说明书关于操作的描述：“In the transmitting state, the common bias terminal 62 is connected to the ground potential (OV). Since the drain and source electrodes of the first and second FETs 10, 14 are both conductive in terms of D.C. and are at the ground potential in terms of D.C. by virtue of the via-hole 39, a low impedance appears between the drain electrodes and the source electrodes of the FETs.” 以及 “In the receiving state, a bias voltage less than the pinch-off voltage is applied... Since the length of the first and second inductance lines 57, 58 connected between the drain and source electrodes of the first and second FETs 10, 14 is so selected as to resonate in parallel with the capacitance between the drain and source electrodes, a high impedance may be provided between the drain and source electrodes.” | 在对比文件图9的实施例中，当FET开关被激活（导通状态，对应“传输状态”）时，其漏源极之间呈现低阻抗，信号将主要通过FET的沟道（即开关本身）从输入（例如，漏极）传播到输出（例如，源极，或反之，取决于信号流向），此时并联在漏源极之间的电感线57、58被低阻抗的FET通路所“旁路”。当FET开关未被激活（截止状态，对应“接收状态”）时，其漏源极之间呈现高容抗，此时电感线57、58与该电容并联谐振，形成高阻抗路径，信号无法有效通过开关。这实质上实现了“选择性地使信号旁路相应的电感器”的功能：导通时信号走开关通道旁路电感，截止时信号被高阻抗路径阻断。因此，该技术特征被对比文件直接公开。 |
| 技术特征G：其中，所述多个开关中的每个开关包括晶体管，并且每个所述晶体管的大小基于标准被确定以充分平衡第一模式中的阻抗匹配与第二模式中的串联损耗。《未公开》 | 参见说明书关于FET尺寸的描述：“If the gate width is increased, the parallel resistance shown when FET is cut-off to provide a high impedance due to the parallel resonance with the inductor line is reduced and this causes the loss to be increased. In view of this, the gate width of FET 38 should be made narrower than the gate width of FETs 10 and 14.” 以及 “...the gate electrodes having the zigzag configuration are employed for the purpose of increasing a drain-source current of the FETs and the total gate width is increased to 2.0-3.0 mm.” | 对比文件确实公开了开关使用晶体管（FET），并且提到了基于某些考虑（如电流处理能力、截止状态下的并联电阻导致的损耗）来确定FET的栅极宽度（即晶体管尺寸的一部分）。然而，对比文件确定晶体管大小的“标准”是为了处理高功率微波下的电流（防止损坏）以及优化截止状态下的隔离度/损耗（参见[0026]、[0035]段），其目的是确保开关在高功率下安全工作并实现低损耗/高隔离的性能。目标专利中确定晶体管大小的“标准”是为了“平衡第一模式（开关闭合）中的阻抗匹配与第二模式（开关断开）中的串联损耗”（参见说明书[0032]段），这是一个针对可配置天线阵列中多开关网络整体性能（在所有开关配置下保持低插入损耗和合理回波损耗）的特定优化问题。对比文件未涉及这种在多种开关配置下平衡阻抗匹配与损耗的优化标准。因此，该技术特征未被公开。 |
| 技术特征H：其中，所述第一模式对应于闭合的开关，而所述第二模式对应于断开的开关。《隐含公开》 | 参见说明书关于开关状态的描述，例如：“When the gate bias voltage having zero V is applied... FETs ... are all turned ON.” (闭合/导通状态)；“When the negative gate bias voltage VBIAS is applied... to make FETs ... cut off...” (断开/截止状态)。以及针对图9：“In the transmitting state... a low impedance appears between the drain electrodes and the source electrodes of the FETs.” (相当于闭合)；“In the receiving state... a high impedance may be provided between the drain and source electrodes.” (相当于断开)。 | 对比文件明确描述了FET的两种工作状态：施加零偏压时“导通”（ON，低阻抗），施加负偏压（低于夹断电压）时“截止”（CUT OFF，高阻抗）。在开关电路中，“导通”状态对应于开关闭合，允许信号通过；“截止”状态对应于开关断开，阻断信号。虽然对比文件未使用“闭合”和“断开”这一对措辞，但本领域技术人员能够毫无疑义地理解，“导通”（ON）状态即等效于“闭合”的开关，“截止”（CUT OFF）状态即等效于“断开”的开关。因此，对比文件隐含公开了技术特征H所定义的两种模式对应关系。 |
| 技术特征I：其中，所述多个电感器中的每个电感器的大小基于与所述多个开关的多个配置相关的标准被确定。《未公开》 | 参见说明书描述：“Since the length of the first and second inductance lines 57, 58 connected between the drain and source electrodes of the first and second FETs 10, 14 is so selected as to resonate in parallel with the capacitance between the drain and source electrodes, a high impedance may be provided between the drain and source electrodes.” 译文：“由于连接在第一和第二FETs 10、14的漏极和源极之间的第一和第二电感线57、58的长度被选择为与漏极和源极之间的电容并联谐振，因此可以在漏极和源极之间提供高阻抗。” | 对比文件公开了电感线（电感器）的长度（决定其电感值，即“大小”）是基于与单个开关（FET）的漏源电容在特定频率下形成并联谐振这一标准来选择的，目的是在开关截止时提供高阻抗。然而，目标专利中确定电感器大小的标准是基于“与所述多个开关的多个配置相关的标准”（参见说明书[0032]段），即考虑所有开关可能处于的各种开/关组合（多种配置），来优化整个网络在所有可能配置下的性能（如插入损耗和返回损耗）。对比文件仅涉及单个开关在单一截止状态下的阻抗特性优化，未涉及多个开关多种组合配置下的整体性能优化标准。因此，该技术特征未被对比文件公开。 |
| 技术特征J：其中，所述多个电感器经由公共节点被耦合至所述阻抗电路，并且其中所述至少一个开关被配置为基于控制信号的值而被激活。《未公开》 | 关于电感器连接：参见图9，电感线57、58分别直接连接在对应FET的漏极和源极之间，并未显示它们连接到一个公共节点，再由该公共节点连接至由电容61、偏置线63等构成的阻抗电路。关于开关激活：开关（FET）基于施加到其栅极的偏置电压（控制信号）被激活，这一点是对比文件公开的。 | 对于前半部分“多个电感器经由公共节点被耦合至所述阻抗电路”：在对比文件图9的电路中，两个电感线57和58是独立地、分别连接在各自对应的FET的漏极和源极之间。它们没有共享一个共同的电气节点后再连接到由电容61、偏置线63等构成的偏置/阻抗电路。目标专利中的“公共节点”（如图4中的节点406）是多个开关和阻抗电路的共同连接点，这是其网络结构的关键特征。对比文件不存在此结构。对于后半部分“至少一个开关被配置为基于控制信号的值而被激活”：这一点在对比文件中是明确的，FET的导通/截止基于栅极偏压（控制信号）的值。然而，由于前半部分未被公开，且该特征是一个整体，因此技术特征J作为一个整体未被对比文件公开。 |
| 技术特征K：其中，所述阻抗电路包括：第二电感器，被耦合至输入并被耦合至所述多个电感器《未公开》 | 无相关描述。 | 对比文件中描述和图示的阻抗相关电路（图9中的电容61、偏置线63、偏置电阻59、60等）中，不存在一个被描述为“第二电感器”且“被耦合至输入并被耦合至所述多个电感器”的元件。目标专利图4中的阻抗电路404包括一个与输入串联的电感器（例如，100pH电感器）。对比文件未公开此特定结构。 |
| 技术特征L：以及电容器，被耦合至输入并被耦合至地。《未公开》 | 参见图9及描述：“The other ends of the first and second bias resistors 59 and 60 are connected to one of the electrodes of the capacitor 61 provided on the semiconductor substrate 1. ... The other of the electrodes of the capacitor 61 is connected to the via-hole 39 and grounded.” | 对比文件确实公开了一个电容器（61），它的一端通过通孔39接地。然而，这个电容器61是偏置电路的一部分，它连接在偏置电阻（59，60）和公共偏置端子62的节点与地之间，用于RF接地/去耦。它的位置和连接关系并非如目标专利权利要求L所限定的那样“被耦合至输入并被耦合至地”。在目标专利图4中，电容器是阻抗匹配网络的一部分，直接连接在输入端口和地之间。对比文件的电容器61并未直接耦合到微波信号的输入线（如第一输入/输出线2），而是耦合在偏置路径上。因此，该技术特征未被公开。 |
| 技术特征M：其中，所述多个电感器和所述多个开关形成分配和加和网络的第一级。《未公开》 | 无相关描述。 | 对比文件公开的电路是一个独立的单级微波开关，用于在两条传输路径（例如，接收和发射）之间进行选择。它没有构成一个多级的“分配和加和网络”（CDS网络）。目标专利的分配和加和网络（如图3中的CDS网络310，320）是多级结构，用于将信号分配至多个天线元件或将来自多个天线元件的信号进行加和。对比文件的电路不具备这种多路分配/加和功能，也未描述其作为某个网络“第一级”的组成部分。因此，该技术特征未被公开。 |
| 技术特征N：其中，所述分配和加和网络的第二级包括第二多个开关，其中，所述第二级经由多个放大器被耦合至多个天线。《未公开》 | 无相关描述。 | 对比文件未涉及任何多级的分配和加和网络，因此自然也谈不上该网络的“第二级”。此外，对比文件中没有提及“放大器”被耦合在开关网络和“多个天线”之间。目标专利的图3明确显示了多级CDS网络以及放大器（305，315）和多个天线（350）的连接。该技术特征完全未被对比文件公开。 |
| 技术特征O：其中，所述分配和加和网络的第一级以及所述分配和加和网络的第二级在被耦合至所述多个天线的发射路径和接收路径之间共享。《未公开》 | 无相关描述。 | 该技术特征的前提是存在一个多级的分配和加和网络。如上所述，对比文件不存在这样的网络。对比文件中的开关电路本身是用于在发射和接收路径之间切换，但这与目标专利中“共享”的概念不同。目标专利的“共享”是指同一套无源CDS网络被用于发射和接收两个方向的信号路径（参见说明书[0027]段）。对比文件的开关是路径选择器，并非一个可被发射和接收路径共用的分配/加和网络。因此，该技术特征未被公开。 |
| 技术特征P：其中，所述第一级、所述第二级和所述多个放大器在射频集成电路内。《未公开》 | 无相关描述。 | 对比文件的全部描述均围绕分立元件（FET，微带线，电容，电阻等）在半导体基板上的布局，属于微波单片集成电路（MMIC）的范畴，但并未提及“射频集成电路（RFIC）”这一具体概念，也未提及将多级网络和放大器集成在RFIC内。目标专利则明确说明其CDS网络、放大器等部件可以集成在RFIC中（参见说明书[0024]段）。因此，该技术特征未被对比文件公开。 |
| 技术特征Q：其中，所述阻抗电路和所述多个电感器被包含到移动通信设备中。《未公开》 | 无相关描述。 | 对比文件描述的是一个通用的“微波半导体开关”，其应用场景被提及可用于天线在发射和接收模式之间的切换（参见[0018]段：“the first line 2 is connected to a microwave antenna... so that the microwave semiconductor switch may be used for switching of the antenna between the transmission and reception modes.”）。虽然可以推断这种开关可能用于通信设备，但对比文件说明书全文并未明确提及或暗示该开关被包含在“移动通信设备”中。目标专利则明确其装置应用于无线设备（如手机，参见说明书[0004]，[0013]段）。因此，该技术特征未被对比文件公开。 |
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