对比文件名称：EP2917939A1_Description_20260309_1930
目标专利名称：232共享扩散标准单元架构CN104769718B
本次调用的模型名称：DeepSeek
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域《直接公开》 | [0018] As shown in FIGURE 2, the diffusion areas 202 extend beyond the cell boundary (edge) 210 ... For example, the upper diffusion area 202 could be a P-type diffusion area and the lower diffusion area 202 could be an N-type diffusion area. | 对比文件明确公开了扩散区域（diffusion areas 202）延伸超出单元边界（cell boundary 210）。并且明确区分了上扩散区域为P型，下扩散区域为N型（参见[0018]段）。因此，对比文件直接公开了“跨所述单元延伸并且还延伸到所述单元外的N型扩散区域”这一技术特征。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域《直接公开》 | [0018] As shown in FIGURE 2, the diffusion areas 202 extend beyond the cell boundary (edge) 210 ... For example, the upper diffusion area 202 could be a P-type diffusion area and the lower diffusion area 202 could be an N-type diffusion area. | 同上，对比文件公开了扩散区域延伸超出单元边界，并明确区分了上扩散区域为P型（P-type diffusion area）。因此，对比文件直接公开了“跨所述单元延伸并且还延伸到所述单元外的P型扩散区域”这一技术特征。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件《直接公开》 | [0018] ... a polyline gate 206 ... [0019] ... the polyline gate 206 is also coupled to a signal line. 图2、图3中的206、306。 | 对比文件公开了多晶线栅极（polyline gate 206/306）布置在扩散区域之上（参见图2、3）。并且多晶线栅极耦合到信号线，用于形成有效的半导体器件（如晶体管）。因此，对比文件直接公开了“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处《直接公开》 | [0018] ... a tied off dummy gate 208, an un-tied off dummy gate 218 ... The intersection of the tied off dummy gate 208 and the upper (p-type) diffusion area 202 form a first dummy device and the intersection of the tied off dummy gate 208 and the lower (n-type) diffusion area 202 form a second dummy device. [0019] Furthermore, the dummy gates 208 and 218 are defined on the cell boundary 210 ... | 对比文件明确公开了在单元边界（cell boundary 210）上定义了一对虚设栅极（dummy gates 208和218）（参见[0019]段）。虚设栅极208与上（P型）扩散区域和下（N型）扩散区域的交叉分别形成了第一和第二虚设器件（参见[0018]段）。图2、3清晰地示出这对虚设栅极分别位于单元的左右相对边缘。因此，对比文件直接公开了技术特征D。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，《直接公开》 | [0018] ... gate tie offs (conductive lines) 214. [0019] ... dummy gates 208 on that side can be tied off (e.g., turned off/deactivated) with gate tie offs (conductive lines) 214. More specifically, the dummy gate 208 is coupled to the power supply (PWR) with one tie off 214 ... Thus, the PMOS and NMOS portions of the tied off dummy gate 208 (i.e., cut dummy polylines) are turned off by tying one of the gate tie offs 214 to ground (GND) and the other one of the gate tie offs 214 to the power supply (PWR). | 对比文件明确公开了“栅极结扎”（gate tie offs），即导电导线214，其被配置为将虚设栅极208耦合到电源（PWR）和接地（GND），从而“截止/停用”（turned off/deactivated）该虚设栅极形成的虚设器件。这直接对应于目标专利中“将虚设器件耦合到供电源以禁用”的技术特征。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上，《直接公开》 | [0019] A power supply (PWR) and a ground source (GND) are provided on one side of the cell 200. | 对比文件明确记载了电源（PWR）和接地（GND）在单元的一侧上提供（参见[0019]段）。这直接公开了技术特征F。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，《直接公开》 | [0019] ... in a one finger cell architecture, such as the cell 200, the gate tie offs 214 are placed on one edge of the cell because the power supply is only available on one side of the cell. For example, as illustrated in FIGURE 2, the gate tie offs 214 are placed on the left edge of the cell 200. | 对比文件描述了一指单元（one finger cell）架构，其中由于电源仅在一侧可用，因此栅极结扎（即导线）被放置在单元的一个边缘上（例如左边缘），从而只有该边缘的虚设栅极（208）被结扎（禁用）（参见[0019]段和图2）。这直接公开了被导线耦合的虚设器件仅布置在单元的一个边缘上。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。《直接公开》 | [0019] ... the un-tied off dummy gate 218 on the right edge may be turned off by abutting the cell 200 with a tied off dummy gate 416 of another cell 400. | 对比文件公开了在一指单元200中，位于与结扎边缘（左边缘）相对边缘（右边缘）的虚设栅极218是“未结扎的”（un-tied off）（参见图2和[0019]段）。该未结扎的虚设栅极218不直接耦合到单元200自身一侧的电源，而是需要通过邻接另一个单元的结扎虚设栅极来禁用。这直接公开了相对边缘上的虚设器件不耦合至该单元该侧的供电源。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。《直接公开》 | [0018] The gate tie offs 214 are in contact with both the tied off dummy gate 208 and the portion of the diffusion areas 202 defined between the polyline gate 206 and the tied off dummy gate 208. | 对比文件明确且清晰地描述了栅极结扎（导线214）同时与经结扎的虚设栅极208以及限定在多晶线栅极206与经结扎的虚设栅极208之间的那部分扩散区域202接触（参见[0018]段）。这与技术特征I的文字描述完全一致。因此，该特征被对比文件直接公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极《直接公开》 | [0024] ... the cell 300 includes ... polyline gates 306 ... 图3。 | 对比文件图3展示了两指单元（two finger cell）300，其中包含多个多晶线栅极306（polyline gates 306）。这些栅极306位于扩散区域303之上。因此，对比文件公开了“在每个扩散区域之上的多个导电栅极”。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。《直接公开》 | [0018] ... the cell 200 includes diffusion areas 202, an output tab 204 ... 图2、3。 | 对比文件图2和图3均明确示出了输出接头（output tab 204/304）位于多个栅极（如栅极206与虚设栅极208之间，或栅极306之间）的位置。因此，该技术特征被对比文件直接公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。《直接公开》 | [0019] ... the polyline cut masks 212 separate the cell (including the dummy gate 208), into PMOS and NMOS regions. ... the PMOS and NMOS portions of the tied off dummy gate 208 (i.e., cut dummy polylines) are turned off ... | 对比文件描述了多晶线切割掩模（polyline cut masks 212）将单元（包括虚设栅极208）分离成PMOS和NMOS区域（参见[0019]段）。这意味着虚设栅极被切割成分别与P型（PMOS）扩散区域和N型（NMOS）扩散区域相关联的部分。文中明确将结扎的虚设栅极208的这些部分称为“经切割的虚设多晶线”（cut dummy polylines）。因此，该特征被直接公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。《直接公开》 | [0018] The intersection of the tied off dummy gate 208 and the upper (p-type) diffusion area 202 form a first dummy device and the intersection of the tied off dummy gate 208 and the lower (n-type) diffusion area 202 form a second dummy device. | 对比文件明确描述了经结扎的虚设栅极208与上（P型）扩散区域的交叉形成第一虚设器件，与下（N型）扩散区域的交叉形成第二虚设器件（参见[0018]段）。结合特征L中公开的虚设栅极被切割成与P型和N型扩散区域分别相关联的部分，可以确定每个经切割的虚设栅极部分（即PMOS或NMOS部分）形成了P型或N型虚设器件的一部分。因此，该特征被对比文件直接公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。《直接公开》 | [0019] More specifically, the dummy gate 208 is coupled to the power supply (PWR) with one tie off 214 and is coupled to ground (GND) with another tie off 214. ... the PMOS and NMOS portions of the tied off dummy gate 208 (i.e., cut dummy polylines) are turned off by tying one of the gate tie offs 214 to ground (GND) and the other one of the gate tie offs 214 to the power supply (PWR). | 对比文件明确公开了使用至少两条“栅极结扎”（gate tie offs，即导线214）来耦合虚设栅极208，其中一条连接到电源（PWR），另一条连接到接地（GND），以共同实现禁用该虚设器件的功能（参见[0019]段）。连接到接地的这条导线即对应于“至少一个第二导线”。因此，该特征被对比文件直接公开。 |
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