**对比文件名称**：2005-12-22_US2005280031A_发明申请_US20050280031A1 Standard cell, standard cell library, and semiconductor integrated circuit
**目标专利名称**：232共享扩散标准单元架构CN104769718B
**本次调用模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域<br>**《未被公开》** | 说明书第[0076]段：“a n-type diffusion region 105 provided in a region other than the p-type diffusion region 104 in the semiconductor layer 101”。 附图1显示n型扩散区域105位于半导体层101内。 | **论述**：目标专利的核心特征之一是扩散区域（OD）**延伸超出单元边界**，目的是与相邻单元共享扩散区，并在单元边缘形成有效器件（后被禁用）。对比文件公开的n型扩散区域（例如105）是标准单元内部的区域，从附图1-6可明确看出，所有扩散区域均位于单元边界线（由电源线102和地线103等界定）之内，没有文字或图示表明其“延伸到单元外”。因此，对比文件未公开该技术特征。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域<br>**《未被公开》** | 说明书第[0076]段：“a p-type diffusion region 104 provided in a region located between the source wiring 102 and the ground wiring 103 in the semiconductor layer 101”。 附图1显示p型扩散区域104位于电源线102和地线103之间。 | **论述**：同理，对比文件公开的p型扩散区域（例如104）也完全位于单元边界内部（如位于电源线和地线之间）。对比文件全文未提及扩散区域延伸超出单元边界的概念，其发明目的（抑制栅极尺寸变化引起的特性波动）与目标专利的“共享扩散”目的不同。因此，该特征未被公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件<br>**《直接公开》** | 说明书第[0076]段：“gates 107 to 111 provided on the p-type diffusion region 104... compose p-channel transistors Tr107 to Tr111... gates 114 to 118 provided on the n-type diffusion region 105... compose n-channel transistors Tr114 to Tr118”。 | **论述**：对比文件明确公开了在p型扩散区域104上设置有栅极107-111，以形成p沟道晶体管Tr107-Tr111；在n型扩散区域105上设置有栅极114-118，以形成n沟道晶体管Tr114-Tr118。这直接公开了“在每个扩散区域之上的导电栅极以创建半导体器件”的技术特征。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处<br>**《未被公开》** | 说明书第[0076]段：“dummy gates 106, 112 provided on both the sides of the p-type diffusion region 104... dummy gates 113, 119 provided on parts on both the sides of the n-type diffusion region 105”。 附图1显示虚设栅极106、112位于p型扩散区104的两侧，113、119位于n型扩散区105的两侧。 | **论述**：目标专利的“虚设栅极对”特指布置在**单元**（cell）相对的两个边缘（如左、右边缘）上，并且每个虚设栅极同时横跨N型和P型两种扩散区域。对比文件虽然公开了在扩散区域两侧设置虚设栅极（如106,112），但这些虚设栅极是位于**扩散区域**的左右两侧，而非必然位于**单元**的左右边缘。附图1中，虚设栅极106、113更靠近单元左边缘，但单元右边缘是否由栅极111、118界定并不明确，且虚设栅极112、119位于扩散区域右侧，并不一定与单元右边缘重合。更重要的是，对比文件的虚设栅极（如106）仅布置在一种扩散区域（p型）之上，并未如目标专利所要求的“布置在N型扩散区域和P型扩散区域之上”。因此，该特征未被直接或隐含公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件<br>**《直接公开》** | 说明书第[0079]段：“The gates 108, 110... extend to the source wiring 102 to be connected to the source wiring 102 through contact vias 120, 121, respectively, being fixed to the source potential... the gates 115, 117... extend to the ground wiring 103 to be connected to the ground wiring 103 through contact vias 122, 123, respectively, being fixed to the ground potential.” 说明书第[0080]段：“the potential of the gate terminals of the gate 108, 110, 115, 117 is fixed to allow the transistors Tr108, Tr110, Tr115, Tr117 to be in the OFF state.” | **论述**：对比文件明确公开了将栅极（108，110）通过接触孔（120，121）和电源线（102）连接至电源电位，将栅极（115，117）通过接触孔（122，123）和地线（103）连接至地电位，从而使对应的晶体管（Tr108， Tr110， Tr115， Tr117）处于截止（OFF）状态。这实质就是通过导线（电源线/地线及接触孔）将器件（此处为晶体管，功能上可作为“虚设器件”）耦合到供电（电源或地）以禁用该器件。该技术特征被直接公开。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上<br>**《未被公开》** | 说明书第[0076]段：“a source wiring 102 provided at one end of the semiconductor layer 101； a ground wiring 103 provided at one end opposite the source wiring 102 of the semiconductor layer 101”。 附图1、2等均显示电源线（VDD）和地线（VSS）分别位于单元的上、下两侧。 | **论述**：目标专利的“供电源在单元的一侧上”特指在“一指单元”架构中，电源和地都位于单元的同一侧（例如左侧），这是实现其不对称结扎方案的基础。对比文件明确且一贯地展示了其标准单元的电源线（102，202等）和地线（103，203等）分别位于单元的**相对的两侧**（例如上端和下端），而非同一侧。因此，该特征未被公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上<br>**《未被公开》** | 参见特征E引用段落及附图1。被固定电位的栅极（108,110,115,117）分布在单元内部的不同位置，并非特指位于单元边缘。例如，栅极108、110位于栅极109的两侧，栅极115、117位于栅极116的两侧。 | **论述**：目标专利该特征是与特征F紧密相关的，意指在供电源位于单元一侧的前提下，只有位于该侧单元边缘上的虚设器件被导线结扎。对比文件既未公开供电源在单元一侧（特征F），也未公开仅在一个单元边缘上进行此类结扎的布局。其被固定电位的栅极位于单元内部靠近具有不同栅长的特定栅极（如109，116）旁边，目的是抑制特性变化，而非针对单元边缘的虚设器件进行选择性结扎。因此，该特征未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源<br>**《未被公开》** | 无相应记载。对比文件中未描述在单元一个边缘的器件被结扎，而相对边缘的器件不被结扎的不对称配置。 | **论述**：该特征描述了目标专利“一指单元”架构的另一面：在电源侧边缘的虚设器件被结扎的同时，其对侧边缘的虚设器件**不被本单元的电源结扎**，而是留待与相邻单元共享并由相邻单元结扎。对比文件的发明构思中不涉及这种单元间共享和依赖相邻单元结扎的布局方法，因此完全没有公开此特征。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触<br>**《未被公开》** | 说明书第[0079]段描述栅极通过接触孔（如120，121）连接到电源线102。附图1显示接触孔连接在栅极（如108）与电源线102的交叠处。并未描述导线同时与栅极和扩散区域的特定部分接触。 | **论述**：目标专利该特征限定了导线（栅极结扎214）的具体连接结构：同时与虚设栅极（208）以及位于有效栅极（206）与该虚设栅极（208）之间的那段扩散区域（202）接触。对比文件公开的导线（如电源线102）通过接触孔（120）与栅极（108）连接，但未提及或图示该连接还同时接触了栅极之间特定的扩散区域部分。这种特定的接触结构在对比文件中没有依据。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极<br>**《直接公开》** | 说明书第[0076]段：“gates 107 to 111 provided on the p-type diffusion region 104... gates 114 to 118 provided on the n-type diffusion region 105”。 附图1明确显示在p型扩散区104上有多个栅极（107-111），在n型扩散区105上有多个栅极（114-118）。 | **论述**：对比文件附图1及其描述清楚地展示了在p型扩散区域104上布置有多个栅极（107,108,109,110,111），在n型扩散区域105上也布置有多个栅极（114,115,116,117,118）。这直接公开了“在每个扩散区域之上的多个导电栅极”这一技术特征。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头<br>**《未被公开》** | 无相应记载。对比文件附图及说明书中未出现“输出接头”（output tab）这一布局元素。 | **论述**：“输出接头”是目标专利附图2、3中所示的特定布局特征（标记为204，304），用于连接内部电路与单元输出。对比文件的布局图中并未显示或描述此类结构。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出此特征。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联<br>**《未被公开》** | 无相应记载。对比文件中的虚设栅极（如106，112，113，119）是完整的栅极条，并未被描述或显示为被切割成分别与P型或N型扩散区域相关联的两部分。 | **论述**：目标专利的“经切割的虚设栅极对”指的是通过“多晶线切割掩模”（212，312）将一个连续的虚设栅极材料切割成分别对应于PMOS区和NMOS区的两部分（参见说明书[0024]段）。对比文件没有公开任何对虚设栅极进行切割的技术手段或由此产生的结构。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分<br>**《未被公开》** | 无相应记载。由于特征L的“经切割的虚设栅极”未被公开，因此由其形成的P型或N型虚设器件的一部分也无从谈起。 | **论述**：该特征是基于特征L的进一步限定。既然对比文件未公开“经切割的虚设栅极”，自然也就未公开由切割后的部分形成的、特定关联于P型或N型扩散区域的虚设器件。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件<br>**《直接公开》** | 说明书第[0079]段：“the gates 115, 117... extend to the ground wiring 103 to be connected to the ground wiring 103 through contact vias 122, 123, respectively, being fixed to the ground potential.” | **论述**：如特征E所述，对比文件明确公开了将栅极（115，117）连接到地线（103）以固定其电位为地电位，从而使对应的晶体管（Tr115， Tr117）截止。地线即是“接地”的导线。这直接公开了“包括至少一个第二导线，被配置将至少一个虚设器件耦合到接地以禁用它”的技术特征。 |
<<<C>>><<<E>>><<<N>>>