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对比文件列表
2000-06-23_JP2000174283A_发明专利_JP2000174283A Semiconductor device with soi structure_+++A_D_E_I_J_Q_k_n_o_v_w+++.docx
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2001-05-23_EP1102327A_发明公开_EP1102327A2 Field effect semiconductor device_+++A_C_E_J_P_Q_T_X_b_d_i_k_s_v_w+++.docx
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2001-08-03_JP2001210831A_发明专利_JP2001210831A Semiconductor device_+++A_C_D_E_J_P_Q_T_V_W_X_b_i_l_m_s_u+++.docx
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2002-07-30_US6426279B_发明授权_US06426279B1 Epitaxial delta doping for retrograde channel profile_+++A_E_I_J_P_Q_X_b_c_k_l_m_s_t_u+++.docx
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2003-03-20_US2003052348A_发明申请_US20030052348A1 Semiconductor device_+++A_D_E_I_J_L_M_P_V_W_b_c_n_o_q_s_t_u_x+++.docx
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2004-01-08_US2004005112A_发明申请_US20040005112A1 Electronic device having a diffusion barrier region including aluminum and a method of manufacture therefor_+++A_F_G_b_s_x+++.docx
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2005-09-20_US6946691B_发明授权_US06946691B2 Field effect transistor_+++A_C_F_H_P_T_b_c_e_i_l_m_s_u_x+++.docx
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2006-06-21_EP1672700A_发明公开_EP1672700A2 Field effect semiconductor device_+++A_D_E_I_J_K_L_M_Q_V_W_n_o_r_s_t_u+++.docx
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2007-10-03_EP1102327B_发明授权_EP1102327B1 Field effect semiconductor device_+++A_B_D_E_J_P_Q_U_V_W_X_b_c_i_l_m_s_t+++.docx
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2008-01-31_DE60036594T_发明专利_DE60036594T2 Field effect semiconductor device_+++A_D_E_J_L_M_V_W_b_c_i_n_o_p_q_s_t_u_x+++.docx
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2009-01-01_US2009004881A_发明申请_US20090004881A1 HYBRID HIGH-K GATE DIELECTRIC FILM_+++A_H_J_K_Q_c_l_m_r_u+++.docx
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2009-10-01_US2009242873A_发明申请_US20090242873A1 SEMICONDUCTOR HETEROSTRUCTURES TO REDUCE SHORT CHANNEL EFFECTS_+++A_C_F_G_H_L_M_T_b_c_p_s+++.docx
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2010-11-04_US2010279481A_发明申请_US20100279481A1 CONTROL OF DOPANT DIFFUSION FROM BURIED LAYERS IN BIPOLAR INTEGRATED CIRCUITS_+++A_E_J_N_O_P_Q_X_b_c_k_l_m_s_t_u+++.docx
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2011-05-26_JP2011103434A_发明专利_JP2011103434A Source_drain engineering of devices with high-mobility channels_+++A_C_F_G_H_J_K_L_M_N_O_Q_R_T_U_b_p_s+++.docx
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2012-03-14_CN102376715A_发明公开_CN102376715A 一种无电容型动态随机访问存储器结构及其制备方法_+++A_J_K_L_M_S_T_U_d_n_o_v_w+++.docx
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2012-08-21_US8247300B_发明授权_US08247300B2 Control of dopant diffusion from buried layers in bipolar integrated circuits_+++A_X_e_i+++.docx
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2013-02-04_JP2013504208A_发明专利_JP2013504208A Fin Type Device System and Method_+++A_J_L_M_R_d+++.docx
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2013-03-14_KR1020130026974A_发明公开_KR1020130026974A 채널 두께를 제어하는 FINFET 설계_+++A_B_E_F_J_K_P_R_S_X_c_d_g_i_l_m_n_o_t_v_w+++.docx
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2013-03-16_TW201312751A_发明专利_TW201312751A 半導體元件及其形成方法_+++A_E_F_J_K_L_M_R_X_b_c_i_p_s_t_u+++.docx
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2013-03-20_CN102983165A_发明公开_CN102983165A 控制沟道厚度的FinFET设计_+++A_E_J_K_L_M_P_R_U_b_c_d_f_i_s_t_v_w_x+++.docx
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2013-05-16_US2013119469A_发明申请_US20130119469A1 SEMICONDUCTOR DEVICE_+++A_J_N_O_Q_d_e_k_u_v_w+++.docx
2026-03-19 23:06
2013-07-18_US2013181298A_发明申请_US20130181298A1 ADVANCED TRANSISTORS WITH PUNCH THROUGH SUPPRESSION_+++A_E_J_K_L_M_i_n_o_q_u+++.docx
2026-03-19 23:06
US2004212013A1_Description_20260309_2009_+++A_D_E_J_P_V_W_X_b_c_i_l_m_q_s_t_u+++.docx
2026-03-19 23:06
US2013056795A1_Description_20260309_2009_+++A_E_F_I_J_K_L_M_P_R_S_T_U_X_b_c_g_y+++.docx
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US2013122665A1_Description_20260309_2009_+++A_J_K_N_O_Q_l_m_u+++.docx
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2013-02-04_JP2013504208A_发明专利_JP2013504208A Fin Type Device System and Method_+++A_J_L_M_R_d+++.docx

对比文件名称:2013-02-04_JP2013504208A_发明专利_JP2013504208A Fin Type Device System and Method

目标专利名称:具有扩散势垒区的晶体管 CN105981145B

本次调用模型名称:深度分析模型

### 特征比对表格

技术特征描述及公开性判断结果对比文件原文引用公开性论述
A:包括:基板《直接公开》[2]段落:“FinFETトランジスタ100は、基板112の表面から突出する…”对比文件明确公开了FinFET晶体管包括基板(基板112)。本领域技术人员可以毫无疑义地得出该技术特征。
B:形成在所述基板的第一区域的表面上的扩散势垒区,其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《未公开》未发现相关描述。目标专利的“扩散势垒区”是用于降低从重掺杂区到沟道区的掺杂物扩散的功能性区域,由特定带隙能量的材料(如III-V族复合物)形成。对比文件全文未提及任何用于阻挡掺杂物扩散的“扩散势垒区”。其描述的“埋込酸化物(BOX)層”(如层110)是绝缘层,用于将背栅(第1ゲート)与沟道(フィン)电学隔离,其作用与目标专利中作为掺杂扩散势垒的作用完全不同。因此,对比文件既未直接公开也未隐含公开该技术特征。
C:形成在所述扩散势垒区的表面上的沟道区,其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《未公开》[2]段落:“FinFETトランジスタ100は、基板112の表面から突出するソース−ドレインチャネル102(“フィン”)を含む。”对比文件公开了“ソース−ドレインチャネル(フィン)”,即源漏沟道,其相当于晶体管中的沟道区。然而,目标专利的“沟道区”明确限定为使用具有特定带隙能量的第二材料形成,且该带隙能量低于扩散势垒区的材料带隙。对比文件仅提及沟道(フィン)的存在,并未描述其材料具有特定的带隙能量属性,也未提及任何与带隙能量相关的材料选择。因此,对比文件未公开该技术特征中关于材料带隙能量的限定。
D:以及耦合到所述基板的所述第一区域的背栅触点,所述背栅触点延伸到所述基板的所述第一区域中。《隐含公开》[2]段落:“第1ゲート108(“ボトムゲート”とも称される)を含む…”;[2]段落:“第1バイアスライン824は、第1ゲート816をバイアスするように構成される。”对比文件明确公开了位于基板内、BOX层下方的“第1ゲート”(如108, 816),其作用相当于背栅(ボトムゲート)。同时,对比文件公开了用于向该背栅施加偏压的“第1バイアスライン”(如824),该偏压线需要电学连接到背栅,这隐含了存在一个将外部偏压引至背栅的导电结构,即“背栅触点”。虽然未明确描述该触点“延伸到基板的第一区域中”,但为了实现电学连接,本领域技术人员能够理解并合理推断出该触点必然需要延伸至基板内的背栅(即目标专利的“第一区域”)。因此,该技术特征被对比文件隐含公开。
E:其特征在于,所述第一区域具有比所述沟道区更高的掺杂浓度。《未公开》未发现相关描述。目标专利中“第一区域”指重掺杂区,其具有比沟道区更高的掺杂浓度,这是实现“超锐逆掺杂分布”的关键。对比文件全文未提及基板中特定区域(对应于背栅的区域)的掺杂浓度,更未将其与沟道区的掺杂浓度进行比较。因此,该技术特征未被公开。
F:其特征在于,所述第一材料包括III-V族复合物或II-VI族复合物。《未公开》未发现相关描述。对比文件未公开“扩散势垒区”,因此自然也未曾公开形成该区的材料为III-V族或II-VI族复合物。
G:其特征在于,所述第一材料包括砷化铝或砷化铟铝。《未公开》未发现相关描述。理由同上。对比文件未公开扩散势垒区,也未提及砷化铝(AlAs)或砷化铟铝(InAlAs)等材料用于此目的。
H:其特征在于,所述第二材料包括砷化镓或砷化铟镓。《未公开》未发现相关描述。对比文件虽然公开了沟道(フィン),但未描述其材料组成。全文提及的基板多为“シリコン基板”(硅基板),未提及沟道使用砷化镓(GaAs)或砷化铟镓(InGaAs)等III-V族材料。
I:其特征在于,所述沟道区和所述第一区域是基于超锐逆掺杂分布来掺杂的。《未公开》未发现相关描述。“超锐逆掺杂分布”是目标专利的核心概念之一,指沟道区和下方重掺杂区具有显著不同的掺杂浓度。对比文件完全未提及晶体管的任何掺杂分布设计。
J:其特征在于,进一步包括:形成在所述沟道区的表面上的介电层《直接公开》[2]段落:“第2ゲート204は、フィン202の第2フィン面216においてフィン202に隣接して位置し、ゲート酸化物(示されない)によってフィン202から分離され得る。”对比文件明确指出栅极(第2ゲート)通过“ゲート酸化物”(栅极氧化物)与沟道(フィン)分离。该“ゲート酸化物”即位于沟道表面上的介电层。本领域技术人员可以毫无疑义地得出该技术特征。
K:形成在所述介电层的表面上的金属栅极《未公开》[2]段落:“第2ゲート204…”对比文件公开了“ゲート”(栅极),但未限定该栅极的材料是金属。在晶体管领域,栅极可以是多晶硅或金属。从对比文件描述中无法确定其栅极材料为金属。因此,该技术特征未被直接或隐含公开。
L:形成在所述扩散势垒区的所述表面上的源极区《直接公开》[2]段落:“フィン102は、ソース端部及びドレイン端部を有し…”对比文件明确提及沟道(フィン)具有“ソース端部”(源极端部),这对应于晶体管的源极区。虽然未描述其形成在扩散势垒区上(因为对比文件无扩散势垒区),但“包括源极区”这一特征本身被公开。
M:形成在所述扩散势垒区的所述表面上的漏极区《直接公开》[2]段落:“フィン102は、ソース端部及びドレイン端部を有し…”对比文件明确提及沟道(フィン)具有“ドレイン端部”(漏极端部),这对应于晶体管的漏极区。虽然未描述其形成在扩散势垒区上,但“包括漏极区”这一特征本身被公开。
N:毗邻于所述源极区的第一浅沟槽隔离区《未公开》未发现相关描述。对比文件全文未提及“浅沟槽隔离”(STI)结构。
O:以及毗邻于所述漏极区的第二浅沟槽隔离区。《未公开》未发现相关描述。理由同上。
P:其特征在于,所述扩散势垒区介于所述沟道区和所述第一区域之间。《未公开》未发现相关描述。由于对比文件未公开“扩散势垒区”,因此其介于沟道区和第一区域之间的位置关系也无从谈起。
Q:其特征在于,所述装置是平面金属氧化物半导体场效应晶体管(MOSFET)。《未公开》全文。对比文件所描述的装置明确为“フィンタイプの電界効果トランジスタ”(FinFET,鳍式场效应晶体管),而非平面MOSFET。
R:其特征在于,所述装置是鳍式场效应晶体管(FinFET)。《直接公开》[2]段落:“フィンタイプの電界効果トランジスタ(ここではFinFET又はFinFETトランジスタ)…”对比文件开篇即明确其主题为FinFET,所描述的装置均为FinFET结构。本领域技术人员可以毫无疑义地得出该技术特征。
S:包括:在基板的重掺杂区的表面上形成扩散势垒区,其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《未公开》未发现相关描述。对比文件未公开任何关于“形成扩散势垒区”的工艺步骤,也未提及“重掺杂区”及形成该区所用的材料具有特定带隙能量。
T:在所述扩散势垒区的表面上形成沟道区,其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《未公开》未发现相关描述。对比文件未公开“形成扩散势垒区”的步骤,因此在其表面上“形成沟道区”的步骤也无从对应。且未提及沟道材料具有特定带隙能量。
U:蚀刻所述沟道区的特定区域以形成源极区和漏极区《未公开》未发现相关描述。对比文件未描述通过蚀刻沟道区特定区域来形成源/漏区的具体制造工艺。
V:以及形成背栅触点,所述背栅触点延伸到所述基板的所述重掺杂区中。《隐含公开》[2]段落:“第1ゲート108…を含むシリコン基板の一部を形成する。”;[2]段落:“第1バイアスライン824は、第1ゲート816をバイアスするように構成される。”对比文件公开了在基板内形成作为背栅的“第1ゲート”(如108, 816),以及用于偏置该背栅的“第1バイアスライン”(如824)。形成连接到背栅的偏压线,必然涉及形成与背栅电学连接的触点结构,即“背栅触点”。虽然未明确描述该触点“延伸到重掺杂区中”(因对比文件未提及重掺杂区),但为了实现与基板内背栅的电连接,该触点必然需要延伸到基板内的背栅区域。因此,该技术特征被隐含公开。
W:进一步包括形成耦合到所述重掺杂区的背栅触点。《隐含公开》同上。与特征V的论述逻辑一致。对比文件隐含了形成连接到背栅(对应于目标专利中可能的重掺杂区功能,但对比文件未强调其掺杂)的触点。
X:其特征在于,所述扩散势垒区陷住来自所述重掺杂区的掺杂物。《未公开》未发现相关描述。对比文件未公开“扩散势垒区”,因此其“陷住掺杂物”的功能也未被公开。
Y:其特征在于,所述扩散势垒区在所述扩散势垒区的较低界面处陷住所述掺杂物,以及其中所述第一材料是砷化镓或者砷化铟镓,并且所述第二材料是砷化铝或砷化铟铝。《未公开》未发现相关描述。对比文件未公开扩散势垒区及其陷住掺杂物的具体界面,也未公开所述特定材料组合。
Z:其特征在于,所述扩散势垒区在所述扩散势垒区的较高界面处陷住所述掺杂物,以及其中所述第一材料是硅,并且所述第二材料是砷化铝或砷化铟铝。《未公开》未发现相关描述。对比文件未公开扩散势垒区及其陷住掺杂物的具体界面,也未公开所述特定材料组合。

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