**对比文件名称**：2005-09-20_US6946691B_发明授权_US06946691B2 Field effect transistor
**目标专利名称**：具有扩散势垒区的晶体管CN105981145B
**本次调用的模型名称**：专利创造性评估模型
**特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：基板《直接公开》** | [0026] In FIG. 1, the MESFET 10 makes use of a semi-insulating GaAs substrate 12 used as a semi-insulating semiconductor substrate. | 对比文件明确公开了“半绝缘GaAs衬底12”（semi-insulating GaAs substrate 12），该衬底作为器件的基础支撑结构，与目标专利中的“基板”作用相同。本领域技术人员可以毫无疑义地确定对比文件公开了基板这一技术特征。 |
| **技术特征B：形成在所述基板的第一区域的表面上的扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《隐含公开》** | [0026] An electron supply layer 16 made of n-AlGaAs, which is used as a second compound semiconductor layer, is provided on the buffer layer 14.<br>[0029] Assuming that in regard to the buffer layer 14, the electron supply layer 16 and the channel layer 18, an energy level at a lower end of a conduction band of the buffer layer 14 is Ec(b), an energy level at a lower end of a conduction band of the electron supply layer 16 is Ec(e)... there is a need to establish the following relation: Ec(b)≧Ec(e)>Ec(c) (1) | 目标专利的“扩散势垒区”用于降低从重掺杂区到沟道区的掺杂物扩散，其核心特征之一是使用具有较高带隙能量（第一带隙能量）的材料形成。对比文件公开了位于缓冲层14和沟道层18之间的“电子供给层16”（electron supply layer 16），其材料为n-AlGaAs。根据对比文件公式(1)，电子供给层16的导带底能级Ec(e)低于或等于缓冲层14的Ec(b)但高于沟道层18的Ec(c)。在半导体物理中，导带底能级的高低直接关联于材料的带隙能量（对于III-V族化合物，能带偏移主要发生在导带）。因此，Ec(e) > Ec(c) 意味着电子供给层16的材料（AlGaAs）比沟道层18的材料（GaAs）具有更高的带隙能量。虽然对比文件中该层的主要作用是作为电子供给源以改善器件线性度，但其具有较高带隙能量并位于沟道层与下方层（缓冲层）之间的结构，使得本领域技术人员在面临抑制掺杂物扩散的问题时，能够合理推断出该层材料因其较高的能带势垒，有可能对载流子（包括作为掺杂剂的离子）的扩散产生阻挡效应，即隐含公开了“使用具有较高带隙能量的材料形成的、位于基板上区域表面的层”这一技术特征。 |
| **技术特征C：形成在所述扩散势垒区的表面上的沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《直接公开》** | [0027] An n-GaAs channel layer 18 used as a third compound semiconductor layer is disposed on the electron supply layer 16.<br>[0029] ...an energy level at a lower end of a conduction band of the channel layer 18 is Ec(c)... Ec(b)≧Ec(e)>Ec(c) (1) | 对比文件明确公开了“n-GaAs沟道层18”（n-GaAs channel layer 18）形成在电子供给层16的表面上。根据上述公式(1)，沟道层18的导带底能级Ec(c)低于电子供给层16的Ec(e)，这直接意味着沟道层材料的带隙能量低于电子供给层材料的带隙能量。该沟道层在器件中作为电流传导路径，其作用与目标专利的“沟道区”相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征D：以及耦合到所述基板的所述第一区域的背栅触点，所述背栅触点延伸到所述基板的所述第一区域中。《未公开》** | 无相应内容。 | 对比文件全文未提及任何与“背栅触点”（back gate contact）相关的结构或描述。其FET为三端器件，仅包括源、漏、栅电极，栅电极位于沟道层之上（肖特基栅）。目标专利中背栅触点用于独立偏置重掺杂区以控制阈值电压，是对比文件完全没有涉及的技术手段。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征E：其特征在于，所述第一区域具有比所述沟道区更高的掺杂浓度。《隐含公开》** | [0026] The electron supply layer 16 is one formed on condition that a doping impurity is Si, an impurity doping density Nde is set to 1×10^17 cm^−3 to 1×10^18 cm^−3...<br>[0027] In the channel layer 18, ... an impurity doping density Ndc ranges from about 5E16 cm^−3 to about 1E18 cm^−3.<br>[0030] Nde≧Ndc (2) | 目标专利的“第一区域”指基板上的重掺杂区。对比文件中，位于沟道层（18）下方并与沟道层相邻的层是电子供给层（16）。对比文件明确给出了电子供给层掺杂密度Nde (1E17-1E18) 和沟道层掺杂密度Ndc (5E16-1E18) 的范围，并且关系式(2)要求Nde ≥ Ndc。这意味着电子供给层（作为沟道层下方的关键区域）的掺杂浓度可以等于或高于沟道层。本领域技术人员结合上下文（该层用于供给电子）可以合理推断，在实际器件设计中，为了实现其功能，通常会选择使Nde处于范围的高端（如接近1E18）而Ndc处于范围的低端（如5E16），从而使得该“第一区域”（电子供给层）具有比沟道区更高的掺杂浓度。因此，该技术特征被对比文件隐含公开。 |
| **技术特征F：其特征在于，所述第一材料包括III-V族复合物或II-VI族复合物。《直接公开》** | [0026] An electron supply layer 16 made of n-AlGaAs... | 对比文件明确公开了电子供给层16的材料是n-AlGaAs，即铝镓砷。铝镓砷是典型的III-V族复合物。因此，该技术特征被对比文件直接公开。 |
| **技术特征G：其特征在于，所述第一材料包括砷化铝或砷化铟铝。《未公开》** | [0026] An electron supply layer 16 made of n-AlGaAs... | 对比文件公开的电子供给层材料是铝镓砷（AlGaAs），这是一种三元合金，其化学组成不同于目标专利明确限定的二元化合物“砷化铝（AlAs）”或三元化合物“砷化铟铝（InAlAs）”。虽然AlGaAs与AlAs、InAlAs同属III-V族，但具体材料组成不同，并非毫无疑义的同一技术方案。对比文件也未公开或暗示使用纯AlAs或InAlAs。因此，该技术特征未被直接公开。本领域技术人员从AlGaAs出发，无法必然地、毫无疑义地推导出必须使用AlAs或InAlAs，故也未被隐含公开。 |
| **技术特征H：其特征在于，所述第二材料包括砷化镓或砷化铟镓。《直接公开》** | [0027] An n-GaAs channel layer 18...<br>[0049] ...the MESFET 30 makes use of an n-InGaAs channel layer 32... | 对比文件在主要实施例中公开了沟道层材料为n-GaAs（砷化镓），在修改例1（Modification 1）中公开了沟道层材料为n-InGaAs（砷化铟镓）。这两种材料均属于目标专利所限定的第二材料。因此，该技术特征被对比文件直接公开。 |
| **技术特征I：其特征在于，所述沟道区和所述第一区域是基于超锐逆掺杂分布来掺杂的。《隐含公开》** | [0026] The electron supply layer 16 ... impurity doping density Nde is set to 1×10^17 cm^−3 to 1×10^18 cm^−3...<br>[0027] In the channel layer 18, ... an impurity doping density Ndc ranges from about 5E16 cm^−3 to about 1E18 cm^−3.<br>[0030] Nde≧Ndc (2) | 目标专利的“超锐逆掺杂分布”指沟道区和其下方的区域（第一区域/重掺杂区）使用显著不同的掺杂浓度。对比文件公开了沟道层（18）和其下方相邻的电子供给层（16）具有不同的掺杂浓度范围，且电子供给层的掺杂浓度不低于沟道层（Nde ≥ Ndc）。这种在垂直方向上，沟道层与其紧邻下层具有不同（且通常是下层更高）掺杂浓度的分布，符合“超锐逆掺杂分布”的基本概念。虽然对比文件未使用该术语，但其描述的掺杂分布关系实质上公开了基于不同掺杂浓度进行掺杂的技术方案。因此，该技术特征被对比文件隐含公开。 |
| **技术特征J：其特征在于，进一步包括：形成在所述沟道区的表面上的介电层《未公开》** | 无相应内容。 | 对比文件中的FET是金属-半导体场效应晶体管（MESFET），其栅极（22）与沟道层（18）直接形成肖特基接触（参见[0033]：“a gate electrode 22 is Schottky-bonded onto the surface of the channel layer 18”）。整个说明书中均未提及在沟道区表面形成绝缘介质层（介电层）。这与目标专利中具有栅介质层的MOSFET结构有根本区别。因此，该技术特征未被公开。 |
| **技术特征K：形成在所述介电层的表面上的金属栅极《未公开》** | 无相应内容。 | 如特征J所述，对比文件没有公开“介电层”。因此，自然也没有公开“形成在介电层表面上的金属栅极”这一特征组合。对比文件的栅电极是直接位于半导体表面的肖特基金属栅，其结构和工作原理不同。该技术特征未被公开。 |
| **技术特征L：形成在所述扩散势垒区的所述表面上的源极区《隐含公开》** | [0033] A source electrode 26 and a drain electrode 28 are ohmic-bonded onto the surface of the channel layer 18 of the semiconductor laminated structure 20 with the contact layer 24 interposed therebetween. | 目标专利的“源极区”是器件中与源极电接触的重掺杂区域。对比文件公开了源电极26通过接触层24与半导体层结构20（包含沟道层18等）形成欧姆接触。为了形成良好的欧姆接触，本领域技术人员公知需要在半导体表面下方形成重掺杂区域（即源极区）。虽然对比文件附图未明确画出此重掺杂区，但根据半导体器件制造常识，在制备源/漏欧姆接触时，通常会在电极下方的半导体区域进行重掺杂（例如通过离子注入或外延生长重掺杂接触层）。因此，可以合理推断在源电极26下方的半导体中存在一个重掺杂的“源极区”。该区域位于包含电子供给层（扩散势垒区的等同结构）的半导体层结构表面。因此，该技术特征被对比文件隐含公开。 |
| **技术特征M：形成在所述扩散势垒区的所述表面上的漏极区《隐含公开》** | [0033] A source electrode 26 and a drain electrode 28 are ohmic-bonded onto the surface of the channel layer 18 of the semiconductor laminated structure 20 with the contact layer 24 interposed therebetween. | 理由同技术特征L。为形成漏电极28的欧姆接触，可以合理推断在漏电极下方的半导体中存在一个重掺杂的“漏极区”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征N：毗邻于所述源极区的第一浅沟槽隔离区《未公开》** | 无相应内容。 | 对比文件全文未提及任何“浅沟槽隔离”（Shallow Trench Isolation, STI）结构。其器件隔离可能通过其他方式（如半绝缘衬底）实现。目标专利中STI用于降低寄生泄漏，是对比文件未涉及的结构特征。因此，该技术特征未被公开。 |
| **技术特征O：以及毗邻于所述漏极区的第二浅沟槽隔离区。《未公开》** | 无相应内容。 | 理由同技术特征N。对比文件未公开浅沟槽隔离区。因此，该技术特征未被公开。 |
| **技术特征P：其特征在于，所述扩散势垒区介于所述沟道区和所述第一区域之间。《直接公开》** | [0026] ...electron supply layer 16... is provided on the buffer layer 14.<br>[0027] An n-GaAs channel layer 18... is disposed on the electron supply layer 16. | 对比文件的结构顺序为：衬底（12）— 缓冲层（14）— 电子供给层（16）— 沟道层（18）。电子供给层（对应于扩散势垒区）明确位于沟道层（18）和缓冲层（14）之间。缓冲层（14）可以视为位于基板上的一个区域，尽管其掺杂性质（非掺杂）与目标专利的“第一区域”（重掺杂）不完全相同，但就物理位置而言，电子供给层确实介于沟道层和其下方的层（缓冲层）之间。从结构位置关系上，该特征被直接公开。 |
| **技术特征Q：其特征在于，所述装置是平面金属氧化物半导体场效应晶体管(MOSFET)。《未公开》** | 全文 | 对比文件描述的器件是“MESFET”（金属半导体场效应晶体管），其栅极与沟道层形成肖特基结（见[0033]）。而目标专利的“MOSFET”（金属氧化物半导体场效应晶体管）的核心特征之一是栅极与沟道之间具有绝缘栅介质层（氧化物或其他高K介质）。这是两种结构和工作原理不同的晶体管类型。对比文件从未提及MOSFET结构或绝缘栅介质。因此，该技术特征未被公开。 |
| **技术特征R：其特征在于，所述装置是鳍式场效应晶体管(FinFET)。《未公开》** | 无相应内容。 | 对比文件附图均为平面器件截面图，全文未提及任何三维鳍状结构（Fin）或鳍式场效应晶体管（FinFET）。因此，该技术特征未被公开。 |
| **技术特征S：包括：在基板的重掺杂区的表面上形成扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《隐含公开》** | [0035] An i-AlGaAs layer used as a buffer layer 14, an n-AlGaAs layer used as an electron supply layer 16, and an n-GaAs layer used as a channel layer 18 are sequentially laminated over a semi-insulating GaAs substrate 12... | 目标专利的方法特征S对应装置特征B。对比文件公开了在衬底上依次层叠形成缓冲层、电子供给层和沟道层。其中，电子供给层（n-AlGaAs）形成在缓冲层（位于衬底上）的表面上。如特征B论述，电子供给层材料具有相对较高的带隙能量。虽然对比文件的“缓冲层”是非掺杂的，不同于目标专利的“重掺杂区”，但“在基板的一个区域的表面上形成一层”这一步骤本身已被公开。结合特征E和I的隐含公开（该区域具有较高掺杂浓度且与沟道区形成超逆掺杂），本领域技术人员可以合理推断出在掺杂区域上形成该层的步骤。因此，该技术特征被隐含公开。 |
| **技术特征T：在所述扩散势垒区的表面上形成沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《直接公开》** | [0035] ...an n-AlGaAs layer used as an electron supply layer 16, and an n-GaAs layer used as a channel layer 18 are sequentially laminated... | 对比文件明确公开了在形成电子供给层（n-AlGaAs）之后，在其表面上形成沟道层（n-GaAs）。如特征C所述，沟道层材料带隙能量低于电子供给层材料。因此，该方法步骤被对比文件直接公开。 |
| **技术特征U：蚀刻所述沟道区的特定区域以形成源极区和漏极区《隐含公开》** | [0036] Next, the contact layer 24 is etched to form an opening that exposes the channel layer 18 in order to provide a gate electrode 22.<br>[0037] After that, the gate electrode 22 is evaporated onto the exposed surface of the channel layer 18 via the exposed opening. Then, a source electrode 26 and a drain electrode 28 are formed on the contact layer 24... | 对比文件描述了制造过程中的蚀刻步骤：蚀刻接触层24以形成开口，暴露沟道层18用于制作栅极。虽然未明确描述蚀刻沟道层本身以形成源/漏区，但描述了随后在接触层24上形成源/漏电极26、28。为了形成欧姆接触的源/漏区，本领域技术人员公知，通常需要对电极下方的半导体区域进行重掺杂，这可能涉及对沟道层或接触层进行选择性蚀刻并再生长或注入掺杂的工艺步骤。因此，从对比文件公开的器件结构和制造步骤（包括蚀刻和电极形成）出发，可以合理推断出“蚀刻沟道区的特定区域以形成源极区和漏极区”是实现该器件结构的可能且合理的工艺步骤之一。因此，该技术特征被隐含公开。 |
| **技术特征V：以及形成背栅触点，所述背栅触点延伸到所述基板的所述重掺杂区中。《未公开》** | 无相应内容。 | 理由同装置特征D。对比文件的制造方法中未包含形成任何背栅触点的步骤。因此，该技术特征未被公开。 |
| **技术特征W：进一步包括形成耦合到所述重掺杂区的背栅触点。《未公开》** | 无相应内容。 | 理由同特征D和V。对比文件未公开背栅触点。因此，该技术特征未被公开。 |
| **技术特征X：其特征在于，所述扩散势垒区陷住来自所述重掺杂区的掺杂物。《隐含公开》** | [0007] Owing to such a configuration, the diffusion of electrons in the n-GaAs channel layer into the buffer layer allows prevention of at least expansion of an electron distribution...<br>[0041] ...the electrons in the electron supply layer 16 are diffused into the adjacent channel layer 18 low in bandgap energy... | 目标专利中扩散势垒区的作用是“陷住”（trap）掺杂物，即阻止掺杂剂离子从重掺杂区向沟道区扩散。对比文件描述了其电子供给层（16）和缓冲层（14）的结构能够“防止电子从沟道层扩散到缓冲层”（见[0007]），以及电子从电子供给层“扩散到”相邻的低带隙沟道层（见[0041]）。这表明对比文件中的层状结构能够影响载流子（电子）的扩散行为。虽然对比文件主要关注电子的扩散与控制，但本领域技术人员知晓，在半导体器件中，掺杂剂离子的扩散与载流子（电子/空穴）的分布和运动密切相关，且材料间的能带偏移（带隙差异）对两者都有影响。当对比文件公开了利用带隙更高的层（电子供给层）来影响和限制电子扩散时，本领域技术人员可以合理推断，该层同样有可能对掺杂剂离子的扩散产生一定的限制或“陷住”作用，特别是在高温工艺过程中。因此，该技术特征被对比文件隐含公开。 |
| **技术特征Y：其特征在于，所述扩散势垒区在所述扩散势垒区的较低界面处陷住所述掺杂物，以及其中所述第一材料是砷化镓或者砷化铟镓，并且所述第二材料是砷化铝或砷化铟铝。《未公开》** | 无相应内容。 | 该特征限定了两个具体条件：1) 陷住发生在“较低界面”；2) 使用特定的材料组合（第一材料为GaAs/InGaAs，第二材料为AlAs/InAlAs）。对比文件既未提及掺杂物在哪个特定界面被陷住，也未公开使用GaAs/InGaAs作为电子供给层（第一材料）或使用AlAs/InAlAs作为沟道层（第二材料）。对比文件的材料组合是相反的（电子供给层为AlGaAs，沟道层为GaAs/InGaAs）。因此，该技术特征未被公开。 |
| **技术特征Z：其特征在于，所述扩散势垒区在所述扩散势垒区的较高界面处陷住所述掺杂物，以及其中所述第一材料是硅，并且所述第二材料是砷化铝或砷化铟铝。《未公开》** | 无相应内容。 | 该特征限定了两个具体条件：1) 陷住发生在“较高界面”；2) 使用硅作为第一材料，AlAs/InAlAs作为第二材料。对比文件未提及界面位置，且其材料体系为III-V族化合物（GaAs, AlGaAs等），未使用硅作为扩散势垒区材料，也未使用AlAs/InAlAs作为沟道材料。因此，该技术特征未被公开。 |
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