对比文件名称：2009-01-01_US2009004881A_发明申请_US20090004881A1 HYBRID HIGH-K GATE DIELECTRIC FILM
目标专利名称：249具有扩散势垒区的晶体管CN105981145B
模型名称：DeepSeek-R1
作为资深专利代理师，我将对目标专利权利要求的技术特征与对比文件进行逐一比对。目标专利的核心在于通过在重掺杂区和沟道区之间引入由高带隙材料形成的扩散势垒区，以降低基于超锐逆掺杂分布的MOSFET中的掺杂物扩散。对比文件主要涉及在沟道区上形成混合高k栅介质膜，以提高介电常数、降低泄漏电流等，其技术领域和解决的技术问题与目标专利不同。
以下是根据目标专利权利要求严格划分的技术特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：基板《直接公开》 | [0012] “The transistors may be fabricated in a substrate on a wafer. The substrate may be formed from a semiconductor material, such as Silicon.” | 对比文件明确公开了晶体管制造在基板（substrate/wafer）上，这是半导体器件的通用基础结构。本领域技术人员能够毫无疑义地得出该技术特征。因此，特征A被对比文件直接公开。 |
| **技术特征B**：形成在所述基板的第一区域的表面上的扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《未公开》 | 无对应内容。对比文件未提及“扩散势垒区”（diffusion barrier region）或其概念。 | 目标专利的“扩散势垒区”是专门用于降低从重掺杂区向沟道区掺杂物扩散的功能性区域，由高带隙材料形成。对比文件全文未公开任何具有此目的、结构和功能的区域。因此，特征B未被公开。 |
| **技术特征C**：形成在所述扩散势垒区的表面上的沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《隐含公开》 | [0027] “A channel region 200 may be formed in the ultra-thin body 150...” <br> [0031] “...the channel region 200 may include ... Gallium-Arsenide (GaAs)...” <br> [0036] “...the channel region 200 may include ... Indium Gallium Arsenide (InxGa1-xAs)...” | 对比文件明确公开了沟道区（channel region 200）的存在，并教导其可由GaAs或InGaAs等III-V族材料形成。虽然对比文件未提及该沟道区形成在“扩散势垒区”上（因其未公开势垒区），也未明确记载其带隙能量低于另一特定层，但“沟道区”这一结构本身及其可选材料（GaAs, InGaAs）已被公开。本领域技术人员有可能从对比文件中识别出“沟道区”这一通用结构。因此，特征C被隐含公开（但缺少与扩散势垒区的上下位关系及带隙比较关系）。 |
| **技术特征D**：以及耦合到所述基板的所述第一区域的背栅触点，所述背栅触点延伸到所述基板的所述第一区域中。《未公开》 | 无对应内容。对比文件未提及“背栅触点”（back gate contact）。 | 目标专利的背栅触点是一个延伸到重掺杂区中的电接触结构，用于独立偏置背栅以控制阈值电压。对比文件虽然描述了埋层（buried layer 100）可以是重掺杂区并提供电隔离，但完全没有描述任何与之耦合并延伸到其中的“背栅触点”结构。因此，特征D未被公开。 |
| **技术特征E**：其特征在于，所述第一区域具有比所述沟道区更高的掺杂浓度。《未公开》 | [0013] “...the buried layer 100 may include a heavily doped region...” <br> [0047] “...the channel region 200 may be doped to be n-type or p-type.” | 对比文件公开了埋层（buried layer）可以是重掺杂区（heavily doped region），也公开了沟道区可以被掺杂。然而，对比文件并未将两者直接关联比较，也未明确记载或暗示埋层（第一区域）的掺杂浓度“高于”沟道区，更没有提及这是为了实现“超锐逆掺杂分布”。掺杂浓度的相对关系未被揭示。因此，特征E未被公开。 |
| **技术特征F**：其特征在于，所述第一材料包括III-V族复合物或II-VI族复合物。《未公开》 | 无对应内容。对比文件未提及“扩散势垒区”，因此也未公开其材料组成。 | 该特征是针对扩散势垒区（特征B）材料的进一步限定。由于特征B本身未被公开，其材料限定特征F也未被公开。 |
| **技术特征G**：其特征在于，所述第一材料包括砷化铝或砷化铟铝。《未公开》 | 无对应内容。 | 同特征F，这是对未被公开的扩散势垒区材料的具体举例，未被公开。 |
| **技术特征H**：其特征在于，所述第二材料包括砷化镓或砷化铟镓。《直接公开》 | [0031] “...the channel region 200 may include ... Gallium-Arsenide (GaAs)...” <br> [0036] “...the channel region 200 may include ... Indium Gallium Arsenide (InxGa1-xAs) where 0≦x≦1.” | 对比文件明确列举了沟道区（channel region 200）的材料可以包括砷化镓（GaAs）或砷化铟镓（InGaAs）。这与目标专利中沟道区（第二材料）的示例性材料完全相同。本领域技术人员能够毫无疑义地得出。因此，特征H被直接公开。 |
| **技术特征I**：其特征在于，所述沟道区和所述第一区域是基于超锐逆掺杂分布来掺杂的。《未公开》 | 无对应内容。 | “超锐逆掺杂分布”（super-steep retrograde doping profile）是目标专利的特定技术背景，指沟道区和其下方区域具有不同掺杂浓度的分布。对比文件完全没有提及此概念或技术。因此，特征I未被公开。 |
| **技术特征J**：其特征在于，进一步包括：形成在所述沟道区的表面上的介电层《直接公开》 | [0069] “Next, a hybrid high-k gate dielectric film 300 is formed over the channel region 200...” | 对比文件明确公开了在沟道区（channel region 200）上形成混合高k栅介质膜（hybrid high-k gate dielectric film 300），该膜层即起到栅介电层的作用。因此，特征J被直接公开。 |
| **技术特征K**：形成在所述介电层的表面上的金属栅极《直接公开》 | [0180] “Next, a gate (electrode) 500 may be formed over the buffer layer 400.” <br> [0189] “...the gate (electrode) may include a material such as Hafnium (Hf), Zirconium (Zr), Aluminum (Al), or Tantalum (Ta).” <br> [0192] “...the gate may include a material such as Titanium Nitride (TiN), Tantalum Nitride (TaN), or Tungsten Nitride (WN)...” | 对比文件公开了在介质层（缓冲层400及下方的介质膜300）上形成栅电极（gate electrode 500），并明确教导该栅电极可以由多种金属或金属氮化物（如Hf, TiN等）形成，即金属栅极。因此，特征K被直接公开。 |
| **技术特征L**：形成在所述扩散势垒区的所述表面上的源极区《隐含公开》 | [0202] “During fabrication of the transistor, a raised (or elevated) source/drain may be formed adjacent to the two sides of the gate (electrode).” <br> [0208] “...the recessed regions may be overfilled to form a raised (or elevated) source/drain.” | 对比文件公开了在晶体管制造中形成抬高的源极和漏极区。虽然未限定其形成在“扩散势垒区的表面”（因无此层），但“源极区”作为晶体管的基本组成部分已被公开。本领域技术人员有可能从对比文件中识别出“源极区”的存在。因此，特征L被隐含公开（但缺少与扩散势垒区的位置关系）。 |
| **技术特征M**：形成在所述扩散势垒区的所述表面上的漏极区《隐含公开》 | 同上，[0202]及[0208]。 | 同特征L，对比文件公开了“漏极区”的存在。因此，特征M被隐含公开（但缺少与扩散势垒区的位置关系）。 |
| **技术特征N**：毗邻于所述源极区的第一浅沟槽隔离区《未公开》 | [0019] “In an embodiment of the present invention, the wafer 50 may include shallow trench isolation (STI) that extends from a surface of the SOI substrate 25 towards the buried layer 100 below. The STI (not shown) may provide an electrical isolation around a periphery of the transistor primarily in a horizontal (or lateral) direction.” | 对比文件确实提到了使用浅沟槽隔离（STI）进行横向隔离。然而，它并未具体描述存在一个“毗邻于源极区的第一浅沟槽隔离区”。该描述是概括性的，未给出与源/漏区具体毗邻关系的教导。因此，特征N未被公开。 |
| **技术特征O**：以及毗邻于所述漏极区的第二浅沟槽隔离区。《未公开》 | 同上，[0019]。 | 同理，对比文件未具体描述“毗邻于漏极区的第二浅沟槽隔离区”。因此，特征O未被公开。 |
| **技术特征P**：其特征在于，所述扩散势垒区介于所述沟道区和所述第一区域之间。《未公开》 | 无对应内容。 | 这是扩散势垒区（特征B）的位置特征。由于特征B（扩散势垒区）本身未被公开，该位置关系特征P也未被公开。 |
| **技术特征Q**：其特征在于，所述装置是平面金属氧化物半导体场效应晶体管(MOSFET)。《直接公开》 | [0004] “...the IC may be designed using a complementary metal-oxide-semiconductor (CMOS) technology that includes an NMOS transistor and a PMOS transistor.” <br> [0187] “For simplicity of exposition, the following description will be based on an embodiment based on CMOS technology in which the transistor includes a planar gate (electrode).” | 对比文件明确其涉及CMOS技术，包括NMOS和PMOS晶体管，并指明后续描述基于具有平面栅极的晶体管实施例。因此，平面MOSFET这一晶体管类型被直接公开。 |
| **技术特征R**：其特征在于，所述装置是鳍式场效应晶体管(FinFET)。《隐含公开》 | [0185] “Surrounding the channel region 200 on two or more sides, such as in a finFET, helps to make the electric field more uniform throughout the channel region 200.” | 对比文件在描述多栅结构时，明确提到了“finFET”作为示例。这表明对比文件所涵盖的技术方案包括FinFET这种晶体管类型。本领域技术人员有可能从对比文件中推理出装置可以是FinFET。因此，特征R被隐含公开。 |
| **技术特征S**：包括：在基板的重掺杂区的表面上形成扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《未公开》 | 无对应内容。 | 这是方法权利要求中形成扩散势垒区的步骤。如对特征B的分析，对比文件未公开任何形成“扩散势垒区”的步骤。因此，特征S未被公开。 |
| **技术特征T**：在所述扩散势垒区的表面上形成沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《未公开》 | 无对应内容。 | 该方法步骤依赖于特征S（形成扩散势垒区）。由于特征S未被公开，且该步骤明确限定在“扩散势垒区的表面上”形成沟道区，这与对比文件公开的在超薄体或基板上形成沟道区不同。因此，特征T未被公开。 |
| **技术特征U**：蚀刻所述沟道区的特定区域以形成源极区和漏极区《隐含公开》 | [0202] “First, a recess is etched in the regions adjacent to both sides of the gate (electrode) of the transistor using the gate (electrode) as an etch mask.” <br> [0203] “Next, the recessed regions adjacent to both sides of the gate (electrode) of the transistor may be filled.” | 对比文件公开了通过蚀刻栅极两侧区域形成凹陷，然后填充以形成抬高的源/漏区。这实质上包含了“蚀刻特定区域以形成源极区和漏极区”的工艺步骤，尽管未明确提及蚀刻的是“沟道区”，但蚀刻区域位于沟道区两侧。本领域技术人员有可能从中推理出该步骤。因此，特征U被隐含公开。 |
| **技术特征V**：以及形成背栅触点，所述背栅触点延伸到所述基板的所述重掺杂区中。《未公开》 | 无对应内容。 | 同特征D，对比文件未公开任何形成“背栅触点”的步骤。因此，特征V未被公开。 |
| **技术特征W**：进一步包括形成耦合到所述重掺杂区的背栅触点。《未公开》 | 无对应内容。 | 同特征V，未被公开。 |
| **技术特征X**：其特征在于，所述扩散势垒区陷住来自所述重掺杂区的掺杂物。《未公开》 | 无对应内容。 | 这是扩散势垒区的功能特征。由于扩散势垒区本身（特征B）未被公开，其功能特征X也未被公开。 |
| **技术特征Y**：其特征在于，所述扩散势垒区在所述扩散势垒区的较低界面处陷住所述掺杂物，以及其中所述第一材料是砷化镓或者砷化铟镓，并且所述第二材料是砷化铝或砷化铟铝。《未公开》 | 无对应内容。 | 该特征涉及扩散势垒区的具体工作机理和特定材料组合。对比文件均未公开。因此，特征Y未被公开。 |
| **技术特征Z**：其特征在于，所述扩散势垒区在所述扩散势垒区的较高界面处陷住所述掺杂物，以及其中所述第一材料是硅，并且所述第二材料是砷化铝或砷化铟铝。《未公开》 | 无对应内容。 | 同特征Y，涉及未被公开的扩散势垒区的机理和材料组合。因此，特征Z未被公开。 |
**总结**：对比文件公开了半导体器件的通用基础结构（如基板、沟道区、介电层、金属栅极、源/漏区）以及平面MOSFET和FinFET类型。然而，目标专利最核心、区别于现有技术的发明点——**“形成在基板重掺杂区表面上、由高带隙材料构成、用于降低掺杂物扩散的扩散势垒区”**（特征B），及其相关的材料、位置、功能（特征F, G, P, X, Y, Z）、特定的掺杂分布（特征I）、以及与该势垒区相关的背栅触点结构（特征D）和形成方法（特征S, T, V, W）——均未在对比文件中公开或暗示。对比文件解决的是栅介质性能问题，而目标专利解决的是掺杂扩散控制问题，两者技术领域和技术手段不同。
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