对比文件名称：2009-10-01_US2009242873A_发明申请_US20090242873A1 SEMICONDUCTOR HETEROSTRUCTURES TO REDUCE SHORT CHANNEL EFFECTS
目标专利名称：具有扩散势垒区的晶体管CN105981145B
模型名称：专利创造性评估模型
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：基板《直接公开》 | 说明书[0011]段：“a semiconductor heterostructure 100 includes a semiconductor substrate 102…” | 对比文件明确公开了半导体异质结构100包括半导体衬底102（semiconductor substrate）。基板/衬底是半导体器件的基础支撑结构，本领域技术人员能毫无疑义地认定其相同。因此，技术特征A被直接公开。 |
| 技术特征B：形成在所述基板的第一区域的表面上的扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《隐含公开》 | 说明书[0011]段：“a first barrier layer 108, a back gate layer 110, a second barrier layer 112, and a quantum well channel 114”；[0024]段：“Second barrier layer 112 may comprise group III-V semiconductor materials and/or group II-VI semiconductor materials, or combinations thereof, including, for example, indium aluminum arsenide (InAlAs), aluminum arsenide (AlAs)…”；[0025]段：“Second barrier layer 112 may provide electrical isolation between back gate layer 110 and quantum well channel 114… comprises a bandgap that is sufficient to suppress or prevent electron tunneling or leakage…”。 | 目标专利的“扩散势垒区”位于重掺杂区表面，由高带隙材料形成，用于阻止掺杂物扩散。对比文件公开了“第二势垒层（second barrier layer）112”，其位于背栅层（back gate layer）110表面（即基板上的一个区域），由InAlAs或AlAs等III-V族材料形成，具有比量子阱沟道和背栅层更高的带隙，用于提供电隔离、抑制隧穿或泄漏。虽然对比文件未明确提及该层用于阻止“掺杂扩散”，但其作为高带隙材料层插入在背栅层（可视为重掺杂区域）和沟道层之间，本领域技术人员可以理解，这样的结构在物理上同样能起到阻碍载流子（包括掺杂离子）迁移的作用，其作用与目标专利中扩散势垒区的作用（隔离、阻挡）在原理上相通。因此，本领域技术人员有可能通过推理将对比文件的“第二势垒层”视为一种扩散势垒结构，技术特征B被隐含公开。 |
| 技术特征C：形成在所述扩散势垒区的表面上的沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《直接公开》 | 说明书[0011]段：“a quantum well channel 114”；[0027]段：“Quantum well channel 114 may comprise group III-V semiconductor materials and/or group II-VI semiconductor materials, or combinations thereof, including, for example, indium gallium arsenide (InxGa1-xAs)… comprises a bandgap that is relatively smaller than a bandgap for a second barrier layer 112.” | 对比文件明确公开了“量子阱沟道（quantum well channel）114”形成在第二势垒层112的表面上，且其材料（如InGaAs）的带隙低于第二势垒层（即对应于第一材料）的带隙。这完全对应于目标专利中在扩散势垒区表面形成、由较低带隙材料构成的沟道区。因此，技术特征C被直接公开。 |
| 技术特征D：以及耦合到所述基板的所述第一区域的背栅触点，所述背栅触点延伸到所述基板的所述第一区域中《未公开》 | 说明书[0011]段：“a back gate layer 110”；[0042]段：“A second gate electrode structure 214 may be coupled to the back gate layer 110…”；[0043]段：“A back gate layer 110 may function as a back gate…”。 | 目标专利的“背栅触点”是直接耦合并延伸到“基板的第一区域”（即重掺杂区）中的电接触结构。对比文件公开了“背栅层（back gate layer）110”以及与其耦合的“第二栅电极结构（second gate electrode structure）214”。然而，对比文件的背栅层110是一个在衬底102上方通过外延生长形成的独立层（位于第一势垒层108之上），而非衬底本身的一个区域。背栅触点（第二栅电极）214是耦合到这个独立的背栅层110，而不是“延伸到基板的第一区域中”。两者结构不同，对比文件未公开目标专利所限定的背栅触点结构。 |
| 技术特征E：其特征在于，所述第一区域具有比所述沟道区更高的掺杂浓度《未公开》 | 说明书[0022]段：“back gate layer 110 comprises n-type dopants… may be doped with n-type dopants to increase electrical conductivity”；[0027]段：“Quantum well channel 114 … may provide high electron mobility”。 | 目标专利的特征E限定了“第一区域”（即重掺杂区）比沟道区具有更高的掺杂浓度，这是超锐逆掺杂分布的核心。对比文件公开了背栅层110可以掺杂以增加导电性，而量子阱沟道114通常是为了获得高迁移率而设计，可能未掺杂或低掺杂。但是，对比文件并未明确将背栅层110的掺杂浓度与量子阱沟道114的掺杂浓度进行比较，也未提及“重掺杂区”或“超锐逆掺杂分布”的概念。本领域技术人员无法从对比文件毫无疑义地得出或必然推理出背栅层的掺杂浓度“高于”沟道区的结论，因为沟道区也可以进行一定掺杂以调节阈值电压。因此，该特征未被公开。 |
| 技术特征F：其特征在于，所述第一材料包括III-V族复合物或II-VI族复合物《直接公开》 | 说明书[0024]段：“Second barrier layer 112 may comprise group III-V semiconductor materials and/or group II-VI semiconductor materials…”。 | 对比文件明确记载了第二势垒层112可以包含III-V族半导体材料和/或II-VI族半导体材料。这与目标专利对扩散势垒区材料（第一材料）的限定完全相同。因此，技术特征F被直接公开。 |
| 技术特征G：其特征在于，所述第一材料包括砷化铝或砷化铟铝《直接公开》 | 说明书[0024]段：“Second barrier layer 112 may comprise … including, for example, indium aluminum arsenide (InAlAs), aluminum arsenide (AlAs)…”。 | 对比文件明确举例说明了第二势垒层112的材料可以是砷化铝（AlAs）或砷化铟铝（InAlAs）。这与目标专利的限定完全一致。因此，技术特征G被直接公开。 |
| 技术特征H：其特征在于，所述第二材料包括砷化镓或砷化铟镓《直接公开》 | 说明书[0027]段：“Quantum well channel 114 may comprise … including, for example, indium gallium arsenide (InxGa1-xAs)…”。 | 对比文件明确举例说明了量子阱沟道114的材料可以是砷化铟镓（InGaAs）。砷化镓（GaAs）是III-V族材料体系中的基础材料，当In组分x=0时，InGaAs即为GaAs。本领域技术人员阅读对比文件时，能够毫无疑义地理解InGaAs材料包含GaAs作为其特例或组分，因此对比文件公开了第二材料包括砷化镓或砷化铟镓。技术特征H被直接公开。 |
| 技术特征I：其特征在于，所述沟道区和所述第一区域是基于超锐逆掺杂分布来掺杂的《未公开》 | 无相应记载。 | 目标专利说明书[0007]、[0009]及权利要求均强调“基于超锐逆掺杂分布（super-steep retrograde doping profile）”，即沟道区与下方重掺杂区具有显著不同的掺杂浓度以控制阈值电压。对比文件虽然描述了背栅层可掺杂、沟道为量子阱，但从未提及“超锐逆掺杂分布”这一特定技术概念或分布方式。掺杂设计的目的（对比文件为背栅导电和调制沟道载流子密度，目标专利为控制阈值电压并抑制扩散）和所强调的技术特征不同。因此，该特征未被公开。 |
| 技术特征J：其特征在于，进一步包括：形成在所述沟道区的表面上的介电层《未公开》 | 说明书[0040]段：“A gate dielectric material (not shown) and a first gate electrode 208 material may be deposited in first recessed area 206 of layers 120, 122, 124.” | 目标专利的“介电层”是形成在沟道区表面，用于隔离栅极的绝缘层（如图1中介电层120）。对比文件描述了在第三势垒层120、蚀刻停止层122和接触层124中形成凹陷区域206后，可以沉积栅介质材料和第一栅电极208。此栅介质位于接触层/蚀刻停止层之上，而非直接位于量子阱沟道（对应于目标专利沟道区）的表面上。对比文件的结构是HEMT或类似器件，其栅极通过肖特基势垒（第三势垒层120）控制沟道，并未明确描述在量子阱沟道114表面直接形成用于MOS结构的介电层。因此，该特征未被公开。 |
| 技术特征K：形成在所述介电层的表面上的金属栅极《未公开》 | 说明书[0040]段：“a first gate electrode 208 material may be deposited… comprises any suitable electrode material including metals such as aluminum (Al), copper (Cu), gold (Au)…” | 虽然对比文件公开了第一栅电极208可以由金属材料如Al、Cu、Au形成，但如特征J所述，该栅电极并非形成在“介电层”的表面上，而是形成在包含第三势垒层等的凹陷区域中。目标专利的金属栅极与介电层有明确的上下位置关系。对比文件未公开该特定的层叠结构关系。因此，技术特征K未被公开。 |
| 技术特征L：形成在所述扩散势垒区的所述表面上的源极区《直接公开》 | 说明书[0038]段：“An electronic device 200 may further comprise a source structure 202, a drain structure 204…”；[0039]段：“A source structure 202 and a drain structure 204 may be coupled to the contact structure 124.” | 目标专利的源极区形成在扩散势垒区的表面上。对比文件公开了电子设备200包括源结构202和漏结构204，它们连接到接触结构124。接触结构124形成在整个异质结构的最上方。虽然对比文件未明确说源/漏“形成在第二势垒层表面”，但本领域技术人员结合附图2和器件结构可知，源/漏电极通过接触层等与有源区连接，其有源区（包括沟道）位于第二势垒层之上。因此，可以认为源极区是形成在包含第二势垒层（扩散势垒区）的异质结构表面区域。该特征被直接公开。 |
| 技术特征M：形成在所述扩散势垒区的所述表面上的漏极区《直接公开》 | 同上。 | 同技术特征L，对比文件公开了漏结构204。该特征被直接公开。 |
| 技术特征N：毗邻于所述源极区的第一浅沟槽隔离区《未公开》 | 无相应记载。 | 对比文件全文未提及“浅沟槽隔离（Shallow Trench Isolation, STI）”或任何类似用于器件间隔离的沟槽隔离结构。目标专利的STI区是其平面MOSFET实施例中的特定隔离部件。因此，该特征未被公开。 |
| 技术特征O：以及毗邻于所述漏极区的第二浅沟槽隔离区《未公开》 | 无相应记载。 | 同技术特征N，对比文件未公开浅沟槽隔离区。因此，该特征未被公开。 |
| 技术特征P：其特征在于，所述扩散势垒区介于所述沟道区和所述第一区域之间《隐含公开》 | 说明书[0011]段：“a back gate layer 110, a second barrier layer 112, and a quantum well channel 114”；[0025]段：“Second barrier layer 112 may provide electrical isolation between back gate layer 110 and quantum well channel 114”。 | 对比文件明确描述了第二势垒层112位于背栅层110和量子阱沟道114之间。背栅层110可视为基板上的一个功能区域（第一区域），量子阱沟道114对应于沟道区。因此，第二势垒层（扩散势垒区）介于两者之间的位置关系被清楚公开。虽然“第一区域”的具体定义（重掺杂区）不完全等同于对比文件的背栅层，但就“位于沟道区下方、与沟道区相邻的基板区域”这一广义结构位置而言，是对应的。本领域技术人员能够理解该位置关系。因此，技术特征P被隐含公开。 |
| 技术特征Q：其特征在于，所述装置是平面金属氧化物半导体场效应晶体管(MOSFET)《未公开》 | 说明书[0039]段：“An electronic device 200 may comprise a transistor such as, for example, a high electron mobility transistor (HEMT).” | 对比文件明确其电子设备200可以是高电子迁移率晶体管（HEMT），这是一种异质结场效应晶体管，其工作原理和结构与平面MOSFET不同。目标专利明确限定了装置是平面MOSFET。对比文件未公开平面MOSFET这一特定器件类型。因此，该特征未被公开。 |
| 技术特征R：其特征在于，所述装置是鳍式场效应晶体管(FinFET)《未公开》 | 无相应记载。 | 对比文件全文未提及鳍式场效应晶体管（FinFET）或任何三维鳍状沟道结构。因此，该特征未被公开。 |
| 技术特征S：包括：在基板的重掺杂区的表面上形成扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《隐含公开》 | 说明书[0011]段：“a first barrier layer 108, a back gate layer 110, a second barrier layer 112”；[0030]段：“depositing a back gate layer to the first barrier layer at box 308, depositing a second barrier layer to the back gate layer at box 310”；[0024]段对第二势垒层材料的描述。 | 对比文件方法300包括在背栅层110上沉积第二势垒层112（步骤310）。背栅层110是掺杂的（见[0022]段），可视为“重掺杂区”。第二势垒层由具有较高带隙的材料（如InAlAs、AlAs）形成。虽然对比文件未使用“扩散势垒区”和“重掺杂区”的术语，但本领域技术人员根据其描述的结构（掺杂的背栅层上形成高带隙隔离层）可以推理出该方法包含了“在基板的重掺杂区（背栅层）表面形成扩散势垒区（第二势垒层）”的步骤。因此，技术特征S被隐含公开。 |
| 技术特征T：在所述扩散势垒区的表面上形成沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《直接公开》 | 说明书[0030]段：“depositing a quantum well channel to the second barrier layer at box 312”；[0027]段对量子阱沟道材料及带隙的描述。 | 对比文件方法300明确包括在第二势垒层上沉积量子阱沟道（步骤312），且量子阱沟道的带隙低于第二势垒层。这与技术特征T完全对应。因此，该特征被直接公开。 |
| 技术特征U：蚀刻所述沟道区的特定区域以形成源极区和漏极区《未公开》 | 说明书[0040]段：“source structure 202 and a drain structure 204 may be coupled to the contact structure 124.”；[0052]段：“forming source and drain structures of a transistor on a contact layer at box 402”。 | 对比文件公开了形成源极和漏极结构（步骤402），但其描述是“在接触层上形成（forming on a contact layer）”，并未描述是通过“蚀刻沟道区的特定区域”来形成源极区和漏极区。目标专利的方法（见图3、图8）涉及对沟道区（或膜层）进行蚀刻并外延生长应变区等步骤。对比文件的方法不同，未公开该特定蚀刻步骤。因此，该特征未被公开。 |
| 技术特征V：以及形成背栅触点，所述背栅触点延伸到所述基板的所述重掺杂区中《未公开》 | 说明书[0052]段：“forming a second gate electrode in the second recessed area, the second gate electrode being coupled to the back gate layer at box 412”。 | 对比文件方法400包括形成耦合到背栅层110的第二栅电极（步骤412）。然而，如技术特征D所述，该背栅层是独立外延层，而非基板内的重掺杂区。因此，“形成背栅触点，所述背栅触点延伸到所述基板的所述重掺杂区中”这一具体结构特征在对比文件的方法中未被公开。 |
| 技术特征W：进一步包括形成耦合到所述重掺杂区的背栅触点《未公开》 | 同上。 | 同技术特征V，对比文件公开的是耦合到独立背栅层的栅电极，而非耦合到“基板的重掺杂区”的背栅触点。因此，该特征未被公开。 |
| 技术特征X：其特征在于，所述扩散势垒区陷住来自所述重掺杂区的掺杂物《未公开》 | 无相应记载。 | 对比文件描述了第二势垒层用于电隔离、防止隧穿或泄漏，但从未提及“陷住掺杂物（trap dopants）”或任何与抑制掺杂扩散相关的功能。目标专利该特征明确了扩散势垒区的具体作用机制。因此，该特征未被公开。 |
| 技术特征Y：其特征在于，所述扩散势垒区在所述扩散势垒区的较低界面处陷住所述掺杂物，以及其中所述第一材料是砷化镓或者砷化铟镓，并且所述第二材料是砷化铝或砷化铟铝《未公开》 | 无相应记载。 | 该特征包含了特定的掺杂陷住界面（较低界面）和特定的材料组合（第一材料为GaAs/InGaAs，第二材料为AlAs/InAlAs）。对比文件未提及掺杂陷住界面的概念，且其第二势垒层（第一材料）是AlAs/InAlAs，背栅层/沟道（第二材料）是InGaAs，材料组合关系与目标专利此处限定的正好相反。因此，该特征未被公开。 |
| 技术特征Z：其特征在于，所述扩散势垒区在所述扩散势垒区的较高界面处陷住所述掺杂物，以及其中所述第一材料是硅，并且所述第二材料是砷化铝或砷化铟铝《未公开》 | 无相应记载。 | 该特征包含了特定的掺杂陷住界面（较高界面）和特定的材料组合（第一材料为硅，第二材料为AlAs/InAlAs）。对比文件未提及掺杂陷住界面的概念，且其衬底102可以是硅，但第二势垒层（第一材料）是III-V族材料而非硅。材料组合与目标专利的限定不符。因此，该特征未被公开。 |
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