对比文件名称：2001-09-14_JP2001250382A_发明专利_JP2001250382A Clock reproducing circuit
目标专利名称：用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>**《直接公开》** | 第[0014]段：“…チャージポンプ１６の２個のスイッチ同士を直列接続した接続ノードと接地との間に接続されるキャパシタＣの電圧が制御電圧ＶＣとなり、この制御電圧ＶＣに基づいてバイアス電圧発生回路１７で生成したバイアス電圧ＶＢが可変遅延回路１１に印加される。”<br>第[0027]段：“…スタンバイタイミング制御手段２０はＤＬＬの位相誤差ΔＰが許容範囲δＰを超える前に、出力信号ＳＴＮ＿ＢＹを０に落とし、再びＤＬＬを動作させる。 ＤＬＬが動作することによって、スタンバイ状態で生じた位相誤差ΔＰを減少させる。 十分に位相誤差ΔＰが減少したら、スタンバイタイミング制御手段２０は再びＤＬＬをスタンバイ状態へ移行させる。 このような繰り返し動作を行なう事で…” | 对比文件公开了由电荷泵16、电容器C和偏置电压生成电路17组成的电路，其生成偏置电压VB并提供给可变延迟电路11（相当于第二延迟电路）。同时，通过待机定时控制手段20周期性地控制DLL（包含上述电路）在“动作”和“待机”状态间切换。在“动作”状态期间，偏置电压VC/VB被更新以纠正相位误差；在“待机”状态期间，更新停止。这种周期性、间歇性的操作模式，必然对应一个“更新速率”。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“向第二延迟电路提供电压偏置并以一更新速率来更新该电压偏置”的第一延迟电路。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟<br>**《直接公开》** | 第[0022]段：“制御電圧ＶＣが高い場合は可変遅延回路１１の遅延量が小さく、制御電圧ＶＣが低い場合は可変遅延回路１１の遅延量が大きくなるようにバイアス電圧発生回路１７がバイアス電圧ＶＢを出力すれば…” | 对比文件明确记载了由控制电压VC（或由其生成的偏置电压VB）控制可变延迟电路11的延迟量：VC高则延迟小，VC低则延迟大。这直接公开了“电压偏置控制第二延迟电路的延迟”这一技术特征。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率， | 第[0024]段：“…リード（ＲＥＡＤ）コマンドが入力されるまでは必ずしも動作している必要はない。 …ＤＬＬはリード動作時以外は動作を停止することが望ましい。”<br>第[0030]段：“入力信号ＢＲ＿ＦＬＧは、ＤＲＡＭの命令デコーダから出力される信号でリード動作中であることを示すフラグである。” | 对比文件公开了待机定时控制手段20（相当于更新控制器），但其控制DLL启停（即调整更新与否）的触发条件是基于“读取命令”或“读取操作标志（BR_FLG）”，而不是基于“被第二延迟电路延迟的信号的数据率”。数据率（Data Rate）是信号单位时间内传输数据的速率（如MHz, GHz），而BR_FLG仅表示读操作是否在进行，是一个命令或状态信号，并不直接指示或等同于数据率。因此，对比文件没有公开基于数据率来调整更新速率的技术特征。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。 | 无相应内容。 | 对比文件未提及“数据率指示存储器接口的数据率操作”这一概念。其系统应用于DDR SDRAM，但控制逻辑是基于操作命令，而非根据接口工作的具体数据速率（例如400MHz或1.6GHz）进行调整。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。 | 无相应内容。 | 对比文件完全没有涉及根据不同的数据率设置不同的更新速率。其待机/操作的时间间隔（如图5、6示例中的256和1024计数）是预设的或基于泄漏电流感测固定的，并未被教导或暗示可根据外部或内部信号的数据率进行动态调整和映射。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。 | 第[0033]段：“…ＤＬＬのスタンバイ時間は、ｔＣＬＫ＿Ｒ×（１０２４−２５６）であり、スタンバイ状態で生じた位相誤差ΔＰを減少させるための時間は、ｔＣＬＫ＿Ｒ×２５６である。” | 对比文件中DLL的更新操作（相位比较和电压调整）在“动作”期间是连续进行的，其“更新速率”在动作期间并非“每N个参考时钟周期更新一次”的离散模式。待机定时控制手段20控制的是“动作期”和“待机期”的交替，其时间长度由环形振荡器23的时钟CLK_R计数决定（例如256个周期动作，768个周期待机）。这定义了一个整体的间歇操作周期，但并非目标专利中定义的、基于参考时钟且可编程的“每N个周期更新一次”的更新速率（N）。且对比文件中的计数（256，1024）是示例性而非由控制器根据特定条件动态调整的“N”。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。 | 无相应内容。 | 如对特征C、F的论述，对比文件既未公开基于数据率进行调整，也未公开调整参数“N”（每N个参考时钟周期更新一次）的概念。因此，该具体限定特征未被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期 | 无相应内容。 | 对比文件中的DLL在动作期间，相位频率比较器15持续比较外部时钟ECLK和反馈时钟ICLK。未公开任何专门为每次更新而“生成脉冲对”的电路，也未公开脉冲对中第一脉冲相对于第二脉冲延迟约一个时钟周期的特定时序关系。目标专利中该特征是实现离散、周期性更新的具体电路架构，对比文件未涉及。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量 | 无相应内容。 | 该特征依赖于特征H的“脉冲对”和“第二脉冲”。由于对比文件未公开特征H，因此也不存在将“脉冲对中的第二脉冲”进行压控延迟的电路。虽然对比文件有压控可变延迟电路11，但其延迟的对象是内部时钟φ2，而非脉冲对中的特定脉冲。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差 | 第[0016]-[0020]段（描述PFD15的结构和操作）。 | 对比文件公开了相位频率检测器（PFD15），但其检测的是连续的外部时钟信号ECLK和内部反馈时钟信号ICLK之间的相位误差，而非针对专门生成的“脉冲对”检测“第一脉冲”与“经延迟的第二脉冲”之间的相位误差。功能对象和时序关系不同。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。 | 第[0021]段：“ＰＦＤ１５の出力信号Ｃ＿ＵＰとＣ＿ＤＮはチャージポンプ１６へ入力され、チャージアップ信号Ｃ＿ＵＰがチャージダウン信号Ｃ＿ＤＮよりパルス幅が大きい場合は制御電圧ＶＣが上昇し、逆に信号Ｃ＿ＤＮが信号Ｃ＿ＵＰよりパルス幅が大きい場合は制御電圧ＶＣが下降する。” | 对比文件公开了基于PFD15检测的相位误差（体现为UP/DOWN信号脉冲宽度）通过电荷泵16来更新控制电压VC的电压偏置控制器。但其更新的触发和操作是基于连续的时钟信号比较，而非基于如特征H、J所限定的“每个脉冲对”。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。 | 无相应内容。 | 该特征是对特征H的更新电路其生成速率的进一步限定。由于特征H未被公开，且对比文件未公开以“每N个周期一个脉冲对”的方式生成信号，也未公开调整该参数N，故此特征未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。 | 无相应内容。 | 该特征结合了基于数据率调整（特征C）和调整参数N（特征G/L）的概念。如前所述，对比文件均未公开这些概念，故此特征未被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。 | 无相应内容。 | 对比文件仅公开了偏置电压VB控制可变延迟电路11的延迟量，但未提及“步进延迟”这一概念，也未公开第二延迟电路（可变延迟电路11）具有一个由电压控制的基本“步进延迟”单元，并能将该步进延迟的倍数作为整体延迟。目标专利中该特征涉及从延迟电路的具体架构（如通过选择不同数量的延迟单元实现可变延迟），对比文件说明书未描述此类结构。 |
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