对比文件名称：2001-01-12_JP2001005554A_发明专利_JP2001005554A Semiconductor device and timing control circuit
目标专利名称：259用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用的模型名称：OpenAI GPT-4o
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>**《直接公开》** | [0007]段：“DLLは主に可変遅延回路、位相比較回路、遅延制御回路、チップ内の特定回路における遅延ｔｄｒｅｐを再現するダミー遅延回路から構成される。”<br>[0048]段：“比較した結果は位相比較信号１１２として遅延制御回路１０５へ出力され、遅延制御回路１０５...遅延制御信号１１３を出力し、可変遅延回路１０３における遅延時間を制御する。”<br>[0047]段：“外部クロック信号ＥＸＴＣＬＫが外部クロック入力端子１０１に入る。...外部クロック信号は可変遅延回路１０３を通って内部クロック出力信号端子１０２から内部クロック信号として出力されるとともに８分周回路１０８に入力され８分周されて出力される。...次にこの信号は...ダミー遅延回路１０６を通り第２の８分周クロック信号１１１となり、位相比較回路１０４に入る。...位相比較回路１０４において上記第１の８分周クロック信号１１０と第２の８分周クロック信号１１１の位相が比較される。” | 对比文件公开了构成DLL的可变延迟电路（103，相当于第一延迟电路）和延迟控制电路（105）。延迟控制电路（105）根据相位比较结果生成延迟控制信号（113，如CNTLP、CNTLN），该信号本质上是用于控制可变延迟电路（103）延迟的电压偏置（参见[0050]-[0057]段）。同时，对比文件通过引入分频电路（107, 108）降低了DLL环路中相位比较和延迟控制等电路的动作速度（参见[0047]段）。这意味着延迟控制信号（电压偏置）的更新速率（即相位检测和电压调整的速率）受分频电路控制，例如每N（如N=8）个外部时钟周期进行一次更新。因此，对比文件直接公开了“第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置”的技术特征。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟<br>**《隐含公开》** | [0007]段：“ＤＬＬの機能は外部クロック信号に対し、ｍ×ｔｃｋ−ｔｄｒｅｐだけ遅延した内部クロック信号を出力することである。”<br>[0050]-[0052]段：“可変遅延回路１０３は、入力された信号を遅延制御信号１１３に応じ一定時間遅らせて出力する回路である。...遅延制御信号ＣＮＴＬＰの電圧を変化させる事により各差動遅延段８０１の...遅延時間を制御する事ができる。”<br>[0046]段：“タイミング制御回路５０１がｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延をある精度でつくり、データ出力のタイミングをクロック信号に同期させる” | 对比文件明确公开了延迟控制信号（113，即电压偏置）控制可变延迟电路（103）的延迟时间（参见[0050]-[0052]段）。目标专利中的“第二延迟电路”在对比文件中虽然没有作为独立且被控制的“从”延迟电路明确描述，但对比文件公开的DLL本身包含一个其延迟被电压偏置控制的延迟电路（即可变延迟电路103）。本领域技术人员熟知，在存储器接口等应用中，DLL生成的受控延迟（或控制该延迟的电压偏置）可以用于控制其他独立的延迟电路（如数据路径上的去偏斜电路或延迟线），以补偿偏斜或调整时序，这属于主从延迟架构的常见应用。因此，本领域技术人员能够从对比文件公开的“电压偏置控制一个延迟电路的延迟”这一技术内容，合理推断出“该电压偏置可用于控制另一个（第二）延迟电路的延迟”。该特征被对比文件隐含公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，<br>**《隐含公开》** | [0110]段：“図２１のタイミング信号発生回路２１９の前段に、分周比選択可能な分周回路を配置し、ロックイン後に８分周等行なって遅延ループの動作速度を遅くすればよい。”<br>[0109]-[0110]段：“ロック時分周切替回路３１０が位相比較信号３１５の時系列的変化からロックインしたか否かを判別し、ロックインしたことを判別したら、分周切替信号３２２を出力する。８分周回路３３０３は分周切替信号３２２を受けると出力を８分周クロック信号に切り替える。...第２の動作では８分周回路３３０３が有効になり...８分周クロックで動作する。” | 对比文件公开了可以基于DLL的锁定状态来调整分频比，从而改变环路中部分电路（如相位比较、延迟控制）的动作速度（即更新电压偏置的速率）。例如，在锁定前使用高速（无分频或低分频）以快速锁定，锁定后切换至低速（高分频）以降低功耗（参见[0109]-[0110]段）。目标专利中“基于被延迟信号的数据率调整更新速率”的核心思想在于：根据系统性能要求（由数据率体现）动态调整功耗与性能的平衡。对比文件基于“锁定状态”进行调整，而锁定状态本身与系统稳定工作的时序容限相关，当时钟/数据率变化时，DLL需要重新锁定或调整其跟踪性能。本领域技术人员可以合理推断，在数据通信系统中，数据率的变化是触发DLL调整其工作模式（如锁定模式与低功耗模式切换）的一个常见且直接的因素。因此，将对比文件中“基于锁定状态调整分频/更新速率”的技术启示，应用于“基于数据率调整更新速率”以满足不同数据率下的功耗性能权衡，对本领域技术人员而言是显而易见的推理。该特征被对比文件隐含公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。<br>**《隐含公开》** | [0001]段：“例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ)やシンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等のクロック同期型メモリに適用して有効な技術に関する。”<br>[0044]段：“外部クロック端子４０１に入ったクロック信号ＣＬＫは入力クロックバッファ４０２、タイミング制御回路５０１、長配線４０３を経てデータレジスタ４０５に入る。...出力データ端子４０７から出力データＤＡＴＡＯＵＴが出力される。” | 对比文件明确其技术应用于同步DRAM等时钟同步型存储器（参见[0001]段），并在具体实施例中描述了用于控制SDRAM数据输出定时的定时控制电路（501，即DLL）（参见[0044]段及图40）。在同步存储器接口中，数据率由时钟频率决定。因此，本领域技术人员能够直接且毫无疑义地理解，对比文件所涉及的信号（无论是时钟信号还是经DLL延迟后用于锁存数据的信号）的数据率，指的就是该存储器接口进行操作的数据率。该特征被对比文件隐含公开。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。<br>**《隐含公开》** | [0110]段：“図２１のタイミング信号発生回路２１９の前段に、分周比選択可能な分周回路を配置し、ロックイン後に８分周等行なって遅延ループの動作速度を遅くすればよい。”<br>[0109]段：“まず第１の動作において外部クロック信号が外部クロック入力端子１０１に入る。...第１の動作では８分周回路３０３は入力されたクロック信号をそのまま出力する。...ロックイン後の第２の動作について説明する。...第２の動作では８分周回路３３０３が有効になりクロック信号が通過するダミー遅延回路３０１及び可変遅延回路３０２以外の部分が８分周クロックで動作する。” | 对比文件公开了DLL在锁定前使用较高速度（无分频或低分频）工作，在锁定后切换到较低速度（如8分频）工作以降低功耗（参见[0109]-[0110]段）。这实质上是根据DLL的不同工作阶段（可对应于不同的系统稳定性或性能要求阶段）设置不同的更新速率。在存储器接口应用中，较低的数据率通常对应较宽松的时序容限和较低的性能要求，而较高的数据率对应更严格的时序容限和更高的性能要求。本领域技术人员基于对比文件给出的“在不同阶段（对应不同需求）采用不同分频比以调整环路速度（即更新速率）”的明确教导，能够很容易地推理出：为了优化功耗，可以根据实际的数据率（即性能要求）来设置相应的更新速率。即，在低数据率（第一数据率）时设置较低的更新速率（第一更新速率），在高数据率（第二数据率）时设置较高的更新速率（第二更新速率）。这是一种直接且合理的应用扩展。该特征被对比文件隐含公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。<br>**《直接公开》** | [0047]段：“外部クロック信号ＥＸＴＣＬＫが外部クロック入力端子１０１に入る。次に外部クロック信号ＥＸＴＣＬＫは８分周回路１０７に入り８分周され第１の８分周クロック信号１１０（第３クロック）となる。...位相比較回路１０４において上記第１の８分周クロック信号１１０と第２の８分周クロック信号１１１の位相が比較される。”<br>[0109]-[0110]段：“ロック時分周切替回路３１０が...分周切替信号３２２を出力する。８分周回路３３０３は分周切替信号３２２を受けると出力を８分周クロック信号に切り替える。” | 对比文件明确公开了DLL基于外部时钟信号（参考时钟）工作。通过分频电路（如8分频电路107、108或303）对时钟进行分频，使得相位比较和后续的延迟控制（即电压偏置更新）动作以分频后的时钟速率进行，即每N个（如N=8）参考时钟周期进行一次（参见[0047]段）。此外，对比文件还公开了可以切换分频比（例如，从无分频切换到8分频），这实质上就是通过更新控制器（如锁定分频切换电路310）调整整数N的值（参见[0109]-[0110]段）。因此，对比文件直接公开了该技术特征。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**《隐含公开》** | [0110]段：“図２１のタイミング信号発生回路２１９の前段に、分周比選択可能な分周回路を配置し、ロックイン後に８分周等行なって遅延ループの動作速度を遅くすればよい。”<br>[0109]段：“第１の動作では８分周回路３０３は入力されたクロック信号をそのまま出力する。...第２の動作では８分周回路３３０３が有効になり...８分周クロックで動作する。” | 对比文件公开了根据工作阶段（锁定前/锁定后）调整分频比N（例如，锁定前N=1或较小值，锁定后N=8）。如对特征E的论述，不同数据率对应不同的性能要求和功耗优化策略。本领域技术人员根据对比文件公开的“在不同需求阶段调整N值以控制环路速度”的原理，能够合理推断出：在较低数据率（第一数据率）时，由于时序要求宽松，可以设置较大的N值（第一值）以降低更新速率和功耗；在较高数据率（第二数据率）时，由于时序要求严格，需要设置较小的N值（第二值）以提高更新速率和性能。这是对已知原理的直接应用。该特征被对比文件隐含公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期<br>**《隐含公开》** | [0072]-[0073]段：“タイミング信号発生回路２０５では第１の位相比較用タイミング信号２１１及び第２の位相比較用タイミング信号２１２を生成する。...第２の位相比較用タイミング信号２１２は第１の位相比較用タイミング信号２１１に対してｍクロックサイクル遅れているとする。”<br>[0086]-[0089]段：“タイミング信号発生回路２０５はタイミング信号要求信号２１９を受け、第１の位相比較用タイミング信号２１１及び第２の位相比較用タイミング信号２１２を生成する。...第２の位相比較用タイミング信号２１２として第１の位相比較用タイミング信号２１１よりｍクロックサイクル遅れている必要がある。ここでｍは１以上の整数である。” | 对比文件公开了定时信号发生电路（205或304），其功能是生成用于相位比较的第一和第二定时信号（211和212，或313和316），其中第二定时信号相对于第一定时信号延迟m个时钟周期（参见[0072]-[0073], [0086]段）。在DLL操作中，这两个信号的作用类似于目标专利中的脉冲对（如ZQ脉冲和Q脉冲），用于触发相位比较。虽然对比文件中m可以是1以上的整数，并未限定为“约一个周期”，但本领域技术人员知道，在典型的DLL相位比较中，经常需要使两个比较信号具有固定的、已知的周期关系，其中延迟一个参考时钟周期是一种常见且基础的设计选择，用于建立准确的相位参考。因此，从对比文件公开的“生成具有固定延迟关系的两个定时信号”这一技术内容，本领域技术人员能够合理推断出可以采用“延迟约一个参考时钟周期”的具体实施方案。该特征被对比文件隐含公开。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量<br>**《直接公开》** | [0050]-[0052]段：“可変遅延回路１０３は、入力された信号を遅延制御信号１１３に応じ一定時間遅らせて出力する回路である。...遅延制御信号ＣＮＴＬＰの電圧を変化させる事により各差動遅延段８０１の出力抵抗と出力部の寄生容量による時定数つまり遅延時間を制御する事ができる。”<br>[0073]段：“第２の可変遅延回路２０２における第１の位相比較用タイミング信号２１１の遅延時間は第１の可変遅延回路２０１における遅延時間と同様、遅延制御回路２０４により出力される遅延制御信号２１０により制御される。” | 对比文件明确且详细地公开了可变延迟电路（103或202），其功能是将输入信号（在技术特征H的语境下，可对应于“第二脉冲”）延迟一个由延迟控制信号（113或210，即电压偏置）控制的量（参见[0050]-[0052]段）。该延迟量通过调整控制电压来改变延迟单元的输出电阻等参数从而实现。这直接对应于目标专利中的“压控延迟电路”。因此，该特征被对比文件直接公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差<br>**《直接公开》** | [0048]段：“位相比較回路１０４において上記第１の８分周クロック信号１１０と第２の８分周クロック信号１１１の位相が比較される。”<br>[0068]段：“図１８の回路は、入力される２つのタイミング信号（Ｔ１，Ｔ２）を比較し、第１のタイミング信号（Ｔ１）的立ち上がりタイミングに対して第２の信号（Ｔ２）的立ち上がりタイミングが進んでいるならば“Ｈ”レベルを出力し、遅れているならば“Ｌ”を出力するという形態で、位相比較を行なう。”<br>[0073]段：“位相比較回路２０３において第２の位相比較用タイミング信号２１２と、第１の位相比較用タイミング信号２１１が第２の可変遅延回路２０２及びダミー遅延回路２０７を通過してできた位相比較用タイミング信号２１３（第２信号）的タイミングを比較する。” | 对比文件多处公开了相位比较电路（104, 203, 308），其功能正是比较两个输入信号（如第一定时信号和第二定时信号，或经延迟路径后的信号）之间的相位差，并输出指示相位超前或滞后的信号（即相位误差信号）（参见[0048], [0068], [0073]段）。这直接对应于目标专利中相位频率检测器（PFD）的功能。因此，该特征被对比文件直接公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。<br>**《直接公开》** | [0048]段：“比較した結果は位相比較信号１１２として遅延制御回路１０５へ出力され、遅延制御回路１０５は第２の８分周クロック信号１１１が第１の８分周クロック信号１１０に対して遅れている場合には可変遅延回路１０３における遅延時間を遅延刻み１つ分短くし、逆に進んでいる場合には可変遅延回路１０３における遅延時間を遅延刻み一つ分長くするように遅延制御信号１１３を出力し、可変遅延回路１０３における遅延時間を制御する。”<br>[0052]-[0057]段：详细描述了延迟控制电路105根据相位比较信号，通过电荷泵等电路生成控制可变延迟电路的延迟控制信号（CNTLP, CNTLN）。 | 对比文件明确公开了延迟控制电路（105, 204, 309），其接收来自相位比较电路的相位误差信号（112, 214, 315），并基于该误差信号生成或调整延迟控制信号（113, 210, 323），即电压偏置，以减小相位误差（参见[0048]段及图8-11的详细描述）。这完全对应于目标专利中电压偏置控制器的功能。因此，该特征被对比文件直接公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。<br>**《隐含公开》** | [0047]段：“外部クロック信号ＥＸＴＣＬＫは８分周回路１０７に入り８分周され第１の８分周クロック信号１１０...となる。...位相比較回路１０４において上記第１の８分周クロック信号１１０と第２の８分周クロック信号１１１的位相が比較される。”<br>[0110]段：“図２１的タイミング信号発生回路２１９的前段に、分周比選択可能な分周回路を配置し、ロックイン後に８分周等行なって遅延ループ的动作速度を遅くすればよい。” | 对比文件公开了通过分频电路（如8分频）对时钟进行处理，使得相位比较（以及相关联的定时信号生成和延迟控制更新）以分频后的速率进行，即每N个参考时钟周期进行一次（参见[0047]段）。结合对特征H的论述，生成用于相位比较的定时信号（脉冲对）的电路（定时信号发生电路）其工作也受此分频时钟控制或触发。同时，对比文件公开了可以通过控制器（如锁定分频切换电路310）来调整分频比N（参见[0110]段）。因此，本领域技术人员能够合理推断出，更新电路（定时信号发生电路）以每N个参考时钟周期生成一次脉冲对的速率工作，且该N值可调。该特征被对比文件隐含公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**《隐含公开》** | [0110]段：“図２１的タイミング信号発生回路２１９的前段に、分周比選択可能な分周回路を配置し、ロックイン後に８分周等行なって遅延ループ的动作速度を遅くすればよい。”<br>[0109]段：“第１的动作では８分周回路３０３は入力されたクロック信号をそのまま出力する。...第２的动作では８分周回路３３０３が有効になり...８分周クロックで動作する。” | 该特征与技术特征G的本质相同，区别在于G针对“更新速率”的调整，而M具体化为调整生成脉冲对的速率参数N。基于相同的推理逻辑：对比文件公开了根据工作阶段（可映射为不同的性能要求阶段）调整分频比N（如锁定前N小，锁定后N大）。本领域技术人员能够合理推断，为了优化功耗，可以根据信号的数据率（直接反映性能要求）来设置N值。在低数据率时设置较大的N值（脉冲对生成速率低），在高数据率时设置较小的N值（脉冲对生成速率高）。这是对对比文件公开的调整原理的直接应用。该特征被对比文件隐含公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。<br>**《直接公开》** | [0048]段：“遅延制御回路１０５は...可変遅延回路１０３における遅延時間を遅延刻み１つ分短くし、逆に進んでいる場合には...遅延刻み一つ分長くするように遅延制御信号１１３を出力し...”<br>[0050]-[0052]段：“可変遅延回路１０３は差動の遅延段８０１を多段で直列接続した構成を有し...遅延制御信号ＣＮＴＬＰ的電圧を変化させる事により各差動遅延段８０１的出力抵抗と出力部的寄生容量による時定数つまり遅延時間を制御する事ができる。”<br>[0079]段：“可変遅延段７０３は、２個の２入力ＮＡＮＤゲート７１０，７１１と、インバータ７１２とから成る遅延段を多段に直列接続し、複数ビットの信号２１０（Ｓ１〜Ｓ４））の１つを“Ｈ”とすることにより、当該“Ｈ”の信号を受ける遅延段を基点にクロック信号ＣＬＫＩＮを通過させる。このように、信号ＣＬＫＩＮを通す遅延段数を制御することによって信号の遅延、即ち信号の位相を可変にする。” | 对比文件明确提及“遅延刻み”（延迟刻纹/步进延迟）的概念，并说明延迟控制电路以“延迟刻纹一个分”为单位来调整可变延迟电路的总延迟（参见[0048]段）。可变延迟电路（103, 202, 302）通常由多个串联的延迟段（801, 703）构成，每个延迟段提供一个基本延迟单元（即步进延迟）。通过控制信号选择通过的延迟段数量，从而将信号延迟“步进延迟的倍数”（参见[0050]-[0052], [0079]段）。这完全对应于目标专利中从延迟电路的工作原理。因此，该特征被对比文件直接公开。 |
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