**对比文件名称**：2013-05-16_US2013121094A_发明申请_US20130121094A1 INTEGRATED CIRCUIT COMPRISING A DELAY-LOCKED LOOP
**目标专利名称**：259用于存储器接口中的延迟控制的方法和设备CN106663462B
**本次调用的模型名称**：DeepSeek
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，《直接公开》** | [0105] 在操作中，重定时电路510接收参考时钟、将参考时钟延迟一个时钟周期，并且将经延迟参考时钟输出至PFD 520的第一输入端522。重定时电路510还将参考时钟输出至时钟延迟电路515。时钟延迟电路515将参考时钟延迟由电压偏置控制的量，该电压偏置通过反馈环路517从主延迟电路310的输出端反馈至时钟延迟电路515。时钟延迟电路515将结果得到的经延迟参考时钟输出至PFD 520的第二输入端524。 <br> PFD 520检测第一输入522与第二输入524之间的相位误差，并且基于检测到的相位误差来将相位误差信号输出至电压偏置控制器525。电压偏置电路525朝减少相位误差的方向调整电压偏置。电压偏置电路525可以用电荷泵和环路滤波器来实现。 <br> ... <br> [0109] 图3示出了用于在存储器接口(例如，存储器接口100)中提供受控延迟的主从架构300的示例。主从架构300包括主延迟电路310和多个从延迟电路315(1)-315(m)。每个从延迟电路315(1)-315(m)提供作为步进延迟(step delay)的倍数的延迟，其中该步进延迟通过来自主延迟电路310的电压偏置来控制。 | 对比文件公开了主从延迟架构（图3，[0109]），其中主延迟电路（310/525）生成并调整电压偏置（[0105]），该电压偏置控制从延迟电路（315）的延迟。主延迟电路通过包含相位频率检测器（PFD 520）和电压偏置控制器（525）的反馈环路，基于参考时钟持续（即以一定的更新速率）调整电压偏置以维持锁定。这对应于目标专利中“第一延迟电路向第二延迟电路提供电压偏置并以一更新速率来更新该电压偏置”的技术特征。虽然对比文件未明确使用“更新速率”一词，但其反馈环路持续运作以调整电压偏置的行为，必然蕴含了特定的更新速率。因此，本领域技术人员能够毫无疑义地得出该技术方案，该特征被**直接公开**。 |
| **技术特征B：其中所述电压偏置控制所述第二延迟电路的延迟《直接公开》** | [0109] ...其中该步进延迟通过来自主延迟电路310的电压偏置来控制。 | 对比文件明确记载了从延迟电路的步进延迟由来自主延迟电路的电压偏置来控制（[0109]）。这完全对应于目标专利中“电压偏置控制第二延迟电路的延迟”的技术特征。因此，该特征被**直接公开**。 |
| **技术特征C：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，《未公开》** | [0130] 一旦激活，相位检测器702输出对应于缓冲器输出信号124相对于输入时钟信号112的相位延迟的代码704。... 在这种方式中，相位检测器702使电路102即使在操作条件（例如，操作电压和/或温度）变化时也能连续维持相位锁定。 <br> [0146] 在一些实施例中，DLL控制电路1118可以使用状态机1130来生成DLL控制信号1122。具体地，状态机1130的状态对应于DLL电路1102的操作状态。... <br> [0148] 一旦DLL电路1102锁定，状态机1130进入DLL关闭状态，其中DLL电路1102的至少部分被断电。在DLL关闭状态，DLL电路1102不能跟踪时钟漂移（例如，由于电压和温度变化而发生的时钟漂移）。如果接收到内部或外部触发，和/或如果接收到读取命令，则状态机1130返回到DLL开启状态，其中DLL电路1102重新建立对外部时钟信号1114的锁定。 <br> [0149] 在一些实施例中，当状态机1130进入DLL关闭状态时启动定时器。当定时器到期时，生成内部触发，使状态机1130进入DLL开启状态，其中DLL电路1102重新建立对外部时钟信号1114的锁定。定时器值可以是可编程的。 | 对比文件公开了DLL控制电路（1118/状态机1130）用于控制DLL电路（即第一延迟电路）的操作状态（例如，开启、关闭、主动跟踪），以在空闲时降低功耗，并在特定触发条件（定时器到期、温度变化、时钟漂移、接收到读命令等）下重新激活以更新锁定（[0146], [0148], [0149]）。然而，对比文件中的“调整”是指在不同功耗/性能状态（如完全开启、部分关闭、完全关闭）之间切换，其触发条件是基于定时器、温度、漂移或外部命令，**并非**基于“被第二延迟电路延迟的信号的数据率”。目标专利说明书强调根据存储器接口的数据率（即操作速度）来编程调整电压偏置的更新速率（例如，[0060]-[0061], [0076]-[0079]），以在功耗和性能（抖动）之间取得平衡。对比文件调整DLL操作模式的目的主要是节能，而非针对数据率变化动态优化更新速率。两者作用不同，技术手段也不同。因此，该特征未被对比文件公开。 |
| **技术特征D：其中所述数据率指示所述存储器接口的数据率操作。《未公开》** | （无相应内容） | 如特征C所述，对比文件未公开基于数据率调整更新速率，因此也未公开“数据率指示存储器接口的数据率操作”这一限定。该特征未被公开。 |
| **技术特征E：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。《未公开》** | （无相应内容） | 对比文件未公开根据不同的具体数据率（如第一数据率、第二数据率）来设置不同的具体更新速率（第一更新速率、第二更新速率）的技术方案。该特征未被公开。 |
| **技术特征F：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。《未公开》** | [0148] ...在DLL关闭状态，DLL电路1102不能跟踪时钟漂移...如果接收到内部或外部触发...状态机1130返回到DLL开启状态，其中DLL电路1102重新建立对外部时钟信号1114的锁定。 <br> [0150] ...在主动跟踪状态，DLL电路1102能够跟踪时钟漂移... | 对比文件公开的DLL电路基于参考时钟操作（例如图11E, [0132]）。其“更新”行为体现在：1）在“DLL开启”状态，电路持续运行以建立/重新建立锁定；2）在“主动跟踪”状态，部分电路（如相位检测器1106）以一定的更新率工作以跟踪漂移（[0150]）；3）在“DLL关闭”状态，不更新。这种更新行为的调整是通过在不同状态之间切换实现的，是一种离散的、非连续的“调整”。而目标专利的技术特征F明确限定了一种连续的、可编程的调整机制：更新速率 = 每N个参考时钟周期更新一次，并通过调整整数N来连续改变该速率（见目标专利图7-11，[0055], [0071]）。对比文件未公开这种以参考时钟周期为基本单位、通过编程N值来精确控制电压偏置更新间隔的技术方案。因此，该特征未被公开。 |
| **技术特征G：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》** | （无相应内容） | 如特征F所述，对比文件未公开通过调整整数N来编程更新速率的技术方案，因此更未公开基于不同数据率设置不同N值的具体实施方式。该特征未被公开。 |
| **技术特征H：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期《直接公开》** | [0105] 在操作中，重定时电路510接收参考时钟、将参考时钟延迟一个时钟周期，并且将经延迟参考时钟输出至PFD 520的第一输入端522。重定时电路510还将参考时钟输出至时钟延迟电路515。... PFD 520检测第一输入522与第二输入524之间的相位误差... | 对比文件中的重定时电路510接收参考时钟，并生成两个信号：一个是直接输出的参考时钟（至时钟延迟电路515），另一个是延迟了一个时钟周期的参考时钟（至PFD 520的第一输入端522）。这两个信号被用于相位比较以更新电压偏置。这实质上构成了针对每次相位比较（即每次电压偏置更新的基础）的一对信号，其中第一个信号（至PFD 522的延迟时钟）相对于第二个信号（至时钟延迟电路515的参考时钟）被延迟了约一个参考时钟周期。虽然对比文件未明确称之为“脉冲对”，但本领域技术人员能够毫无疑义地认识到，为了进行相位比较，需要将具有固定相位关系（如延迟一个周期）的两个信号输入到PFD中，这与目标专利中“更新电路生成延迟约一个周期的脉冲对”的技术手段和所起作用相同。因此，该特征被**直接公开**。 |
| **技术特征I：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量《直接公开》** | [0105] ...时钟延迟电路515将参考时钟延迟由电压偏置控制的量，该电压偏置通过反馈环路517从主延迟电路310的输出端反馈至时钟延迟电路515。 | 对比文件明确公开了时钟延迟电路515，其延迟量由电压偏置控制（[0105]）。该电路接收来自重定时电路510的参考时钟（对应于“第二脉冲”），并将其延迟。这完全对应于目标专利中“压控延迟电路将第二脉冲延迟由电压偏置控制的量”的技术特征。因此，该特征被**直接公开**。 |
| **技术特征J：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差《直接公开》** | [0105] ...PFD 520检测第一输入522与第二输入524之间的相位误差... | 对比文件中的PFD 520接收第一输入522（来自重定时电路510的延迟时钟，对应于“第一脉冲”）和第二输入524（来自时钟延迟电路515的经延迟参考时钟，对应于“经延迟第二脉冲”），并检测两者之间的相位误差（[0105]）。这完全对应于目标专利中相位频率检测器的功能。因此，该特征被**直接公开**。 |
| **技术特征K：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。《直接公开》** | [0105] ...PFD 520检测第一输入522与第二输入524之间的相位误差，并且基于检测到的相位误差来将相位误差信号输出至电压偏置控制器525。电压偏置电路525朝减少相位误差的方向调整电压偏置。 | 对比文件明确公开了电压偏置控制器525，其基于PFD 520检测到的相位误差来调整（即更新）电压偏置（[0105]）。这完全对应于目标专利中电压偏置控制器的功能。因此，该特征被**直接公开**。 |
| **技术特征L：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。《未公开》** | （无相应内容） | 对比文件未公开更新电路以“每N个参考时钟周期一个脉冲对”的可编程速率来生成脉冲对的机制。其重定时电路510和PFD 520似乎是基于每个参考时钟周期（或每个有效时钟边沿）持续工作的（[0105]），或者其更新行为受状态机控制而非通过调整整数N来连续改变速率（见特征F论述）。因此，该特征未被公开。 |
| **技术特征M：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》** | （无相应内容） | 如特征C、L所述，对比文件既未公开基于数据率调整更新速率，也未公开通过调整整数N来编程脉冲对生成速率。因此，该特征未被公开。 |
| **技术特征N：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。《直接公开》** | [0109] 每个从延迟电路315(1)-315(m)提供作为步进延迟(step delay)的倍数的延迟，其中该步进延迟通过来自主延迟电路310的电压偏置来控制。 | 对比文件明确记载了从延迟电路提供作为“步进延迟(step delay)的倍数”的延迟，且该步进延迟由来自主延迟电路的电压偏置控制（[0109]）。这完全对应于目标专利中“第二延迟电路的延迟是步进延迟的倍数”的技术特征。因此，该特征被**直接公开**。 |
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