对比文件的名称：2009-04-02_US2009085623A_发明申请_US20090085623A1 BIAS SIGNAL DELIVERY
目标专利的名称：259用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用的模型名称：DeepSeek最新版本模型
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>《直接公开》 | [0001]段：FIG. 1 shows a conventional master-slave type delay locked loop (DLL) circuit. The circuit generally includes a master DLL circuit 102 coupled to a slave DLL circuit 108 through a replica bias generator circuit 104 to control the delay of a signal (IN), e.g., clock, pulse, or the like, applied to the slave circuit 108 and provide the signal (OUT) from the slave DLL delayed by a desired amount, as dictated by the master DLL circuit 102.<br>[0002]段：The replica bias generator circuit 104 generates a replica of a bias signal (internal to the master DLL) used to control the master DLL circuit's VCDL. This replica bias signal (Slave Bias) is provided to the slave VCDL to control the delay of the signal applied to the slave DLL 108 in accordance with the desired delay that is generated at the master DLL circuit 102. | 对比文件公开了一种主从DLL架构，其中主DLL电路102（对应于第一延迟电路）通过偏置发生器电路104向从DLL电路108（对应于第二延迟电路）提供偏置信号（Slave Bias）。主DLL作为一个延迟锁定环，其核心功能之一就是不断调整其内部偏置（电压或电流）以锁定到参考时钟，这个过程本身就是“以一更新速率来更新所述电压偏置”。因此，本领域技术人员可以毫无疑义地确定对比文件公开了第一延迟电路向第二延迟电路提供偏置并以一定速率更新该偏置。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟<br>《直接公开》 | [0002]段：This replica bias signal (Slave Bias) is provided to the slave VCDL to control the delay of the signal applied to the slave DLL 108 in accordance with the desired delay that is generated at the master DLL circuit 102. | 对比文件明确记载了该复制的偏置信号（Slave Bias）被提供给从VCDL，以控制施加到从DLL 108的信号的延迟。这与目标专利中“电压偏置控制第二延迟电路的延迟”的作用完全相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，<br>《未公开》 | 对比文件全文中未提及基于数据率调整主DLL更新其偏置信号速率的任何内容。 | 对比文件虽然提及了DDR存储器接口的应用（背景技术[0004]段），但全文仅描述了主DLL生成偏置、通过电流/电压转换远程传输、以及可能的校准以补偿线路损耗和PVT变化。目标专利中“更新控制器基于数据率调整更新速率”是实现可编程功率、在性能与功耗间权衡的核心创新点。对比文件完全没有公开任何根据被延迟信号（如数据选通或数据信号）的数据率来动态调整主DLL更新其偏置（或生成偏置）的速率（即更新频率）的机制或控制器。因此，该技术特征未被公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。<br>《未公开》 | 对比文件全文中未提及基于数据率调整主DLL更新其偏置信号速率的任何内容，因此也未提及该数据率与存储器接口操作数据率的关系。 | 该特征是技术特征C中“数据率”的进一步限定。由于特征C（基于数据率调整更新速率）未被公开，作为其下位概念的特征D自然也未被公开。对比文件没有公开任何将信号的数据率与存储器接口操作数据率相关联，并用于控制更新速率的方案。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。<br>《未公开》 | 对比文件全文中未提及基于数据率设置不同更新速率的内容。 | 该特征是技术特征C的具体实施方式。由于对比文件完全没有公开“基于数据率调整更新速率”这一上位概念，因此也不可能公开这种根据具体数据率（第一、第二）设置具体更新速率（第一、第二）且速率与数据率正相关的具体方案。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。<br>《未公开》 | 对比文件全文中未提及主DLL以“每N个参考时钟周期更新一次”的可编程速率来更新其偏置。 | 对比文件公开的主DLL（第一延迟电路）作为常规的DLL，其偏置更新（通过其内部PFD、电荷泵等）通常是连续进行的，或者至少是以其固有的、与参考时钟同步的频率进行，以实现环路锁定。目标专利明确限定了“可编程的”更新速率（每N个周期一次）以及调整N的更新控制器，这是实现功耗可调节的关键。对比文件没有公开任何可编程地跳过若干个时钟周期再更新一次偏置的机制，也没有公开调整该间隔参数N的控制器。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>《未公开》 | 对比文件全文中未提及基于数据率调整参数N的内容。 | 该特征是技术特征C和F的结合与具体化。由于对比文件既未公开基于数据率调整更新速率（特征C），也未公开以可编程的N个时钟周期为间隔更新偏置（特征F），因此这种将数据率与N值相关联的具体编程逻辑（数据率低则N大，更新慢）自然也没有被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期<br>《隐含公开》 | [0001]段：...a master DLL (such as master DLL 102) may comprise a phase-frequency detector, a charge pump, a loop filter, and a programmable voltage controlled delay line (VCDL), coupled as is commonly known, to generate a clock with desired delay characteristics from an applied reference clock (Ref Clk) and a self-generated feedback clock (Feedback Clk). | 对比文件描述了主DLL包含PFD、电荷泵、环路滤波器和VCDL，其作用是从参考时钟生成具有所需延迟特性的时钟。在DLL的标准操作中，为了实现相位比较和偏置更新，需要将参考时钟（或由其衍生的信号）与经VCDL延迟后的反馈时钟（即经延迟的信号）输入到PFD进行比较。本领域技术人员公知，这种比较通常涉及在特定时刻（例如每个时钟沿）进行的操作。虽然对比文件没有明确使用“更新电路生成脉冲对”这样的术语，但“从参考时钟生成...时钟”以及使用PFD比较两个时钟信号（参考时钟和反馈时钟）的过程，在实质上隐含了为了进行每次更新，需要从参考时钟产生用于比较的信号对（可视为广义的“脉冲对”），并且反馈时钟相对于参考时钟本身就存在一个由VCDL引入的延迟，这个延迟在锁定时为目标值（例如一个时钟周期）。因此，可以合理推断出对比文件隐含公开了生成用于比较的信号对（即脉冲对）这一技术手段。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量<br>《隐含公开》 | [0001]段：...a master DLL (such as master DLL 102) may comprise a phase-frequency detector, a charge pump, a loop filter, and a programmable voltage controlled delay line (VCDL)... | 对比文件明确记载主DLL包括可编程电压控制延迟线（VCDL）。VCDL的功能就是其延迟量由施加给它的控制电压（即电压偏置）来控制。在DLL环路中，参考时钟（或由其衍生的信号）会经过该VCDL以产生反馈时钟。因此，VCDL必然执行将输入信号（对应于“第二脉冲”）延迟由电压偏置控制的量的功能。这与目标专利中“压控延迟电路”的作用完全相同，被直接且明确地公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差<br>《隐含公开》 | [0001]段：...a master DLL (such as master DLL 102) may comprise a phase-frequency detector... to generate a clock with desired delay characteristics from an applied reference clock (Ref Clk) and a self-generated feedback clock (Feedback Clk). | 对比文件明确主DLL包含相位频率检测器（PFD）。PFD在DLL中的标准作用就是比较参考时钟（Ref Clk）和反馈时钟（Feedback Clk）之间的相位（和频率）误差。参考时钟对应于“第一脉冲”，反馈时钟是参考时钟经VCDL延迟后的信号，对应于“经延迟第二脉冲”。因此，PFD必然执行“针对每次比较（对应于每次更新）检测第一脉冲与经延迟第二脉冲之间的相位误差”的功能。该技术特征被对比文件直接公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。<br>《隐含公开》 | [0001]段：...a master DLL (such as master DLL 102) may comprise a phase-frequency detector, a charge pump, a loop filter, and a programmable voltage controlled delay line (VCDL)... | 对比文件描述了主DLL包含电荷泵和环路滤波器。在DLL中，电荷泵和环路滤波器共同构成了“电压偏置控制器”的标准实现。其工作原理正是接收来自PFD的相位误差信号（UP/DOWN），并据此产生或调整控制VCDL的控制电压（即电压偏置）。因此，基于检测到的相位误差来更新电压偏置的功能，由对比文件公开的电荷泵和环路滤波器必然实现。该技术特征被对比文件公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。<br>《未公开》 | 对比文件全文中未提及以可编程的“每N个参考时钟周期一个脉冲对”的速率来生成用于相位比较的信号。 | 如特征F和H的论述，对比文件隐含了DLL会进行连续的或按固有时钟周期的相位比较和更新。但目标专利特别限定了“可编程”的脉冲对生成速率（每N个周期一次），并且有调整N的控制器，这是实现降低更新频率以节省功耗的关键。对比文件完全没有公开任何可以跳过若干个时钟周期再进行一次相位比较和偏置更新的机制，也没有公开用于调整该间隔N的控制器。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>《未公开》 | 对比文件全文中未提及基于数据率调整参数N的内容。 | 该特征是技术特征C和L的结合与具体化。由于对比文件既未公开基于数据率调整更新速率（特征C），也未公开可编程的脉冲对生成间隔N（特征L），因此这种将数据率映射到特定N值的具体控制逻辑自然也没有被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。<br>《直接公开》 | [0001]段：Likewise, a suitable slave DLL to work in cooperation with the master DLL may include its own VCDL, along with a phase interpolator for added granularity. | 对比文件公开从DLL包括其自身的VCDL和用于增加粒度的相位插值器。VCDL通常由多个压控延迟单元构成，每个单元的延迟（步进延迟）由电压偏置控制。相位插值器或VCDL本身的选择机制（例如通过多路复用器选择不同抽头）使得从延迟电路能够将信号延迟该基本步进延迟的整数倍，从而实现可编程的总延迟。这与目标专利中“步进延迟的倍数”的概念和实现方式在实质上相同。因此，该技术特征被对比文件直接公开。 |
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