**对比文件名称**：2011-09-22_US2011227170A_发明申请_US20110227170A1 MOSFET STRUCTURE AND METHOD OF FABRICATING THE SAME
**目标专利名称**：277具有高迁移率沟道的半导体器件CN105593985B
**本次调用模型名称**：DeepSeek
作为资深专利代理师，我将基于对目标专利说明书和权利要求的深入理解，以及对对比文件（D1）的详细分析，进行技术特征比对和公开性判断。
### **特征比对分析**
目标专利的核心在于：在源/漏区的掺杂区与高迁移率沟道（HMC）之间，特意保留了基板的一部分材料作为间隔，使得掺杂区与HMC不直接接触。这一结构旨在导通时利用HMC的高迁移率，而在截止时，由掺杂区与HMC之间的基板材料（形成结）充当阻挡层，抑制经由HMC的电流泄漏。这是一个解决高迁移率材料导致截止泄漏问题的特定技术方案。
对比文件D1公开了一种后栅（gate-last）工艺，在形成源/漏区后，通过替换沟道区来形成高迁移率沟道（如SiGe）。其目的是保护沟道免受源/漏高温工艺影响，并施加应力提高迁移率，但**并未提及或暗示**需要在沟道与源/漏掺杂区之间引入间隔来抑制截止泄漏。
以下是严格依据目标专利权利要求划分的技术特征比对表格：
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** | [0033]段：“...the channel layer 106 is formed at the position of the portion of the substrate 101 which is etched away, to function as the channel region... The channel layer 106 comprises a material of high mobility.” 以及 [0054]段：“...a channel layer 1013 is epitaxially grown on the exposed portion of the semiconductor substrate 1001. For example, the channel layer 1003 may comprise SiGe...” | D1明确公开了在源极区和漏极区之间形成高迁移率材料（如SiGe）构成的沟道层（channel layer 1013）。该沟道层位于源/漏区之间，其作用同样是作为晶体管的导电沟道，以提高载流子迁移率。因此，该特征被D1直接公开。 |
| **技术特征B《直接公开》** | 结合图13-14及文字描述，沟道层1013形成于被选择性蚀刻掉的原沟道位置，随后在其上形成栅极（高k介质层1014和金属栅电极1015）。本领域技术人员可以毫无疑义地理解，为有效控制沟道，外延生长的沟道层在栅极下方的区域将基本上延伸栅极的长度。 | 根据D1的制造方法和结构图示，高迁移率沟道层（1013）是在为栅极预留的区域（原虚栅位置）选择性地外延生长形成的。在半导体制造中，此沟道层必然被设计为在栅极下方连续延伸，以构成有效的导电通道。因此，该特征被D1直接公开。 |
| **技术特征C《隐含公开》** | [0048]段：“Then, SDE implantation is carried out by using the dummy gate as a mask... The doping concentration may be about 1E19-4E20 cm−2... Then, spacers 1009 are formed...”。以及[0049]段关于形成源/漏材料层1010并掺杂的描述。 | D1公开了使用虚栅作为掩模进行源/漏扩展（SDE）注入，形成浅结，以及形成抬高的源/漏区（1010）并进行掺杂。这些掺杂区域（无论是SDE还是抬高的源/漏区）都是从源/漏区朝沟道方向延伸的。虽然D1未明确使用“掺杂区”一词描述图1中的192区域，但其中必然包含从源/漏区延伸出的掺杂区域（如SDE）。根据隐含公开的宽松标准，该特征被D1隐含公开。 |
| **技术特征D《未公开》** | D1全文未提及在掺杂区与高迁移率沟道之间保留基板材料作为间隔。相反，图13显示沟道层1013是直接在外露的半导体衬底1001上外延生长的，而源/漏区（包括其掺杂部分）紧邻沟道区两侧。 | **这是核心区别特征。** 在D1中，外延生长的沟道层1013直接与衬底1001接触，而源/漏掺杂区（包括可能的SDE）延伸至沟道区边缘，两者之间**没有“基板的一部分”作为间隔**。目标专利特意设置该间隔，使得掺杂区与HMC不接触，以在截止时形成泄漏阻挡层。D1既未公开此结构，也未启示此目的（其关注点是避免高温工艺影响沟道和质量，而非解决HMC的截止泄漏问题）。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征E《隐含公开》** | 同技术特征C的引用。D1公开了源/漏区的形成，包括从源极区朝沟道方向的掺杂。 | 基于对技术特征C的隐含公开判断，既然D1隐含公开了从源极区或漏极区朝沟道延伸的掺杂区，那么具体到“从源极区”朝沟道延伸，是本领域技术人员能够从D1中合理推断出的情形之一。因此，该特征被D1隐含公开。 |
| **技术特征F《隐含公开》** | 同技术特征C的引用。D1公开了源/漏区的形成，包括从漏极区朝沟道方向的掺杂。 | 同理，基于对技术特征C的隐含公开判断，“从漏极区”朝沟道延伸也是能够合理推断出的另一种情形。因此，该特征被D1隐含公开。 |
| **技术特征G《直接公开》** | [0056]段：“After the channel layer 1013 is formed as above, a gate may be formed subsequently... a high-k material layer 1014 is deposited on the channel layer 1013... a metal gate electrode 1015.” | D1明确公开了在高迁移率沟道层（1013）上形成栅极（包括高k介质层1014和金属栅极1015），即栅极耦合到高迁移率沟道。因此，该特征被D1直接公开。 |
| **技术特征H《隐含公开》** | [0048]段：“Then, spacers 1009 are formed on the sidewalls of the dummy gate.” 结合图8-9及上下文，这些分隔件在源/漏区形成工艺（如蚀刻和外延）中用作侧墙。 | D1公开了在虚栅侧壁形成分隔件（1009）。在形成抬高的源/漏区（1010）和进行相关掺杂时，分隔件定义了源/漏区与沟道区的边界。本领域技术人员可以合理推断，所形成的掺杂区（特别是SDE）会与分隔件的侧壁接触。因此，该特征被D1隐含公开。 |
| **技术特征I《隐含公开》** | 同技术特征C、H的引用。D1的源/漏区（1010）与衬底（1001）接触，并通过注入或原位掺杂形成掺杂区。分隔件（1009）形成在衬底上并紧邻这些区域。 | 基于前述，D1隐含公开了掺杂区与源/漏区接触（因为掺杂区是源/漏区的一部分或延伸）。同时，掺杂区必然与衬底（基板）接触。结合技术特征H的推断，掺杂区也应与分隔件接触。因此，该特征被D1隐含公开。 |
| **技术特征J《未公开》** | D1未提及或描述目标专利中因特定结构（掺杂区与HMC被基板部分间隔）而产生的“结”在导通状态时启用高迁移率载流子路径这一特定功能机理。 | 目标专利中“结”启用高迁移率载流子路径的功能，是基于其特有的“掺杂区-HMC间隔”结构所产生的效果描述。D1既未公开该结构，也未描述或暗示这一具体的功能机理。因此，该特征未被公开。 |
| **技术特征K《未公开》** | D1未提及或描述目标专利中因特定结构（掺杂区与HMC被基板部分间隔）而产生的“结”在截止状态时提供泄漏阻挡层这一特定功能机理。 | 同理，目标专利中“结”提供泄漏阻挡层的功能，是其发明旨在解决的核心问题（抑制HMC的截止泄漏）的关键。D1完全没有涉及解决高迁移率沟道截止泄漏的问题，因此不可能公开此功能特征。该特征未被公开。 |
| **技术特征L《隐含公开》** | [0041]段：“...a semiconductor substrate 1001, for example, a Si substrate...” 以及图8等显示分隔件（1009）形成在衬底（1001）上。 | D1明确公开基板（衬底）是硅（Si）。同时，从结构图（如图8）和工艺描述可知，分隔件形成在衬底上方。可以合理推断，位于沟道与掺杂区之间的“基板的一部分”（尽管D1中该部分不存在，但若存在）自然与衬底材料一致并为硅，且可能与分隔件接触。根据隐含公开的宽松标准，该特征被D1隐含公开。 |
| **技术特征M《未公开》** | 结合图13及工艺描述，D1中源/漏扩展（SDE）注入是使用虚栅作为掩模进行的，这意味着掺杂区（SDE）会延伸至虚栅（即后续栅极位置）下方。 | D1公开的工艺（以虚栅为掩模进行SDE注入）必然导致形成的掺杂区（SDE）在栅极下方有一定延伸，这是为了抑制短沟道效应。这与目标专利明确要求“掺杂区不在栅极下延伸”相悖。因此，该特征未被D1公开。 |
| **技术特征N《未公开》** | 结合图13及沟道层1013的外延生长位置，其位于被移除的虚栅及部分衬底区域。该区域两侧由分隔件（1009）界定。本领域技术人员难以断定沟道层是否在分隔件下延伸，且D1无此目的或描述。 | 目标专利中“高迁移率沟道不在分隔件下延伸”是一个特定的结构限制。D1并未明确描述或示意沟道层1013与分隔件1009的纵向位置关系（是否在分隔件下方延伸）。从制造工艺看，外延生长可能具有一定横向过度生长，但不能毫无疑义地确定其不在分隔件下延伸。因此，该特征未被公开。 |
| **技术特征O《隐含公开》** | 同技术特征C、H的引用。D1中掺杂区（如SDE）朝沟道延伸，并在分隔件附近形成结。 | D1公开了掺杂区（SDE）从源/漏区朝沟道延伸，且分隔件位于沟道两侧。本领域技术人员可以合理推断，掺杂区与衬底之间的结（PN结或浓度过渡区）位于分隔件下方或附近区域。根据宽松的隐含公开标准，可以认为该特征被D1隐含公开。 |
| **技术特征P《隐含公开》** | D1全文描述了一种MOSFET的制造方法，其最终产品必然是集成在半导体管芯上的器件。 | 将半导体器件（如MOSFET）集成在至少一个半导体管芯中是本领域的绝对常规和必然结果。虽然D1说明书未明确写出此句，但本领域技术人员阅读D1后，毫无疑义地知晓其制造的器件将集成于管芯中。因此，该特征被D1隐含公开。 |
| **技术特征Q《隐含公开》** | D1作为一项关于MOSFET结构的发明，其潜在应用领域包括各种电子设备。 | 将半导体器件集成到移动电话、计算机等电子设备中，是本领域公知的、最常规的应用场景。虽然D1未列举具体设备，但根据隐含公开的宽松标准，可以认为该特征被D1隐含公开。 |
| **技术特征R《隐含公开》** | 同上。 | 同理，集成到机顶盒、电视机等固定或家庭娱乐设备中，也是本领域公知的常规应用。该特征被D1隐含公开。 |
### **结论与代码输出**
根据上述分析，对比文件直接公开了技术特征A、B、G；隐含公开了技术特征C、E、F、H、I、L、O、P、Q、R；未公开技术特征D、J、K、M、N。
其中，**技术特征D是目标专利与对比文件最核心的区别**，其限定了“基板的一部分位于掺杂区和高迁移率沟道之间，使得掺杂区不与高迁移率沟道接触”这一关键结构，该结构及其带来的截止泄漏抑制效果（特征J、K）均未被D1公开。
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