**对比文件名称**：2011-12-01_US2011291726A_发明申请_US20110291726A1 DUTY CORRECTING CIRCUIT, DELAY-LOCKED LOOP CIRCUIT INCLUDING THE CIRCUIT, AND METHOD OF CORRECTING DUTY
**目标专利名称**：299包括占空比校正的时钟倍频器CN105493403B
**模型名称**：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：占空比校正电路，被配置用于接收输入时钟信号并且传输经校正的时钟信号，《直接公开》 | 第[0046]-[0048]段：“Referring to FIG. 1, a duty correcting circuit 100 may include a duty steerer circuit 110, a differential clock generator 120, and a charge pump circuit 130. The duty steerer circuit 110 may correct a duty cycle of an input clock signal FIN in response to a duty control signal VC and generate an output clock signal FOUT.” | 对比文件明确公开了一个占空比校正电路（duty correcting circuit 100），其被配置用于接收输入时钟信号（input clock signal FIN）并生成（传输）经校正的时钟信号（output clock signal FOUT）。这与目标专利中占空比校正电路的作用完全相同，即对输入时钟的占空比进行校正。因此，本领域技术人员能毫无疑义地得出该技术方案，被直接公开。 |
| **技术特征B**：所述占空比校正电路包括：第一电路，用于在所述输入时钟信号的第一周期期间传输输出电压并且在所述输入时钟信号的第二周期期间校正所述第一电路的电流失配，《未被公开》 | 无对应内容。 | 目标专利中的“第一电路”特指其双电荷泵架构中的一部分（例如图2A中的电荷泵202），其核心创新在于两个电路在输入时钟的交替周期内分别执行“输出电压传输”和“自身电流失配校正”两种功能。对比文件公开的占空比校正电路（图1、4）是一个单一、连续工作的电荷泵电路（130），其功能是响应两个反相的内部时钟信号CLK、CLKB产生控制信号VC。对比文件没有描述任何电路在不同时钟周期内交替执行“传输输出电压”和“校正自身电流失配”这两种不同功能的工作模式。因此，对比文件既未直接公开也未隐含公开该特征。 |
| **技术特征C**：所述第一电路包括差分成对的晶体管，所述差分成对的晶体管用于将参考电压与跨被配置用于在所述第二周期期间接收第一电流和第二电流的电容器的电压进行比较，《未被公开》 | 第[0058]-[0060]段：“The first differential amplifier 134... may amplify a voltage difference between the first internal clock signal CLK and the second internal clock signal CLKB... The second differential amplifier 136... may amplify the voltage difference between the first internal clock signal CLK and the second internal clock signal CLKB... The third differential amplifier 132 may amplify the voltage difference between the first and second amplified voltage signals VA1 and VA2 and generate the duty control signal VC.” | 目标专利中“差分成对的晶体管”（如M9， M10）的作用是将一个固定的参考电压（VREF）与一个在特定周期（第二周期）内用于接收并反映电流失配的积分电容器（CUD1）上的电压进行比较，其目的是为了校正该第一电路自身的上拉/下拉电流失配。对比文件中确实包含差分放大器（包含差分成对的晶体管），但其作用是比较两个内部时钟信号（CLK与CLKB）的电压差（第[0058]段），或者比较两个中间放大信号（VA1与VA2）的电压差（第[0059]段），以生成用于控制占空比引导电路的控制信号VC。两者的比较对象、作用目的（全局占空比控制 vs. 内部电流失配校正）和工作时序机制均不相同。因此，对比文件未公开该特征。 |
| **技术特征D**：以及第二电路，用于在所述第二周期期间传输所述输出电压并且在所述第一周期期间校正所述第二电路的电流失配，《未被公开》 | 无对应内容。 | 同技术特征B，目标专利的“第二电路”（如电荷泵204）与第一电路协同工作，在交替周期内执行相反的功能。对比文件仅公开了一个单一的电荷泵电路，没有与“第一电路”交替工作的“第二电路”的概念，更未提及该电路在某个周期内校正自身电流失配。因此，该特征未被公开。 |
| **技术特征E**：以及时钟发生器，用于接收经校正的时钟信号并且产生输出时钟。《未被公开》 | 无对应内容。 | 目标专利的“时钟发生器”（如图3A的300）是一个独立的功能模块，其接收来自占空比校正电路的经校正时钟信号（ckdcc），并产生频率倍增（例如倍频）的输出时钟（ck2x）。对比文件全文仅涉及占空比校正，其输出FOUT/CLKOUT是经过占空比校正后的时钟，并未包含任何对校正后时钟进行频率倍增（倍频）的“时钟发生器”电路或功能描述。因此，该特征未被公开。 |
| **技术特征F**：进一步包括输出电容器，被配置用于在所述第一周期和所述第二周期中的每个周期期间接收所述输出电压。《未被公开》 | 第[0059]段：“The charge storage unit 138 may perform charge and discharge operations in response to the duty control signal VC and maintain a voltage level of the duty control signal VC. The charge storage unit 138 may include a capacitor C.” | 目标专利中的“输出电容器”指代的是接收两个电荷泵交替输出的电压VCP的电容器（例如图2A中的kCINT）。其作用是在每个周期接收由当前工作的电荷泵产生的输出电压。对比文件中的电容器C是电荷存储单元的一部分，用于存储电荷泵电路产生的占空比控制信号VC的电压，以维持其电平。虽然两者都是电容器，但它们在电路架构中的位置、作用（接收交替输出电压以控制倍频 vs. 存储单一控制信号以调整占空比）和所服务的对象不同。因此，不能认为对比文件公开了目标专利中特定作用的输出电容器。 |
| **技术特征G**：所述输出时钟具有50％的占空比以及相对于经校正的时钟信号的频率增大的频率。《部分直接公开，但整体未被公开》 | 第[0048]段：“The duty correcting circuit 100 of FIG. 1 may maintain a duty cycle of 50%...” | 对比文件明确公开了其占空比校正电路的目标和效果是维持50%的占空比。因此，“输出时钟具有50%的占空比”这一技术效果被直接公开。然而，目标专利该特征是一个整体，还要求“相对于经校正的时钟信号的频率增大的频率”。对比文件的输出时钟FOUT/CLKOUT的频率与输入时钟FIN相同（见第[0047]段，由FOUT生成CLK和CLKB），并未进行频率倍增。因此，该特征作为一个整体（兼具50%占空比和频率增大）未被对比文件公开。 |
| **技术特征H**：进一步包括反馈回路，所述反馈回路用于在跨所述电容器的电压不同于所述参考电压的情况下校正电流失配。《未被公开》 | 第[0058]-[0069]段描述了电荷泵电路130根据CLK和CLKB信号控制VC，而VC又反馈控制duty steerer电路110（图1， 2），形成一个闭环以校正输出时钟FOUT的占空比。 | 目标专利的“反馈回路”特指其内部用于校正电荷泵自身电流失配的局部环路（例如，通过GM级比较CUD1/CUD2上的电压与VREF，产生校正电流调整上拉电流）。对比文件确实存在一个反馈回路（VC控制duty steerer，其输出生成CLK/CLKB，再反馈给电荷泵生成VC），但这个反馈回路的作用是全局性地调整输出时钟的占空比至50%，而不是用于检测和校正电荷泵电路内部晶体管（PMOS/NMOS）的电流失配。两者的目的和操作对象存在本质区别。因此，该特征未被公开。 |
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