好的，我将以一名专利代理师的身份，对您提供的对比文件US20120200328A1是否公开了目标专利CN105493403B的权利要求技术特征进行深入评估。
**对比文件名称：** 2012-08-09_US2012200328A_发明申请_US20120200328A1 Reference Clock Compensation for Fractional-N Phase Lock Loops (PLLs)
**目标专利名称：** 包括占空比校正的时钟倍频器CN105493403B
**模型名称：** DeepSeek
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### **特征比对分析**
根据目标专利权利要求的技术特征划分，创建以下特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A：** 包括：占空比校正电路，被配置用于接收输入时钟信号并且传输经校正的时钟信号，《未公开》 | 无 | **论述：** 目标专利的“占空比校正电路”是一个专门的电路模块，其功能是主动校正输入时钟信号的占空比，以输出一个“经校正的时钟信号”（参见说明书[0024], [0039]段）。对比文件虽然公开了接收输入时钟信号（clkref）并产生输出时钟（C2x）的电路（图1），但该电路（缓冲器102、延迟元件104、XOR门106）的目的是生成倍频时钟，而非校正占空比。对比文件解决的问题是倍频后时钟占空比不理想导致的偶/奇周期不匹配，但其解决方案并非通过一个“占空比校正电路”来主动校正时钟波形本身，而是通过后续的数字控制环路调整分频器的分频值来补偿这种周期误差（参见说明书[0003], [0024]段）。因此，对比文件没有公开具有“占空比校正”功能的电路模块来接收和传输“经校正的时钟信号”。 |
| **特征B：** 所述占空比校正电路包括：第一电路，用于在所述输入时钟信号的第一周期期间传输输出电压并且在所述输入时钟信号的第二周期期间校正所述第一电路的电流失配，《未公开》 | 无 | **论述：** 该特征限定了占空比校正电路的具体内部工作模式：一个电路（如目标专利的电荷泵202）在两个不同的时钟周期（如偶数和奇数周期）内交替执行“传输输出电压”和“校正自身电流失配”两种功能。对比文件完全没有涉及任何“电荷泵电流失配校正”的机制。其补偿机制是基于相位检测误差，通过数字逻辑调整分频比（N值）来调整反馈时钟的周期，以匹配参考时钟的偶/奇周期差异（说明书[0024], [0028]段）。这是一种系统级的数字补偿方法，与目标专利中通过模拟电路（电荷泵、GM级、比较器）在每个周期内实时检测并校正电流失配的技术方案有本质区别。因此，对比文件未公开该特征。 |
| **特征C：** 所述第一电路包括差分成对的晶体管，所述差分成对的晶体管用于将参考电压与跨被配置用于在所述第二周期期间接收第一电流和第二电流的电容器的电压进行比较，《未公开》 | 无 | **论述：** 该特征是特征B中“第一电路”的具体电路实现，涉及差分配对（GM级）、参考电压（VREF）、积分电容（CUD1）等具体元件和连接关系，用于在特定周期内进行电流失配的比较和校正（参见说明书[0039]段）。对比文件的方案是纯数字或数字控制的补偿方案，其核心是控制电路（308）、Σ-Δ调制器（310）和分频器（306），没有公开任何使用“差分成对的晶体管”来比较“参考电压”和“跨电容器的电压”以进行电流失配校正的模拟电路结构。因此，该特征未被对比文件公开。 |
| **特征D：** 以及第二电路，用于在所述第二周期期间传输所述输出电压并且在所述第一周期期间校正所述第二电路的电流失配，《未公开》 | 无 | **论述：** 该特征与特征B对称，限定了另一个电路（如目标专利的电荷泵204）在相反的周期内交替执行“传输输出电压”和“校正自身电流失配”的功能（说明书[0038]段）。如对特征B的论述，对比文件的补偿机制完全不同，不涉及任何电路模块进行交替的“输出电压传输”和“电流失配校正”。因此，该特征未被对比文件公开。 |
| **特征E：** 以及时钟发生器，用于接收经校正的时钟信号并且产生输出时钟，《隐含公开》 | “FIG. 1 depicts a reference clock doubler circuit 100 ... A buffer 102 outputs a full-swing clock, C1. A delay element 104 delays the full-swing clock C1 and outputs a delayed full-swing clock C2b. A logic element 106 (e.g., XOR gate) outputs a doubled reference clock C2x.”（说明书第[0003]段，图1） | **论述：** 目标专利的“时钟发生器”（如300）接收来自占空比校正器的“经校正的时钟信号”（ckdcc），并产生“输出时钟”（ck2x）。对比文件图1公开了一个“reference clock doubler circuit 100”，它包含缓冲器102、延迟元件104和逻辑门（如XOR）106，该电路接收一个时钟信号并产生一个倍频的时钟信号C2x。虽然对比文件没有明确说明其接收的是“经校正的时钟信号”，但其电路结构（缓冲、延迟、逻辑运算）构成了一个能够产生输出时钟的“时钟发生器”。根据宽松的隐含公开判断标准，本领域技术人员可以从对比文件图1公开的时钟倍频电路合理地推断出存在一个“用于接收（输入）时钟信号并且产生输出时钟”的发生器。因此，该特征被对比文件**隐含公开**。 |
| **特征F：** 进一步包括输出电容器，被配置用于在所述第一周期和所述第二周期中的每个周期期间接收所述输出电压，《未公开》 | 无 | **论述：** 目标专利中的“输出电容器”（如kCINT，图2A）是交替工作的双电荷泵结构中的关键储能元件，用于在交替周期内接收并保持由不同电荷泵（202或204）产生的输出电压VCP（说明书[0037]段）。对比文件完全没有涉及这种双电荷泵交替驱动一个公共输出电容器的结构。其电路（图1）是简单的逻辑电路，不包含此类模拟积分电容器。虽然对比文件的PLL中可能包含环路滤波器电容（如图3中的C1、C2），但其作用是完全不同的，用于稳定环路，而非在交替周期内接收来自不同电荷泵的输出电压。因此，该特征未被对比文件公开。 |
| **特征G：** 所述输出时钟具有50％的占空比以及相对于经校正的时钟信号的频率增大的频率，《隐含公开》 | “A logic element 106 (e.g., XOR gate) outputs a doubled reference clock C2x.”（说明书第[0003]段） | **论述：** 目标专利的“输出时钟”（ck2x）具有50%占空比和相对于输入（ckdcc）倍增的频率。对比文件明确公开了其电路（图1的XOR门106）产生一个“doubled reference clock C2x”，即一个倍频的时钟信号。虽然对比文件在背景技术部分（[0003]段）指出了由于输入时钟占空比不理想，导致倍频时钟C2x的占空比可能不是50%，且偶/奇周期不匹配，但其整个发明正是为了解决这个问题。本领域技术人员阅读对比文件后，可以理解其“时钟倍频器”的**目的**是产生一个频率倍增的时钟信号，并且期望其具有良好（如接近50%）的占空比。根据宽松的隐含公开标准，可以认为对比文件隐含了“产生具有相对于输入时钟频率增大的频率的输出时钟”这一技术手段。因此，该特征被对比文件**隐含公开**。 |
| **特征H：** 进一步包括反馈回路，所述反馈回路用于在跨所述电容器的电压不同于所述参考电压的情况下校正电流失配，《未公开》 | 无 | **论述：** 该特征限定了目标专利中一个具体的模拟反馈校正机制，即通过GM级（差分配对）比较积分电容（CUD1， CUD2）上的电压与参考电压（VREF）的差异，并生成校正电流来调整电荷泵的电流，从而抵消失配（说明书[0039]段）。对比文件采用的是一种完全不同的、系统级的数字反馈补偿回路。其反馈回路（如图4-8中的控制电路308、SDM 310、分频器306）是基于相位误差检测，通过调整分频器的分频值来补偿参考时钟的周期差异，而不是通过比较电容电压和参考电压来校正模拟电荷泵的电流失配。因此，该特征未被对比文件公开。 |
### **总结与代码输出**
根据以上分析：
- **特征E** 和 **特征G** 被对比文件**隐含公开**。
- 特征A、B、C、D、F、H既未被直接公开，也未被隐含公开。
因此，在回答的结尾插入对应的代码。
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