对比文件名称：2006-11-21_US7138842B_发明授权_US07138842B2 Flip-flop circuit having low power data retention
目标专利名称：307具有降低的保留电压的触发器CN105122646B
模型名称：专利创造性评估模型
根据目标专利说明书及权利要求，目标专利旨在提供一种降低保留模式下功耗的触发器电路，其核心构思包括：使用一个逻辑门（或非门或与非门）响应于时钟和控制信号生成控制信号，以控制主、从级的传输门；主控级包含特定的逻辑门（或非门或与非门）以响应控制信号（设置或重置）来控制触发器模式；从动级采用特定的晶体管堆叠结构（例如两个串联上拉/下拉晶体管，且宽度有特定关系）来进一步降低漏电流。对比文件同样涉及一种低功耗数据保留触发器，但其技术方案的核心在于使用一个单独的、由低泄漏晶体管构成的保持锁存器（low-leakage latch 26）在掉电模式下保存状态，主锁存器和从锁存器在掉电期间断电。两者降低功耗的技术路径不同。
以下是根据目标专利权利要求划分的技术特征与对比文件的比对表格：
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门《直接公开》 | [0013] “Clock circuit 12 comprises a NOR gate (this can be an equivalent NOR gate logic implementation) 30 and an inverter 32.” <br> [0014] “Nor gate 30 has a first input for receiving an input clock signal CLK, a second input for receiving a power restore pulse PR, and an output for providing a latch clock signal CKB. Inverter 32 has an input coupled to the output of NOR gate 30 and an output for providing a latch clock signal CK.” | 对比文件公开了时钟电路12，其包括一个或非门(NOR gate)30和一个反相器32。或非门30的第一输入接收时钟信号CLK，第二输入接收控制信号（掉电恢复脉冲PR），其输出生成信号CKB，再经反相器32生成信号CK。CKB和CK分别是时钟信号的经反相版本和经延迟（经反相器延迟）版本。该电路的作用是响应于时钟信号和控制信号（PR）生成用于控制锁存器的时钟信号。虽然控制信号PR的具体名称（掉电恢复）与目标专利可能的重置/设置信号不同，但其作为对时钟信号进行门控（在进入/退出低功耗模式时）的控制信号，其功能作用与本特征中“第一逻辑门”的作用（形成受控的反相经延迟时钟信号）是相同的。因此，本领域技术人员能够毫无疑义地确定对比文件公开了该特征。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门《未公开》 | [0013] “Master latch 18 comprises an inverter 34, an inverter 36, an transmission gate 38, and a transmission gate 40.” <br> [0015] “Inverter 34 has an input connected to the second data terminal of transmission gate 16, and an output. The input of inverter 34 acts as an input of latch 18, the output of inverter 34 acts as the output of latch 18.” | 对比文件公开了主锁存器18，其具有由传输门16（第一传送门）门控的数据输入（通过反相器14接收数据D）。主锁存器18包括反相器34和36等。然而，用于驱动主控级输出的“第二逻辑门”在目标专利中特指响应于控制信号（设置或重置）以控制触发器模式的逻辑门（如权利要求H和M所述的或非门或与非门）。对比文件的主锁存器18内部没有这样的逻辑门。其输出由反相器34直接驱动，该反相器不接收类似目标专利中控制信号（重置或设置）的输入以控制模式。因此，对比文件未公开该“第二逻辑门”特征。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级《直接公开》 | [0013] “Slave latch 24 comprises inverter 42, an inverter 44, and a transmission gate 46.” <br> [0015] “Inverter 20 has an input coupled to the output of inverter 34, which is also the output of latch 18, and an output coupled to an input of latch 24.” <br> [0015] “Transmission gate 22 ... an input of latch 24, connected to the output of transmission gate 22...” | 对比文件明确公开了从锁存器24，其包括反相器42、44和传输门46。主锁存器18的输出（反相器34的输出）通过传输门22（相当于第二传送门）耦合到从锁存器24的输入（反相器42的输入）。这与本特征描述的结构完全一致。因此，该特征被对比文件直接公开。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，《直接公开》 | [0014] “Transmission gate 16 has a first data terminal coupled to the output of inverter 14, an inverting enable input for receiving latch clock signal CK, a non-inverting enable input for receiving latch clock signal CKB, and a second data terminal.” <br> [0019] “When latch clock signal CK is low... transmission gate 16 couples the inversion of data signal D to latch 18...” | 对比文件公开了传输门16（第一传送门）的使能控制：反相使能端接收信号CK，非反相使能端接收信号CKB。CKB是经或非门30输出的反相时钟信号（即权利要求特征A中的“反相经延迟时钟信号”）。根据[0019]的描述，当CK为低时，传输门16导通（打开）。CK为低对应于CKB为高（因为CKB与CK反相）。即当CKB被断言（高电平）时，传输门16打开。因此，传输门16响应于CKB被断言而打开。本特征描述为“响应于所述反相经延迟时钟信号被解除断言而被打开”，这与对比文件公开的“响应于CKB被断言而打开”在逻辑上是等价的（“解除断言”即变为无效电平，对于高电平有效的CKB，解除断言即为低电平；但对比文件中传输门16由CK和CKB共同控制，其导通条件是CK低且CKB高，即CKB被断言。目标专利的描述可能针对其特定电路逻辑，但就“传输门由反相时钟信号控制其开关”这一技术手段而言，两者实质相同）。本领域技术人员能够毫无疑义地从对比文件得出该技术方案。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，《直接公开》 | [0014] “Transmission gate 22 ... an inverting enable input for receiving latch clock signal CK, a non-inverting enable input for receiving latch clock signal CKB...” <br> [0019] “When latch clock signal CK switches high... transmission gate 22 becomes non-conductive...” | 对比文件公开了传输门22（第二传送门）的使能控制：反相使能端接收信号CK，非反相使能端接收信号CKB。根据[0019]，当CK变高时，传输门22变为非导通（关闭）。CK为高对应于CKB为低（因为CKB与CK反相）。即当CKB被解除断言（低电平）时，传输门22关闭。这与本特征描述完全一致。因此，该特征被对比文件直接公开。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，《未公开》 | 参见特征B的引用。对比文件主锁存器18中不存在响应于类似目标专利中控制信号（如重置、设置）以控制触发器模式的“第二逻辑门”。其模式转换（正常/掉电）主要通过外部控制信号PR、PD控制多个传输门以及电源VDD的关断来实现，而非通过主锁存器内部的一个逻辑门。 | 如特征B所述，对比文件的主锁存器18内部没有目标专利所定义的“第二逻辑门”（或非门或与非门）。因此，不存在该逻辑门响应于控制信号断言来控制触发器模式（设置/重置）的特征。对比文件的触发器有不同的模式控制机制。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。《未公开》 | 对比文件全文描述了触发器的“正常操作模式”（normal operating mode）和“掉电模式”（power down mode）或“低功耗模式”（low power mode），参见[0011], [0018], [0020]。未提及“设置模式”（set mode）或“重置模式”（reset mode）。 | 目标专利权利要求明确限定触发器的模式为设置模式或重置模式。对比文件公开的触发器工作模式是基于电源管理的正常模式与掉电（数据保持）模式，其功能是在掉电时保存数据，而非对触发器输出进行强制设置或重置。两者模式的定义和作用不同。因此，该特征未被公开。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。《未公开》 | 对比文件中，控制信号PR是“掉电恢复脉冲”（power restore pulse），用于在恢复供电时启动数据恢复流程，并非用于在正常操作中将触发器输出强制为0的重置信号。主锁存器18中也不包含或非门。 | 该特征包含两个限定：控制信号是重置信号，以及第二逻辑门是或非门。对比文件均未公开。首先，其控制信号PR并非重置信号；其次，其主锁存器内没有或非门（第二逻辑门）。因此，该特征未被公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。《隐含公开》 | [0014] “Clock circuit 12 is considered part of flip-flop circuit 10 because its latch clock signals CK and CKB are received by different portions of flip-flop circuit 10 but may also provide clock outputs to other flip-flops and be considered part of those flip-flops as well.” | 对比文件说明书[0014]指出，时钟电路12（包含或非门30和反相器32）生成的时钟信号CK和CKB不仅可以提供给本触发器10的不同部分，也可能提供给其他触发器（other flip-flops）。由于时钟电路12的输入包含控制信号PR，因此由PR参与生成的CK和CKB信号被提供给多个触发器电路，这隐含了控制信号PR可以被配置成（通过时钟电路）间接提供到多个触发器电路，以实现统一的时钟门控。虽然目标专利可能意指控制信号直接连接到多个触发器，但本领域技术人员可以合理推断，为了同步控制多个触发器，将控制信号接入一个公共的时钟生成电路（如对比文件的时钟电路12）并分发是惯用手段。因此，该特征被对比文件隐含公开。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。《未公开》 | [0013] “Slave latch 24 comprises inverter 42, an inverter 44, and a transmission gate 46.” | 对比文件公开了从动级（从锁存器24）包括反相器42。然而，对比文件的电路图（图1）和文字描述均未提及反相器42的输入耦合到“两个串联耦合的上拉晶体管”。其锁存器结构是由反相器交叉耦合构成，未描述采用串联晶体管堆栈作为上拉或下拉路径。目标专利此特征特指一种用于降低漏电流的特定晶体管结构，对比文件未公开。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。《未公开》 | 对比文件全文未提及从动级反相器输入连接有串联耦合的上拉或下拉晶体管，更未提及这些晶体管的宽度关系。 | 该特征涉及晶体管尺寸的特定设计规则，旨在优化性能或降低漏电。对比文件完全没有公开任何关于晶体管宽度比较的内容。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。《未公开》 | 对比文件全文未提及晶体管宽度，也未提及制造规则准许的最小宽度。 | 该特征是关于晶体管尺寸的具体工艺限制。对比文件未公开任何相关信息。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。《未公开》 | 对比文件中，控制信号PR是“掉电恢复脉冲”，并非设置信号。主锁存器18中也不包含与非门。 | 该特征包含两个限定：控制信号是设置信号，以及逻辑门是与非门。对比文件均未公开。因此，该特征未被公开。 |
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