对比文件名称：2008-09-11_US2008218234A_发明申请_US20080218234A1 LOW POWER FLIP-FLOP CIRCUIT
目标专利名称：307具有降低的保留电压的触发器CN105122646B
本次调用的模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门《直接公开》 | [0030] The clock generating circuit 306 includes a tri-state inverter 334, two serially connected NMOS pull down transistors 336 and 338, and an inverter 340. ... The tri-state inverter 334 is controlled by signals S and SN... | 对比文件公开了时钟生成电路（clock generating circuit）306，其包括三态反相器334。该三态反相器334受控于信号S和SN（S为比较信号，SN为其反相信号），而信号S是由与非门308基于内部时钟信号CP和比较信号生成的（参见[0030]段）。因此，三态反相器334响应于外部时钟CLK（通过与非门308和反相器340形成的控制逻辑）和内部生成的控制信号（S/SN），生成了一个受控的、反相的时钟信号（在节点CPN）。该信号的功能与目标专利中或非门133响应于时钟信号103和控制信号104生成“时钟信号的经选择性地门控的反相版本”的作用是相同的，都是为了在特定条件下控制时钟路径。因此，本领域技术人员能够毫无疑义地确定对比文件公开了响应于时钟信号和控制信号以形成反相经延迟时钟信号的逻辑门（三态反相器334）。 |
| 技术特征B：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门《直接公开》 | [0029] The flip-flop circuit 302 includes two tri-state inverters 312 and 314, two transmission gates 316 and 318 and inverters 320, 322, 324, 326 and 328. ... The sensing circuit 304 includes a first transmission gate 330 and a second transmission gate 332... | 对比文件图3和[0029]段公开了触发器电路302，其包括主锁存器（master latch）和从锁存器（slave latch）。主锁存器包括传输门316（即第一传送门）用于门控数据输入D，以及三态反相器312（即第二逻辑门）用于驱动主控级的输出（连接到传输门318的输入）。三态反相器312作为锁存器的驱动部分，其功能与目标专利中主控级101的或非门122（或图3的与非门304）类似，都是用于驱动主控级的输出。因此，该技术特征被直接公开。 |
| 技术特征C：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级《直接公开》 | [0029] ... two transmission gates 316 and 318... | 对比文件[0029]段和图3明确公开了触发器电路302包括两个传输门（transmission gate）316和318。传输门318（即第二传送门）将主锁存器的输出（即主控级的输出）耦合到从锁存器（即从动级）的输入。这直接对应于目标专利中从动级102通过传输门127耦合到主控级101的输出。因此，该技术特征被直接公开。 |
| 技术特征D：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，《直接公开》 | [0029] ... The flip-flop circuit 302 includes two tri-state inverters 312 and 314, two transmission gates 316 and 318... | 对比文件图3显示，传输门316（第一传送门）由时钟信号CP和CPN控制。根据CMOS传输门的常规工作原理，当CP为低电平（逻辑0）、CPN为高电平（逻辑1）时，传输门316导通（打开）。CP是内部时钟信号，由外部时钟CLK通过时钟生成电路306产生。当控制信号S为低时，三态反相器334关闭，节点CP通过上拉维持在高电平（参见[0031]段），此时CP为高，传输门316关闭。当控制信号S为高，三态反相器334导通，CP跟随外部时钟CLK的反相版本。因此，当CP为低时，传输门316打开。CP可以被视为一种“经延迟”的时钟信号（相对于外部CLK），其低电平状态对应于目标专利中“反相经延迟时钟信号被解除断言”（例如，信号为低电平）。因此，本领域技术人员能够毫无疑义地确定对比文件中的第一传送门（316）被配置为在内部时钟CP为低（即反相经延迟时钟信号被解除断言）时打开。 |
| 技术特征E：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，《直接公开》 | [0029] ... two transmission gates 316 and 318... | 对比文件图3显示，传输门318（第二传送门）同样由时钟信号CP和CPN控制。根据CMOS传输门的常规工作原理，当CP为低电平（逻辑0）、CPN为高电平（逻辑1）时，传输门318关断（关闭）。这与特征D的分析逻辑一致。当内部时钟信号CP为低（即反相经延迟时钟信号被解除断言）时，传输门318关闭。这直接对应于目标专利中第二传送门127在特定时钟相位下关闭的功能。因此，该技术特征被直接公开。 |
| 技术特征F：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，《未公开》 | [0029] ... The flip-flop circuit 302 includes two tri-state inverters 312 and 314... | 对比文件中的第二逻辑门（三态反相器312）是主锁存器的锁存反馈元件，其导通/关断状态由时钟信号CP和CPN控制，用于在时钟高电平时锁存数据（参见[0004]段对常规触发器操作的描述）。它并不直接响应于一个外部“控制信号”（如重置或设置信号）的“断言”来改变触发器的操作模式（如从正常模式切换到重置或设置模式）。对比文件的控制信号S（或SN）用于控制时钟生成电路306，以在数据不变时抑制内部时钟切换，从而降低功耗（State II模式），而不是用于控制触发器进行重置或设置。因此，对比文件未公开“第二逻辑门响应于控制信号的断言来控制触发器的模式”这一技术特征。 |
| 技术特征G：所述触发器的模式选自包括设置模式和重置模式的集合。《未公开》 | 全文 | 对比文件全文（包括附图说明和具体实施方式）均未提及触发器的“设置模式”或“重置模式”。对比文件所描述的触发器是一个常规的、带有时钟门控功能的D触发器，其操作模式聚焦于降低时钟切换功耗（State II模式），而非进行异步重置或设置。因此，该技术特征未被对比文件公开。 |
| 技术特征H：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。《未公开》 | 全文 | 对比文件中的控制信号S是由输入D和输出Q比较后生成的信号（参见[0030]段），用于在数据未改变时门控时钟，并非外部提供的“重置信号”。其次，对比文件中主锁存器的第二逻辑门是三态反相器312，而非“或非门”。因此，该技术特征未被对比文件公开。 |
| 技术特征I：其特征在于，所述控制信号被配置成提供到多个触发器电路。《未公开》 | 全文 | 对比文件仅描述了一个单独的触发器电路300及其内部结构。说明书和附图中均未提及或暗示其控制信号（S/SN）被配置成可以提供给“多个触发器电路”。该特征涉及时钟/控制信号的共享架构，在对比文件中没有依据。 |
| 技术特征J：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。《未公开》 | [0029] ... inverters 320, 322, 324, 326 and 328. | 对比文件的从动级（slave latch）包括反相器324。然而，对比文件图3所示的电路图中，反相器324的输入直接连接到传输门318的输出，并未显示耦合到“两个串联耦合的上拉晶体管”。对比文件的锁存器（如三态反相器314）内部可能包含上拉晶体管，但并未公开如目标专利图1中明确示出的、两个串联的pMOS晶体管（131,132）直接连接到反相器输入的结构。因此，该具体结构特征未被公开。 |
| 技术特征K：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。《未公开》 | 全文 | 如特征J所述，对比文件未公开反相器输入耦合到两个串联上拉晶体管和两个串联下拉晶体管的具体结构。进一步地，对比文件全文完全没有涉及任何晶体管的“宽度”比较或尺寸设计，特别是关于上拉和下拉晶体管宽度比例以实现特定电气性能（如降低保留电压）的教导。因此，该技术特征未被公开。 |
| 技术特征L：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。《未公开》 | 全文 | 对比文件全文未提及任何关于晶体管宽度等于“制造规则所准许的最小宽度”的内容。该特征涉及具体的工艺尺寸优化，在对比文件中没有依据。 |
| 技术特征M：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。《未公开》 | 全文 | 首先，对比文件中的控制信号S并非“设置信号”。其次，对比文件中主锁存器的逻辑门是三态反相器312，并非响应于设置信号的“与非门”。虽然对比文件[0030]段提到了一个“NAND gate 308”，但该与非门是用于生成控制信号S的逻辑部件，位于时钟生成路径中，并非触发器主控级中用于响应设置信号控制模式的那个“第二逻辑门”。因此，该技术特征未被公开。 |
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