**对比文件名称**：2006-10-17_US7123068B_发明授权_US07123068B1 Flip-flop circuit having low power data retention
**目标专利名称**：307具有降低的保留电压的触发器CN105122646B
**模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门 《直接公开》 | 图4及对应说明书描述： “Flip-flop 148 differs from flip-flop 10 in that power down signal PD* and clock signal CK have been combined to create signals labeled “CKPD” and “CKPD*” ... NAND logic gate 155 and inverter 157 are illustrated in FIG. 4 as a way to implement the combinational logic...” （说明书第[0031]段） | 对比文件公开了NAND逻辑门155和反相器157的组合，其接收时钟信号CK和掉电控制信号PD*，生成组合后的信号CKPD和CKPD*。NAND门155响应于时钟CK和控制信号PD*，其输出经反相器157反相后，实质上是生成了时钟信号CK的一个受控（门控）且反相并延迟的版本（CKPD*）。该逻辑组合在对比文件中的作用是生成用于控制从锁存器中传输门（156）的门控时钟信号，以在低功耗模式下隔离从锁存器。这与目标专利中第一逻辑门（或非门133和反相器109的组合）响应于时钟信号103和控制信号104生成反相经延迟时钟信号（如CLKB），用于控制主控级和从动级传输门的开闭，在功能和作用上相同，都是基于时钟和控制信号产生门控时钟。本领域技术人员能够毫无疑义地从对比文件图4及描述中得出该技术方案。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门 《隐含公开》 | 图1及对应说明书描述： “The master latch 14 includes transmission gates 24 and 30 and inverters 26 and 28.” “Inverter 26 has an input connected to node N1.” “An output of inverter 28 is connected to an input of transmission gate 30.” ... “The output of inverter 26 is coupled to an input of transmission gate 18 through inverter 16.” （说明书第[0016]段） | 对比文件明确公开了主锁存器（master latch 14），其包括由传输门24（相当于第一传送门）门控的数据输入（通过反相器12接收D）。主锁存器14还包括由交叉耦合的反相器26和28形成的锁存结构，该结构驱动主锁存器的输出（节点N1，后经反相器16输出）。虽然对比文件未明确将该交叉耦合反相器对称为一个独立的“第二逻辑门”，但其组合（反相器26和28）共同实现了锁存和驱动主控级输出的功能。在目标专利中，“第二逻辑门”（如或非门122或与非门304）同样用于驱动主控级输出并响应控制信号。本领域技术人员阅读对比文件后，能够合理推断出主锁存器需要一个锁存和驱动单元来维持和输出状态，对比文件中交叉耦合的反相器对正是实现此功能的常规手段之一。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级 《直接公开》 | 图1及对应说明书描述： “The output of inverter 26 is coupled to an input of transmission gate 18 through inverter 16.” “Transmission gate 18 has an output connected to an input of inverter 22.” （说明书第[0016]段） 图4及对应说明书描述： “Transmission gate 18 has an output connected to an input of inverter 158.” （说明书第[0031]段） | 对比文件明确公开了从锁存器（slave latch 20, 150, 170），其通过一个传输门（图1、4、5中的传输门18）耦合到主锁存器（master latch 14）的输出（经反相器16后）。传输门18即相当于“第二传送门”。该结构在对比文件中的作用是在正常模式下将主锁存器的数据传递至从锁存器，与目标专利中第二传送门（127）将主控级输出耦合至从动级输入的作用完全相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开， 《直接公开》 | 图1及对应说明书描述： “Transmission gate 24 receives CK* on its true control input and CK on its complementary control input.” （说明书第[0016]段） 结合图2时序图说明：在正常模式（Normal Mode）下，当CK为低电平时，传输门24导通（打开）。 | 对比文件公开了传输门24（相当于第一传送门）由时钟CK及其反相信号CK*控制。当CK为低电平（逻辑0）时，其反相版本CK*为高电平（逻辑1），根据传输门控制逻辑，此时传输门24打开。在目标专利中，“反相经延迟时钟信号被解除断言”对应于该信号为逻辑高（例如，CLKB=1），此时第一传送门（121）打开。虽然目标专利的信号生成路径更复杂（经过或非门和反相器），但对比文件中由CK直接产生的CK*就是CK的反相版本，且未强调“延迟”，但对于本领域技术人员而言，信号经过反相器产生的微小延迟是固有特性。控制逻辑的核心在于：当原始时钟为低时，其反相信号为高，并控制第一传输门打开。该控制逻辑和作用在对比文件和目标专利中是一致的。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术方案。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭， 《直接公开》 | 图1及对应说明书描述： “Transmission gate 18 is controlled using complementary clock signals CK/CK*.” （说明书第[0016]段） 结合图2时序图及电路工作原理：在正常模式下，当CK为高电平时，传输门18关闭。 | 对比文件公开了传输门18（相当于第二传送门）由时钟CK及其反相信号CK*控制。当CK为高电平（逻辑1）时，其反相信号CK*为低电平（逻辑0），此时传输门18关闭。在目标专利中，“反相经延迟时钟信号被解除断言”（例如CLKB=1）时，第二传送门（127）关闭。与特征D同理，对比文件中CK*是CK的反相版本，其控制逻辑是：当原始时钟为高时，其反相信号为低，并控制第二传输门关闭。该控制关系与目标专利相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式， 《隐含公开》 | 图3及对应说明书描述： “The flip-flop 50 includes a set/reset function.” “...in normal operation (PD de-asserted), when R is asserted to logic high, Q is forced to a logic low, regardless of the state of CK. Similarly, ... when S is asserted to logic high, Q is forced to a logic high...” “Inverting circuit 72 includes the additional functions of set and reset.” （说明书第[0027], [0030]段） | 对比文件图3的实施例公开了具有置位（Set）/复位（Reset）功能的触发器。其中的反相电路72（inverting circuit 72）接收置位信号S和复位信号R。当这些控制信号（如R或S）被断言（asserted，即变为有效逻辑电平）时，反相电路72会强制主锁存器的输出为特定状态，从而控制触发器进入置位或复位模式，进而影响最终的输出Q。这相当于目标专利中“第二逻辑门响应于控制信号的断言来控制触发器的模式”。虽然对比文件中的“第二逻辑门”是以一个组合了反相和置位/复位功能的电路72形式存在，而非一个简单的标准逻辑门（如或非门、与非门），但其响应控制信号（Set/Reset）来改变触发器工作模式（强制输出）的核心功能已被公开。本领域技术人员可以合理推断出，实现此类模式控制功能需要一个逻辑电路来响应控制信号，对比文件的电路72即为此目的。因此，该特征被隐含公开。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。 《直接公开》 | 图3及对应说明书描述： “The flip-flop 50 includes a set/reset function.” （说明书第[0027]段） “...when R is asserted ... Q is forced to a logic low... when S is asserted ... Q is forced to a logic high...” （说明书第[0030]段） | 对比文件明确描述了触发器50具有置位（Set）和复位（Reset）功能。当复位信号R断言时，触发器输出Q被强制为低（重置模式）；当置位信号S断言时，输出Q被强制为高（设置模式）。这直接公开了触发器的模式包括设置模式和重置模式。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。 《隐含公开》 | 图3及对应说明书描述： “Inverting circuit 72 includes the additional functions of set and reset.” “...when R is asserted to logic high, Q is forced to a logic low...” （说明书第[0027], [0030]段） | 对比文件公开了控制信号包括复位信号R（重置信号）。反相电路72（inverting circuit 72）用于实现复位功能。虽然电路72的内部具体结构未明确图示为标准的或非门，但其接收复位信号R并在线路中实现“当R为高时，强制输出为低”的逻辑功能，这实质上是一种或非逻辑（例如，当R=1时，输出为0，无论另一输入为何）。在数字电路设计领域，实现复位功能常用或非门。本领域技术人员基于对比文件公开的复位功能需求，能够合理且直接地推断出可以使用一个或非门来实现该功能，即第二逻辑门可以是或非门。因此，该技术特征被对比文件隐含公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。 《隐含公开》 | 说明书第[0001]-[0003]段提到了相关申请，以及第[0037]段描述了PD信号传播到所有触发器。虽然没有明确描述一个控制信号同时驱动多个触发器的具体连接图，但本领域技术人员公知，在集成电路中，全局控制信号（如复位、置位、掉电信号）通常被布线到多个需要该控制功能的触发器电路，以实现统一控制。对比文件提及的“flip-flop circuit”本身就是可复用的基本单元。基于此公知常识，可以合理推断对比文件中的控制信号（如PD、R、S）可以被配置成提供到多个触发器电路。因此，该特征被隐含公开。 | |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。 《未公开》 | 对比文件全文，特别是图1、3、4、5的从锁存器结构描述。 | 对比文件的从锁存器（slave latch）结构中确实包含反相器（如图1的22，图4的158等）。然而，对比文件的所有实施例均未描述或图示该反相器的输入被耦合到“两个串联耦合的上拉晶体管”。目标专利的该特征涉及从动级内部反相器输入节点的具体晶体管级连接结构（例如，图2中的pMOS晶体管131和132串联后连接到反相器128的输入），旨在通过调整上拉强度来降低保留电压。对比文件完全没有公开这样的具体晶体管连接关系。因此，该技术特征既未被直接公开，也未被隐含公开（本领域技术人员无法从对比文件内容中合理推断出此特定结构）。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。 《未公开》 | 对比文件全文。 | 如特征J所述，对比文件未公开反相器输入节点连接两个串联上拉晶体管的结构，自然也未公开其与两个串联下拉晶体管耦合的结构。更未提及任何关于上拉晶体管与下拉晶体管宽度比较的技术内容。目标专利的此特征是为了优化漏电流和噪声容限而采取的特定尺寸设计。对比文件完全没有涉及。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。 《未公开》 | 对比文件全文。 | 对比文件完全没有提及任何关于晶体管宽度，特别是下拉晶体管宽度等于最小制造规则的技术内容。这是目标专利为了进一步降低功耗而采取的非常具体且非公知的尺寸优化手段。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。 《隐含公开》 | 图3及对应说明书描述： “The flip-flop 50 includes a set/reset function.” “...when S is asserted to logic high, Q is forced to a logic high...” “Inverting circuit 72 includes the additional functions of set and reset.” （说明书第[0027], [0030]段） | 对比文件公开了控制信号包括置位信号S（设置信号）。反相电路72（inverting circuit 72）用于实现置位功能。虽然电路72的内部具体结构未明确图示为标准的与非门，但其接收置位信号S并在线路中实现“当S为高时，强制输出为高”的逻辑功能，这实质上可能涉及与非逻辑或其他组合逻辑。在数字电路设计领域，实现置位功能也常用与非门（例如，结合其他输入）。本领域技术人员基于对比文件公开的置位功能需求，能够合理推断出可以使用一个与非门（或包含与非逻辑的电路）作为逻辑门的一部分来实现该功能。因此，该技术特征被对比文件隐含公开。 |
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