**目标专利名称**：具有降低的保留电压的触发器 CN105122646B
**对比文件名称**：1991-05-14_US5015875A_发明授权_US5015875A Toggle-free scan flip-flop
**本次调用的模型名称**：DeepSeek-R1
根据目标专利说明书和权利要求，结合对比文件US5015875A的内容，现进行技术特征比对和公开性判断如下：
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **特征A：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门**<br>**判断结果：《直接公开》** | 对比文件图4及对应描述：“Clock inhibiting logic 23 comprises a NAND gate 88, inverter 90... NAND gate 88 has a first input for receiving a clock (CK) signal, and a second input for a complementary RESET signal (RESETB), and an output coupled to node 66'.”（时钟抑制逻辑23包括与非门88、反相器90...与非门88具有用于接收时钟（CK）信号的第一输入、用于接收互补RESET信号（RESETB）的第二输入，以及耦合到节点66'的输出。） | 目标专利中，“第一逻辑门”指图1中的或非门133和反相器109，其响应于时钟信号103和控制信号104，产生时钟信号的反相经延迟版本（即CLK和CLK_D）。对比文件中，图4的与非门88响应于时钟信号CK和复位控制信号RESETB，其输出（节点66'）经过反相器30'（图中未在引用段落详述，但图4明确示出）产生用于控制传输门24'的时钟信号。该组合（NAND88+后续反相器）同样响应于时钟和控制信号，并产生了一个受控制信号门控的、相对于原始CK有一定逻辑变换和延迟的时钟信号。两者作用均为基于时钟和控制信号生成用于控制触发器内部传输门的时钟信号。因此，本领域技术人员能毫无疑义地认为对比文件公开了该技术特征。 |
| **特征B：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门**<br>**判断结果：《直接公开》** | 对比文件图4及对应描述：“Latch 15' comprises inverters 34', and 36', and a transmission gate 24'.”（锁存器15'包括反相器34'、36'和传输门24'。）以及“Transmission gate 24' has a first terminal connected to node 62', and a second terminal connected to node 70'.”（传输门24'具有连接到节点62'的第一端和连接到节点70'的第二端。）节点62'接收来自扫描MUX 13'的数据（D或SDI），因此传输门24'门控了主锁存器15'的数据输入。反相器34'的输入连接节点70'，输出连接节点72'并反馈，其驱动了主锁存器15'的输出（至传输门26'）。 | 目标专利中，主控级101（图1）包含由传输门121门控的数据输入，以及驱动其输出的或非门122。对比文件中，主锁存器15'作为主控级，其数据输入由传输门24'门控，其输出由反相器34'（作为锁存器的一部分，起到驱动输出的作用）驱动。两者结构均为由传输门控制输入的主锁存器结构，并包含驱动输出的逻辑元件（目标专利为或非门，对比文件为反相器，均为逻辑门的一种）。功能均为在时钟控制下锁存数据。因此被直接公开。 |
| **特征C：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级**<br>**判断结果：《直接公开》** | 对比文件图4及对应描述：“Latch 17' comprises inverters 38', and 40', and a transmission gate 26'.”（锁存器17'包括反相器38'、40'和传输门26'。）以及“Transmission gate 26' has a first terminal connected to the output of inverter 34', and a second terminal connected to a node 74'.”（传输门26'具有连接到反相器34'的输出的第一端和连接到节点74'的第二端。） | 目标专利中，从动级102（图1）通过传输门127耦合到主控级101的输出（即主控级的输入到从动级）。对比文件中，从锁存器17'作为从动级，通过传输门26'耦合到主锁存器15'的输出（反相器34'的输出）。两者结构完全一致，均为通过一个传输门将主控级的输出连接到从动级的输入。因此被直接公开。 |
| **特征D：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，**<br>**判断结果：《隐含公开》** | 对比文件图4及对应描述：传输门24'的导通由CK和CK*（CK的反相）控制。当CK为高电平时，传输门24'导通（参见对图2传输门操作的描述：“When the true clock input is a logic high, a conductive path is formed...”）。CK为高时，若RESETB也为高（非复位状态），NAND门88输出为低，此低电平信号经反相器30'反相后作为CK*提供给传输门24'。 | 目标专利中，“反相经延迟时钟信号”指由或非门133和反相器109产生的信号。特征D要求第一传输门（即主控级的传输门121）在该信号被解除断言（例如，为低电平）时打开。在对比文件中，第一传输门（24'）在CK为高时打开。CK为高对应于NAND门88输出为低（当RESETB为高时），此低电平信号可视为一个“经NAND门处理的反相时钟信号”。虽然对比文件未明确使用“解除断言”一词，且控制逻辑的细节（使用NAND和反相器）与目标专利（使用NOR和反相器）不完全相同，但本领域技术人员可以理解，在对比文件的正常操作模式（非复位）下，传输门24'的开启由时钟信号CK的高电平触发，而此高电平CK必然导致NAND门88输出低（即其产生的控制信号为低）。这种“当时钟有效时打开主级传输门”的功能是触发器的基础时序操作。因此，可以合理推断对比文件隐含公开了：存在一种由时钟和控制信号产生的衍生时钟信号，当该信号处于某种状态（如低电平）时，主级传输门打开。 |
| **特征E：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，**<br>**判断结果：《隐含公开》** | 对比文件图4及对应描述：传输门26'的导通由CK和CK*控制。当CK为低电平时，传输门26'导通（基于对图2传输门操作的描述，传输门26'的时钟极性与24'相反）。CK为低时，NAND门88输出为高（当RESETB为高时）。 | 目标专利中，第二传输门（从动级的传输门127）在“反相经延迟时钟信号”被解除断言（例如，为低）时关闭。在对比文件中，第二传输门（26'）在CK为低时关闭（非导通）。CK为低对应于NAND门88输出为高（当RESETB为高时）。同理，虽然信号生成路径不同，但触发器从级传输门在与主级传输门相反的时钟相位下动作是基本设计原则。本领域技术人员可以从对比文件公开的“CK低时传输门26'关闭”以及“CK低导致NAND门88输出高”中，合理推断出存在一个由时钟和控制信号产生的信号（此处为NAND门88输出的高电平），其状态（高）与第二传输门的关闭相关联。因此，该特征被隐含公开。 |
| **特征F：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，**<br>**判断结果：《直接公开》** | 对比文件图4及对应描述：“If the test results create a reset condition... RESETB is a logic low, therefore, NAND gate 88 inhibits the clock signal by providing a logic high output at node 66', regardles of the logic state of the CK signal.”（如果测试结果产生复位条件... RESETB为逻辑低，因此，无论CK信号的逻辑状态如何，与非门88通过在节点66'提供逻辑高输出来抑制时钟信号。）以及“The RESETB signal is inverted by inverter 90, which provides a logic high voltage to the gate of transistor 92, causing transistor 92 to become conductive, thereby discharging the voltage at node 70'.”（RESETB信号被反相器90反相，向晶体管92的栅极提供逻辑高电压，导致晶体管92导通，从而对节点70'的电压进行放电。） | 目标专利中，“第二逻辑门”指主控级中的或非门122（图1）或与非门304（图3），其响应于控制信号（重置或设置）的断言，强制主控级输出特定值，从而控制触发器进入重置或设置模式。对比文件中，虽然没有一个与主锁存器输出端直接并联的完全相同的“第二逻辑门”，但存在控制主锁存器状态的机制。当控制信号RESETB断言（低有效）时，一方面NAND门88输出恒高以抑制时钟，使传输门24'关闭；另一方面，通过反相器90和晶体管92将主锁存器内部节点70'放电至低电平。这个组合（NAND门88+反相器90+晶体管92）共同响应于控制信号RESETB的断言，实现了对主锁存器状态的控制（强制复位），从而控制了触发器的工作模式（进入复位模式）。其作用与目标专利中第二逻辑门控制模式的作用相同。因此，本领域技术人员能毫无疑义地得出对比文件公开了该特征。 |
| **特征G：所述触发器的模式选自包括设置模式和重置模式的集合。**<br>**判断结果：《未公开》** | 对比文件全文仅公开了复位（RESET）功能。例如，图4及描述中只涉及异步复位（asynchronously resetable）。说明书第[0027]段提到“CIARSFF 12' is, however, asynchronously setable or resetable”，但后续描述和附图均只详细描述了复位（RESET）的实现，未对“setable”（可设置）的具体电路或操作进行任何展开说明。 | 目标专利明确要求触发器的模式可以是设置模式或重置模式。对比文件虽然提及了“asynchronously setable or resetable”，但这仅是一个宽泛的、未具体实施的概念陈述。说明书中没有任何电路图、信号连接或操作时序来展示如何实现“设置”（SET）功能。根据专利审查指南，仅提及某功能而未提供具体技术手段使本领域技术人员能够实现，不构成公开。因此，对比文件仅公开了重置模式，未公开设置模式。特征G未被公开。 |
| **特征H：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。**<br>**判断结果：《未公开》** | 对比文件图4公开控制信号为RESETB（低有效复位信号）。用于响应控制信号并影响主锁存器状态的逻辑元件包括NAND门88、反相器90和晶体管92。未使用或非门作为直接响应RESETB并驱动主锁存器输出的“第二逻辑门”。 | 目标专利该特征是对特征F的进一步限定，明确控制信号是重置信号，且第二逻辑门是或非门。对比文件虽然使用了重置信号（RESETB），但其用于控制主锁存器状态的“第二逻辑门”并非一个单一的或非门，而是一个由NAND门、反相器和晶体管组成的组合电路。尽管功能上都能实现复位控制，但具体电路结构不同。本领域技术人员不能从对比文件中毫无疑义地得出或必须使用一个或非门来实现此功能。因此，该具体结构特征未被直接公开。考虑到对比文件公开了不同的具体电路，且该差异并非公知常识的简单替换，也不构成隐含公开。 |
| **特征I：其特征在于，所述控制信号被配置成提供到多个触发器电路。**<br>**判断结果：《未公开》** | 对比文件全文未提及RESETB信号被配置成提供到多个触发器电路。图1所示的系统8中，每个CIARSFF 12'都有自己的复位输入连接到复位解码逻辑14，但未说明这些复位信号是同一个信号。说明书描述聚焦于单个CIARSFF 12'的操作。 | 目标专利说明书中提到（第[0037]段）时钟路径的或非门和反相器可被耦合到多个重置触发器。这是为了共享时钟门控逻辑以降低面积开销。对比文件未描述将控制信号（RESETB）或时钟抑制逻辑的输出（节点66'）共享给多个触发器。该特征涉及电路系统的配置方式，对比文件没有给出任何相关教导或启示。因此，未被公开。 |
| **特征J：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。**<br>**判断结果：《未公开》** | 对比文件图4中，从锁存器17'包含反相器38'。反相器38'的输入（节点74'）通过传输门26'连接到主锁存器输出。图4是逻辑图，未展示晶体管级的具体实现，特别是未描述反相器38'的输入是否以及如何连接到两个串联的PMOS（上拉）晶体管。 | 目标专利该特征涉及晶体管级的电路细节（参见图1，反相器128的输入连接到pMOS晶体管131和132）。对比文件仅提供了逻辑门和传输门级别的示意图，未公开任何关于反相器输入连接至特定晶体管堆栈（尤其是两个串联上拉晶体管）的电路结构。本领域技术人员无法从对比文件的逻辑图中毫无疑义地或通过合理推断得出该具体的晶体管级连接关系。因此，未被公开。 |
| **特征K：其特征在于，所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。**<br>**判断结果：《未公开》** | 对比文件全文未提及任何晶体管的尺寸或宽度关系。 | 目标专利该特征是为了降低保留电压而采取的特定晶体管尺寸优化措施（参见说明书第[0043]段）。对比文件完全没有涉及晶体管的物理尺寸或宽长比。这是一个具体的工艺设计选择，而非逻辑功能的必然结果。因此，未被公开。 |
| **特征L：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。**<br>**判断结果：《未公开》** | 对比文件全文未提及任何晶体管的尺寸或宽度关系，更未提及使用最小宽度规则。 | 目标专利该特征同样是具体的工艺设计选择，旨在进一步降低功耗（参见说明书第[0043]段）。对比文件完全没有涉及此内容。因此，未被公开。 |
| **特征M：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。**<br>**判断结果：《未公开》** | 对比文件未公开“设置信号”（SET）。虽然说明书第[0027]段提到“asynchronously setable”，但未提供任何具体实施方式。图4中的逻辑门88是与非门，但其响应的是重置信号（RESETB），而非设置信号。 | 目标专利该特征对应图3的实施例，其中控制信号104是设置信号，主控级中的逻辑门304是与非门。对比文件既未公开设置信号，也未公开响应于设置信号的主控级与非门结构（图4的与非门88在时钟路径上，且响应于复位信号）。因此，该特征未被公开。 |
### 结论
根据以上分析，对比文件US5015875A直接公开了技术特征A、B、C、F；隐含公开了技术特征D、E；未公开技术特征G、H、I、J、K、L、M。
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