对比文件名称：2007-01-04_US2007001729A_发明申请_US20070001729A1 Digital storage element architecture comprising dual scan clocks and preset functionality
目标专利名称：具有降低的保留电压的触发器CN105122646B
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门《直接公开》 | [0034]段：“The NOR gate 52 receives the FCLK/SCK1 and SE signals as inputs and provides its output to inverter 54.” <br> （译文：或非门52接收FCLK/SCK1和SE信号作为输入，并将其输出提供给反相器54。） | 对比文件公开了或非门52，其第一输入接收时钟信号（FCLK/SCK1），第二输入接收控制信号（扫描使能SE）。该或非门的输出即为时钟信号在控制信号作用下的反相版本。反相器54进一步延迟和/或整形该信号。这与目标专利中“响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门”的技术特征完全相同。在目标专利中，该逻辑门（或非门133）用于生成反相经延迟时钟信号以控制传输门；在对比文件中，或非门52的输出（及后续反相器54）同样用于控制传输门58和64的使能端。作用均为基于控制信号对时钟进行门控和反相，以生成用于触发器内部时序控制的信号。因此，本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门《直接公开》 | [0034]段：“The DI input is provided through inverter 56 to pass gate 58.” 以及 [0034]段：“The output of pass gate 58 is provided through inverter 66 to the slave latch 52.” 和 [0059]段：“The master latch 50 comprises a NOR gate 52, inverters 54, 56, 60, 62 and 66, and pass gates 58, 64, and 68.” <br> （译文：数据输入DI通过反相器56提供给传输门58。传输门58的输出通过反相器66提供给从锁存器52。主锁存器50包括或非门52，反相器54、56、60、62和66，以及传输门58、64和68。） | 对比文件明确公开了主锁存器（即主控级）50。其数据输入DI经由传输门（即第一传送门）58进行门控。主锁存器50还包括或非门122（在[0059]段及图9中明确示出），该或非门驱动主控级的输出节点69至从动级。目标专利中的“第二逻辑门”对应此处的或非门122。两者在电路结构中的作用均为接收主控级内部锁存信号及控制信号（如重置），并驱动输出至从动级。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级《直接公开》 | [0034]段：“The slave latch 52 receives the output (node 69) of the master latch 50 and provides that signal to the pass gate 78...” <br> （译文：从锁存器52接收主锁存器50的输出（节点69）并将该信号提供给传输门78...） | 对比文件明确公开了从锁存器（即从动级）52。该从动级通过传输门（即第二传送门）78耦合到主锁存器（主控级）50的输出节点69。这与目标专利权利要求中“从动级具有由第二传送门耦合到所述主控级的输入”的描述完全一致。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，《直接公开》 | [0034]段：“The outputs of NOR gate 52 and inverter 54 couple to the enables 58a and 58b of pass gate 58.” 结合图9电路可知，当或非门52输出为低、反相器54输出为高时，传输门58（即第一传送门）打开。或非门52的输出即为“反相经延迟时钟信号”。当该信号为低（被解除断言）时，传输门58打开。 | 在对比文件电路中，传输门58的使能端由或非门52的输出（反相时钟信号）及其通过反相器54后的版本控制。根据CMOS传输门的工作原理，当一端为低电平、另一端为高电平时，传输门导通（打开）。因此，当或非门52输出低电平（即“反相经延迟时钟信号被解除断言”）时，传输门58被配置为打开。这与目标专利中技术特征D的描述相符，被直接公开。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，《直接公开》 | [0034]段：“The slave latch 52 receives the output (node 69) of the master latch 50 and provides that signal to the pass gate 78 which is controlled by the FCLK/SCK1 signal and its inverted form (PX1X) via inverter 70.” 结合图9，传输门78的使能端由FCLK/SCK1及其反相信号控制。此处的“FCLK/SCK1”可视为原始时钟信号，而“其反相信号”可视为“反相经延迟时钟信号”。当“反相经延迟时钟信号”（即PX1X）为低（被解除断言）时，传输门78关闭。 | 对比文件中，从动级的传输门78由时钟信号FCLK/SCK1及其反相信号（通过反相器70生成）控制。该反相信号对应于目标专利中的“反相经延迟时钟信号”。根据传输门控制逻辑，当该反相信号为低电平（被解除断言）时，传输门78被关闭。这与技术特征E的描述一致。虽然对比文件中生成该反相信号的路径（反相器70）与生成主控级控制信号的路径（或非门52+反相器54）不同，但二者在功能上均是对时钟信号进行反相和/或延迟以生成控制传输门的信号。本领域技术人员能够理解其等效性。因此，该特征被直接公开。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，《直接公开》 | [0059]段：“The master latch 50 comprises a NOR gate 52, inverters 54, 56, 60, 62 and 66, and pass gates 58, 64, and 68.” 以及图9和[0060]段上下文显示，或非门122（即第二逻辑门）的一个输入接收重置信号（RESET）。当RESET信号被断言（为高）时，或非门122输出强制为低，从而控制触发器进入重置模式。 | 对比文件图9所示的触发器中，主控级的或非门122（对应于目标专利的“第二逻辑门”）的一个输入端连接至控制信号RESET。如[0060]段所述，当RESET为逻辑高（断言）时，或非门122输出逻辑低，从而控制触发器进入重置模式。这明确公开了“第二逻辑门响应于控制信号的断言来控制触发器的模式”这一技术特征。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。《直接公开》 | [0058]段：“Flip-flops generally are reset or preset in functional mode. When a flip-flop is reset, the state of the flip-flop is set to low. When a flip-flop is preset, the state of the flip-flop is set to high.” 以及图9（重置）和图10（预置，即设置）分别展示了具有重置和设置功能的触发器实施例。 <br> （译文：触发器通常在功能模式下被重置或预置。当触发器被重置时，其状态被置为低。当触发器被预置时，其状态被置为高。） | 对比文件说明书[0058]段明确指出了触发器的模式包括重置（reset）和预置（preset，即设置）。并且，图9和图10分别对应展示了具有异步重置和异步预置（设置）功能的触发器具体电路。因此，“触发器的模式选自包括设置模式和重置模式的集合”这一技术特征已被对比文件直接公开。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。《直接公开》 | [0059]段及图9：图9中明确示出，控制信号为“RESET”（重置信号），并且主控级中的第二逻辑门为“NOR gate 122”（或非门122）。 | 对比文件图9的实施例中，控制信号明确为重置信号RESET，并且主控级中驱动输出的逻辑门正是或非门122。这与技术特征H的限定完全一致，被直接公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。《隐含公开》 | [0003]段摘要部分：“...a digital storage element comprises a master transparent latch... When a clock signal is in a first state, the first single transistor is activated to preset the digital storage element. When the clock signal is in a second state, the second single transistor is activated to preset the digital storage element.” 以及图1展示了包含多个触发器12A, 12B, 12C的集成电路。 <br> （译文：...数字存储元件包括主透明锁存器...当时钟信号处于第一状态时，第一单晶体管被激活以预置该数字存储元件。当时钟信号处于第二状态时，第二单晶体管被激活以预置该数字存储元件。） | 对比文件描述的是集成电路中的数字存储元件架构。其背景和附图（如图1）表明，该技术方案应用于包含多个触发器（数字存储元件）的电路中。虽然未在文字中明确记载“重置信号被提供到多个触发器电路”，但本领域技术人员公知，在集成电路设计中，全局的重置（Reset）或预置（Preset）信号通常被布线到需要该功能的所有触发器电路，以实现统一的初始化控制。这是数字电路设计的常规实践。因此，从对比文件公开的“触发器具有重置/预置功能”以及“集成电路包含多个触发器”出发，本领域技术人员能够毫无困难地推理出，所述控制信号（重置或预置信号）被配置成可提供到多个触发器电路。因此，该技术特征被隐含公开。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。《未公开》 | 对比文件图9的从锁存器52中包含反相器72。其输入节点71通过传输门78接收信号，并连接到由反相器74和76以及传输门82形成的锁存器。图9中未显示反相器72的输入直接耦合到两个串联耦合的上拉晶体管。上拉晶体管131、132存在于锁存器反馈路径中，但并非以“两个串联耦合”的形式直接耦合到反相器72的输入节点71。 | 目标专利此特征特指从动级输出反相器（如图1中128）的输入直接连接到两个串联耦合的上拉晶体管（如图1中131、132），这是一种用于增强保持能力、降低漏电的具体电路结构。对比文件图9的从动级电路中，反相器72的输入节点71并未直接连接两个串联耦合的上拉晶体管。虽然存在上拉器件（如PMOS晶体管），但其连接方式（例如，作为反馈锁存器的一部分或作为隔离器件）与目标专利所述的具体结构不同。对比文件未公开该具体连接关系。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。《未公开》 | 对比文件全文未提及任何关于晶体管宽度比较的内容。 | 此技术特征涉及晶体管的物理尺寸设计规则（上拉晶体管宽度大于下拉晶体管宽度），旨在进一步优化保留电压和功耗。对比文件完全未提及或揭示任何有关晶体管相对宽度的信息。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。《未公开》 | 对比文件全文未提及任何关于晶体管宽度等于最小制造规则的内容。 | 此技术特征同样涉及具体的晶体管尺寸设计规则。对比文件完全没有公开这方面的任何信息。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。《直接公开》 | [0067]段及图10：“An asynchronous preset functionality may be implemented in the flip-flop 48 of FIG. 2... as shown in FIG. 10.” 图10中，控制信号为“PRESET”（设置信号），并且主控级中驱动输出的逻辑门为“NAND gate 304”（与非门304）。 <br> （译文：异步预置功能可以在图2的触发器48中实现...如图10所示。） | 对比文件不仅公开了重置功能（技术特征H），还明确在[0067]段和图10中公开了设置（Preset）功能。在图10的实施例中，控制信号为PRESET（设置信号），并且主控级中相应的逻辑门为与非门304。这直接对应了技术特征M的限定。因此，该技术特征被直接公开。 |
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