**对比文件名称**：2012-05-23_EP2455854A_发明公开_EP2455854A1 System, device, and method for on-the-fly permutations of vector memories for executing intra-vector operations
**目标专利名称**：在向量数据存储器与执行单元之间的数据流路径中采用重排序电路系统的向量处理引擎以及相关的方法CN105765523B
**本次调用的模型名称**：专利创造性评估模型
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### **特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 (段落/部分) | 公开性论述 |
| **特征A《直接公开》**<br>包括：至少一个向量数据文件，所述至少一个向量数据文件被配置成：在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于所述向量处理操作 | [0048] “The source data elements may be stored in source vector memories 214 and 216.” (源数据元素可以存储在源向量存储器214和216中。)<br>[0066] “In operation 320, a load/store unit ... may receive a vector of non-consecutive data elements from the same source vector memory address of a data memory (for example, data memory 106 of Fig. 1).” (在操作320中，加载/存储单元…可以从数据存储器（例如，图1的数据存储器106）的同一源向量存储器地址接收非连续数据元素的向量。) | 对比文件明确公开了“源向量存储器”（source vector memory）214和216，其作用是存储源数据元素，并在处理器执行指令时，通过加载/存储单元从这些存储器中取回数据元素向量（即输入向量数据样本集）以供处理。这完全对应于目标专利中向量数据文件的功能：提供经取回的输入向量数据样本集用于向量处理操作。因此，该特征被对比文件**直接公开**。 |
| **特征B《直接公开》**<br>从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储 | [0059] “Layer 206 may output final result vector memory 240.” (层206可以输出最终结果向量存储器240。)<br>[0055] “...to generate final result vector memory 240.” (…以生成最终结果向量存储器240。)<br>[0060] “Data elements of final result vector memory 240 may be stored...” (最终结果向量存储器240的数据元素可以被存储…) | 对比文件公开了处理层（如累加层206）生成最终结果向量存储器240。最终结果向量存储器240接收来自执行单元（如加法单元212）的输出数据流（即结果输出向量数据样本集）以便存储。这与目标专利中向量数据文件接收结果输出向量数据样本集（在目标专利中是“经重排序的”）以进行存储的功能相同。虽然对比文件未明确强调“经重排序”，但其接收并存储输出数据的功能是相同的。因此，该特征被对比文件**直接公开**。 |
| **特征C《直接公开》**<br>在所述至少一个输入数据流路径中提供的至少一个执行单元 | [0035] “Processor core 111 may include a plurality of execution units 128, 130 and 132.” (处理器核心111可以包括多个执行单元128、130和132。)<br>[0049] “Each layer 202-206 controls the operation of a different ... type of execution unit 208, 210 and 212, respectively...” (每个层202-206分别控制不同类型的执行单元208、210和212的操作…) | 对比文件明确且多次描述了处理器核心中包含执行单元（如乘法单元208、符号改变单元210、加法单元212等）。这些执行单元位于数据处理路径中，用于对输入数据执行操作。这直接对应于目标专利权利要求中的“至少一个执行单元”。因此，该特征被对比文件**直接公开**。 |
| **特征D《隐含公开》**<br>在所述至少一个输入数据流路径中在所述至少一个向量数据文件与所述至少一个执行单元之间提供的至少一个抽头延迟线 | [0048] “...configuration vector memories 218 and 220 may be used to selectively retrieve data elements in a specified configuration from the input data vector memories (for example, vector memories 214, 216...” (…配置向量存储器218和220可用于从输入数据向量存储器（例如，向量存储器214、216…）中以指定配置选择性检索数据元素。)<br>[0052] “Configuration vector memories 218 and 220 may each include a sequence of consecutive data elements (p0)-(p15), which ... in turn indicate a set of non-consecutive data elements in source vector memories 214 and 216... This way, a processor ... may cause one or more multiplexer(s) 226 and 228 to simultaneously retrieve the indicated set of non-consecutive data elements...” (配置向量存储器218和220可以各自包含连续数据元素(p0)-(p15)的序列，其…反过来指示源向量存储器214和216中的一组非连续数据元素…这样，处理器…可以使一个或多个多路复用器226和228同时检索所指示的非连续数据元素集…) | 目标专利中的“抽头延迟线”是一种在数据流路径中提供移位/重排序功能的电路，用于在滤波器或相关操作等处理级之间移位输入数据样本。对比文件中的“配置向量存储器”（configuration vector memory）218、220结合多路复用器226、228，其作用是根据配置向量中的指针，从源向量存储器中“即时”检索出非连续顺序的数据元素，并将其提供给执行单元（如乘法单元208）。虽然结构名称不同（寄存器组 vs. 配置存储器+多路复用器），但其在数据流路径中所起的作用是相同的：位于向量数据文件（源向量存储器）和执行单元之间，根据处理需要，对输入数据的顺序/排列进行动态调整（移位或置换）。本领域技术人员可以合理推断，这种用于动态重排输入数据顺序的电路机制，在广义上等同于目标专利中“抽头延迟线”所实现的数据流路径中移位的功能。因此，该特征被对比文件**隐含公开**。 |
| **特征E《隐含公开》**<br>所述至少一个抽头延迟线被配置成：从所述至少一个向量数据文件接收所述输入向量数据样本集 | [0052] “Configuration vector memories 218 and 220 ... indicate a set of non-consecutive data elements in source vector memories 214 and 216... multiplexer(s) 226 and 228 to simultaneously retrieve the indicated set of non-consecutive data elements...” (配置向量存储器218和220…指示源向量存储器214和216中的一组非连续数据元素…多路复用器226和228同时检索所指示的非连续数据元素集…) | 如上所述，对比文件中的配置向量存储器218、220和多路复用器226、228构成的功能单元，其输入直接来自源向量存储器214、216（即向量数据文件）。它接收来自源向量存储器的数据元素。这对应于抽头延迟线从向量数据文件接收输入向量数据样本集的功能。因此，该特征被对比文件**隐含公开**。 |
| **特征F《隐含公开》**<br>针对等于所述向量处理操作中的向量处理级的数目的多个处理级中的每个处理级，在多个流水线寄存器中将所述输入向量数据样本集移位向量数据样本宽度，以在所述至少一个输入数据流路径中针对所述多个处理级中的每个处理级提供经移位的输入向量数据样本集 | [0054] “Layer 202 may output multiplication result vector memory 234 to the next successive layer 204.” (层202可以将乘法结果向量存储器234输出到下一个连续的层204。)<br>[0055] “Sign change layer 204 may output signed multiplication result vector memory 236 to the next successive layer 206.” (符号改变层204可以将有符号乘法结果向量存储器236输出到下一个连续的层206。)<br>[0044] “In some embodiments, the actual program instructions themselves may be divided into groups or families of elemental instructions... Each elemental instruction may be executed simultaneously on all such data elements...” (在一些实施例中，实际的程序指令本身可以被划分为基本指令组或族…每个基本指令可以同时在所有此类数据元素上执行…) | 目标专利的该特征描述了在多个处理级（如滤波器的多个抽头）中，通过移位寄存器对输入数据进行逐步移位。对比文件虽然未明确描述物理上的“流水线寄存器移位”，但其描述了多层处理架构（如乘法层202、符号改变层204、加法层206），每个层处理一个基本指令（相当于一个处理级）。更重要的是，对比文件通过配置向量存储器218、220在每个处理阶段（层）为执行单元提供经重新排列（“置换”）的输入数据。对于需要连续移位的操作（如相关/滤波），本领域技术人员可以理解，通过在每个处理级更新配置向量存储器中的指针序列，可以实现与“在多个流水线寄存器中将输入向量数据样本集移位”相同的效果，即为每个处理级提供“经移位的”（即索引/指针发生变化的）输入向量数据样本集。因此，该特征所实现的功能（为每个处理级提供移位的输入数据）被对比文件**隐含公开**。 |
| **特征G《直接公开》**<br>所述至少一个执行单元被配置成：针对所述多个处理级中的每个处理级，在所述至少一个输入数据流路径上接收所述经移位的输入向量数据样本集 | [0049] “Each layer 202-206 controls the operation of a different ... type of execution unit 208, 210 and 212...” (每个层202-206分别控制不同类型的执行单元208、210和212的操作…)<br>[0052] “...multiplexer(s) 226 and 228 to simultaneously retrieve the indicated set of non-consecutive data elements... Multiplication unit 208 may multiply each pair of elements...” (…多路复用器226和228同时检索所指示的非连续数据元素集…乘法单元208可以将每一对元素相乘…) | 对比文件明确描述了执行单元（如乘法单元208）从多路复用器226、228接收数据，而这些多路复用器根据配置向量存储器提供经重新排列（可视为“移位”）的数据。每个处理层（相当于处理级）的执行单元都会接收其输入数据。这直接对应于执行单元在每个处理级接收经移位的输入向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征H《直接公开》**<br>针对所述多个处理级中的每个处理级，对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集 | [0049] “Each layer 202-206 ... may be solely responsible for executing a different elemental instruction...” (每个层202-206…可以专门负责执行不同的基本指令…)<br>[0054] “Multiplication unit 208 may multiply each pair of elements... Layer 202 may output multiplication result vector memory 234...” (乘法单元208可以将每一对元素相乘…层202可以输出乘法结果向量存储器234…) | 对比文件清楚说明了每个执行单元（如乘法单元208）对其接收到的输入数据执行特定的基本指令（向量处理操作），并产生输出结果（如乘法结果向量存储器234）。这发生在每个处理层（级）中。因此，该特征被对比文件**直接公开**。 |
| **特征I《直接公开》**<br>至少一个重排序电路系统，所述至少一个重排序电路系统被配置成：在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集 | [0059] “Layer 206 may output final result vector memory 240.” (层206可以输出最终结果向量存储器240。)<br>图2显示了从加法单元212输出到最终结果向量存储器240的路径。 | 对比文件中的最终结果向量存储器240，或者更广义地说，接收来自执行单元（如加法单元212）输出的任何存储器或电路，都在输出数据流路径上接收结果输出向量数据样本集。虽然对比文件未将其命名为“重排序电路系统”，但作为接收输出数据的电路实体，它执行了该功能。因此，该特征被对比文件**直接公开**。 |
| **特征J《隐含公开》**<br>将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集，而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中 | [0055] “Addition or accumulation layer 206 may accumulate values from the signed multiplication result vector memory 236 to generate a final result vector memory 240.” (加法或累加层206可以从有符号乘法结果向量存储器236累加值以生成最终结果向量存储器240。)<br>[0058] “In other embodiments, configuration vector memory 224 may be a permutation vector memory including embedded pointers to indicate non-consecutive elements of signed multiplication result 238 to add to the current product.” (在其他实施例中，配置向量存储器224可以是包括嵌入式指针的置换向量存储器，以指示有符号乘法结果238中的非连续元素以添加到当前乘积中。) | 目标专利的“重排序”核心在于在数据流回写存储器前改变其顺序。对比文件的累加层206使用配置向量存储器224来控制如何将当前结果（来自236）与先前结果（来自238）进行累加。如[0058]所述，配置向量存储器224可以是指示非连续元素的“置换向量存储器”。这意味着，在生成最终结果240的过程中，系统可以根据配置向量224的指示，对来自不同位置（可能非连续）的中间结果（238）进行选择、组合（累加），从而在输出到最终存储器240之前，完成一种数据重排或合并操作。这个过程发生在数据流路径中，最终结果240是经重新组织（重排序）后的数据。本领域技术人员可以合理推断，这种基于置换向量对输出数据进行选择性组合/累加以形成新排序输出的机制，在功能上等同于目标专利的“重排序电路系统”所执行的操作。因此，该特征被对比文件**隐含公开**。 |
| **特征K《直接公开》**<br>在所述至少一个输出数据流路径上提供所述经重排序的结果输出向量数据样本集。 | [0059] “Layer 206 may output final result vector memory 240.” (层206可以输出最终结果向量存储器240。)<br>[0060] “Data elements of final result vector memory 240 may be stored, transferred, further processed or output...” (最终结果向量存储器240的数据元素可以被存储、传输、进一步处理或输出…) | 对比文件明确描述了最终结果向量存储器240中的数据（即经处理/重排后的结果输出向量数据样本集）被提供在输出路径上，用于后续存储或输出。这直接对应于在输出数据流路径上提供经重排序的结果输出向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征L《直接公开》**<br>其特征在于，所述至少一个向量数据文件被配置成：在所述至少一个输入数据流路径中提供具有所述至少一个向量数据文件的宽度的所述输入向量数据样本集以用于所述向量处理操作 | [0052] “...source vector memories 214 and 216 may be, for example, (256) bits.” (…源向量存储器214和216可以例如是（256）位。)<br>[0048] “The source data elements may be stored in source vector memories 214 and 216.” (源数据元素可以存储在源向量存储器214和216中。) | 对比文件公开了源向量存储器214、216具有特定的宽度（例如256位），并且它们提供存储在该宽度内的数据元素集（输入向量数据样本集）用于处理。这直接对应于提供具有向量数据文件宽度的输入向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征M《直接公开》**<br>从所述至少一个输出数据流路径接收具有所述至少一个向量数据文件的宽度的所述经重排序的结果输出向量数据样本集以便被存储。 | 参见特征B和L的论述。对比文件的最终结果向量存储器240接收来自执行单元的输出数据。虽然没有明确说明其宽度，但作为向量存储器，本领域技术人员可以毫无疑义地理解其设计为接收具有相应宽度的向量数据以便存储。结合对比文件整体描述的向量架构，该特征被**直接公开**。 | 对比文件描述了向量存储器存储和接收向量数据。最终结果向量存储器240接收来自处理层的输出数据。在向量处理器架构中，输出数据的宽度与向量存储器的宽度相匹配是常规设计。因此，本领域技术人员能够毫无疑义地得出，对比文件中的向量数据文件（如最终结果向量存储器240）被配置为接收具有其宽度的结果数据以便存储。该特征被**直接公开**。 |
| **特征N《直接公开》**<br>其特征在于：所述至少一个向量数据文件被进一步配置成：在所述至少一个输入数据流路径中在至少一个向量数据文件输出上提供所述输入向量数据样本集 | [0048] “The source data elements may be stored in source vector memories 214 and 216.”<br>图2中，源向量存储器214和216有输出连接到多路复用器226和228。 | 对比文件中的源向量存储器214和216通过其输出端口将存储的数据元素（输入向量数据样本集）提供到输入数据流路径（通向多路复用器226、228）。这直接对应于在向量数据文件输出上提供输入向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征O《直接公开》**<br>在所述至少一个输出数据流路径中在至少一个向量数据文件输入上接收所述经重排序的结果输出向量数据样本集 | [0059] “Layer 206 may output final result vector memory 240.”<br>图2中，最终结果向量存储器240从加法单元212接收输入。 | 对比文件中的最终结果向量存储器240通过其输入端口从输出数据流路径（来自加法单元212）接收结果数据（即经重排序的结果输出向量数据样本集）。这直接对应于在向量数据文件输入上接收经重排序的结果输出向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征P《直接公开》**<br>所述至少一个执行单元被进一步配置成：在所述至少一个输入数据流路径中在至少一个执行单元输入上接收所述输入向量数据样本集 | [0052] “...multiplexer(s) 226 and 228 to simultaneously retrieve the indicated set of non-consecutive data elements... Multiplication unit 208 may multiply each pair of elements...”<br>图2中，乘法单元208的输入来自多路复用器226和228。 | 对比文件中的执行单元（如乘法单元208）在其输入端口上从输入数据流路径（来自多路复用器226、228）接收数据（输入向量数据样本集）。这直接对应于在执行单元输入上接收输入向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征Q《直接公开》**<br>对所述输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径中在至少一个执行单元输出上提供所述结果输出向量数据样本集 | [0054] “Multiplication unit 208 may multiply each pair of elements... Layer 202 may output multiplication result vector memory 234...”<br>图2中，乘法单元208有输出到乘法结果向量存储器234。 | 对比文件中的执行单元（如乘法单元208）对其输入数据执行操作（如乘法），并通过其输出端口在输出数据流路径上提供结果（如乘法结果向量存储器234）。这直接对应于在执行单元输出上提供结果输出向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征R《直接公开》**<br>所述至少一个重排序电路系统被进一步配置成：在所述至少一个输出数据流路径中在至少一个重排序电路系统输入上从所述至少一个执行单元接收所述结果输出向量数据样本集 | 参见特征I的论述。[0059]描述了层206（包含加法单元212和配置逻辑）输出最终结果。图2显示了从加法单元212到最终结果向量存储器240的路径。接收该结果的电路（可视为重排序电路系统的一部分）在其输入上从执行单元接收结果输出向量数据样本集。 | 对比文件中，生成最终结果240的电路（例如，包含加法单元212及其相关配置/控制逻辑的累加层206）在其输入端接收来自前级执行单元（或中间结果存储器，如236）的结果数据。这对应于重排序电路系统在输入上从执行单元（或执行单元的输出端）接收结果输出向量数据样本集。该特征被**直接公开**。 |
| **特征S《直接公开》**<br>在所述至少一个输出数据流路径中在至少一个重排序电路系统输出上提供所述经重排序的结果输出向量数据样本集。 | 参见特征K的论述。[0059] “Layer 206 may output final result vector memory 240.” 层206的输出即为经重排序/处理后的结果输出向量数据样本集。 | 对比文件中，执行重排序/累加功能的层（如层206）通过其输出端口在输出数据流路径上提供最终结果向量存储器240（即经重排序的结果输出向量数据样本集）。这直接对应于在重排序电路系统输出上提供经重排序的结果输出向量数据样本集。因此，该特征被对比文件**直接公开**。 |
| **特征T《隐含公开》**<br>其特征在于，所述至少一个重排序电路系统进一步包括多个输出向量数据样本选择器，每个输出向量数据样本选择器被配置成：从所述结果输出向量数据样本集接收第一结果输出向量数据样本并且从所述结果输出向量数据样本集接收第二结果输出向量数据样本，所述第二结果输出向量数据样本在所述结果输出向量数据样本集中不与所述第一结果输出向量数据样本毗邻；在所述第一结果输出向量数据样本与所述第二结果输出向量数据样本之间进行选择以在所述至少一个输出数据流路径中提供所述经重排序的结果输出向量数据样本集。 | [0055] “Adder unit 212 may use a multiplexer 232 to add (or not add) the current data element of signed multiplication result vector memory 236 to the corresponding previous signed multiplication result vector memory 238...” (加法单元212可以使用多路复用器232将有符号乘法结果向量存储器236的当前数据元素与相应的先前有符号乘法结果向量存储器238相加（或不加）…)<br>[0058] “In other embodiments, configuration vector memory 224 may be a permutation vector memory including embedded pointers to indicate non-consecutive elements of signed multiplication result 238 to add to the current product.” (在其他实施例中，配置向量存储器224可以是包括嵌入式指针的置换向量存储器，以指示有符号乘法结果238中的非连续元素以添加到当前乘积中。) | 目标专利的该特征描述了使用选择器（如多路复用器）从非相邻的样本中进行选择以实现重排序。对比文件在累加层206明确使用了多路复用器232。更重要的是，[0058]指出配置向量存储器224可以是指示“非连续元素”的“置换向量存储器”。这意味着，多路复用器232的选择控制信号可以来自配置向量存储器224，该存储器指定了要从先前结果向量存储器238中选择哪个（可能是非相邻的）元素与当前元素（来自236）进行累加。这个过程就是在多个输出数据样本（来自236和238）之间进行选择（通过累加操作实现一种组合），以生成最终有序的输出（240）。本领域技术人员可以合理推断，这种由置换向量控制的多路复用选择机制，其功能等同于目标专利中描述的“输出向量数据样本选择器”。因此，该特征被对比文件**隐含公开**。 |
| **特征V《直接公开》**<br>其特征在于，所述至少一个重排序电路系统是能配置的以便基于可编程重排序数据路径配置输入被重新配置成选择性地对所述结果输出向量数据样本集进行重排序。 | [0046] “Pre-designated instruction fields may activate or deactivate the one or more layers 142-146... Accordingly, each layer 142-146 may be activated by a corresponding (for example, single bit) field in the instructions.” (预先指定的指令字段可以激活或停用一个或多个层142-146…因此，每个层142-146可以由指令中的相应（例如，单比特）字段激活。)<br>[0060] “In some embodiments, the processor may initially compile configuration memories and then, for example, in a separate processing stage, execute the program instructions according to the compiled memories.” (在一些实施例中，处理器可以最初编译配置存储器，然后，例如，在单独的处理阶段，根据编译的存储器执行程序指令。) | 对比文件明确描述了通过指令字段或预编译的配置存储器（如配置向量存储器218-224）来激活、停用或配置各个处理层（包括执行重排序/累加功能的层）的操作。这意味着重排序功能（通过配置向量存储器和多路复用器实现）是基于可编程的配置输入（指令字段或配置存储器内容）进行选择和配置的。这直接对应于重排序电路系统基于可编程配置输入被重新配置以选择性执行重排序。因此，该特征被对比文件**直接公开**。 |
| **特征W《直接公开》**<br>其特征在于，所述至少一个重排序电路系统被进一步配置成基于所述可编程重排序数据路径配置输入被重新配置成在要由所述至少一个执行单元执行的所述VPE的每个时钟循环上选择性地对所述结果输出向量数据样本集进行重排序。 | [0046] “Pre-designated instruction fields may activate or deactivate the one or more layers 142-146...” <br>[0042] “Each layer 142-146 may be executed in a separate computational cycle...” (每个层142-146可以在单独的计算周期中执行…)<br>结合向量处理器通常以时钟循环为步进执行指令的常识。 | 对比文件描述了通过指令字段配置各层，且各层在单独的计算周期（可理解为时钟循环）中执行。在向量处理器中，指令的执行（包括配置的加载和操作的执行）通常按时钟循环进行。因此，本领域技术人员能够毫无疑义地理解，基于指令字段（可编程配置输入）的重排序功能的配置和执行，可以在每个时钟循环上发生，以实现灵活的数据流控制。该特征被对比文件**直接公开**。 |
| **特征X《隐含公开》**<br>其特征在于，所述至少一个抽头延迟线包括：影子抽头延迟线，其被配置成：在所述至少一个输入数据流路径中将来自所述至少一个向量数据文件的所述输入向量数据样本集接收到多个影子流水线寄存器中 | 对比文件未明确描述“影子抽头延迟线”或“影子流水线寄存器”。然而，对比文件描述了使用配置向量存储器来动态索引源数据。[0052]描述配置向量存储器218、220包含指向源向量存储器中非连续元素的指针序列。为了连续处理多个数据块或实现流水线，本领域技术人员可以合理推断，可能需要预取或缓存下一组数据或配置。例如，可以设置多个配置向量存储器或缓冲区，一个用于当前处理级，另一个（可视为“影子”部分）预先加载下一处理级所需的指针或数据索引，以实现无缝的数据流供应，避免停顿。这种用于预取或缓存下一组索引/数据的机制，在功能上类似于“影子抽头延迟线”的作用。因此，该特征被对比文件**隐含公开**。 | 目标专利的“影子抽头延迟线”用于预加载下一组输入数据，以便在主延迟线移位时无缝衔接。对比文件虽未明确记载此结构，但其核心思想是通过配置向量（指针序列）动态访问数据。为了实现高效连续的向量内操作（尤其是多级操作），本领域技术人员很容易想到需要管理好数据流的连续性。一种常见的技术是使用双缓冲或预取机制：一组配置/数据用于当前处理，另一组（“影子”部分）提前准备下一组配置/数据索引。当当前处理完成时，可以快速切换到准备好的“影子”部分，从而隐藏数据加载延迟。这种设计在数据处理领域是常规技术。因此，对比文件公开的基于配置向量的动态数据访问架构，隐含了为实现高效流水线而采用类似“影子”缓冲机制的可能性。该特征被**隐含公开**。 |
| **特征Y《隐含公开》**<br>针对每个处理级，将所述多个影子流水线寄存器中的所述输入向量数据样本集移位所述向量数据样本宽度以进入主抽头延迟线，从而提供所述经移位的输入向量数据样本集 | 基于对特征X的推理。如果存在用于预取索引/数据的“影子”机制，那么在每个处理级，需要将“影子”部分的内容（即下一组数据索引或预取的数据）移入或加载到“主”处理部分（主配置向量存储器或主数据路径），以便为下一个处理级提供“经移位的”（即更新后的）输入数据视图。这个过程在功能上等同于将影子抽头延迟线中的数据移位进入主抽头延迟线。 | 此特征是与特征X和F描述的功能连贯的。如果认可对比文件的架构隐含了使用“影子”缓冲区来预取下一组数据索引，那么为了实现连续处理，必然存在一个在级间将“影子”缓冲区内容传递到“主”缓冲区的过程。这个过程就是“移位”或“加载”，其目的是为执行单元提供每个处理级所需的、更新后的（“经移位的”）输入数据索引集。因此，该特征被对比文件**隐含公开**。 |
| **特征Z《隐含公开》**<br>所述主抽头延迟线被配置成在所述多个处理级中的每个处理级中在所述至少一个输入数据流路径中提供所述经移位的输入向量数据样本集。 | [0052] “...multiplexer(s) 226 and 228 to simultaneously retrieve the indicated set of non-consecutive data elements... Multiplication unit 208 may multiply each pair of elements...” 以及整个多层处理描述。 | 对比文件中的“主”数据处理路径（由当前活动的配置向量存储器218、220和多路复用器226、228构成）在每个处理层（级）中，都为执行单元（如乘法单元208）提供根据当前配置重新排列（即“经移位的”）的输入数据样本集。这直接对应于主抽头延迟线的功能。因此，该特征被对比文件**隐含公开**。 |
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