对比文件的名称：2008-06-12_US2008140750A_发明申请_US20080140750A1 Apparatus and method for performing rearrangement and arithmetic operations on data
目标专利的名称：在向量数据存储器与执行单元之间的数据流路径中采用重排序电路系统的向量处理引擎以及相关的方法 CN105765523B
本次调用的模型名称：DeepSeek-R1
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：至少一个向量数据文件，所述至少一个向量数据文件被配置成：在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于所述向量处理操作《隐含公开》 | 第[0053]段：“The SIMD registers 122 are used to store input vectors for SIMD operations currently being performed by the SIMD ALU 120. SIMD results vectors are also stored in the SIMD registers 122.” | 对比文件公开了SIMD寄存器122，其用于存储要由SIMD ALU执行的SIMD操作（向量处理操作）的输入向量。虽然对比文件未明确使用“向量数据文件”这一术语，但其SIMD寄存器122在数据处理装置中起到存储向量数据的作用，并且其存储的输入向量会被提供用于处理。因此，本领域技术人员可以合理推断出该SIMD寄存器122构成了目标专利中所述的“向量数据文件”，并被配置成提供输入向量数据用于处理。因此，该技术特征被隐含公开。 |
| **技术特征B**：从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储《隐含公开》 | 第[0053]段：“SIMD results vectors are also stored in the SIMD registers 122.” 第[0062]段：“The third pipeline stage (PIPE 3) is a writeback stage whereupon results of the combined unzip and add operation are written into the SIMD registers 122 via path 203.” | 对比文件公开了SIMD寄存器122也用于存储SIMD结果向量（即结果输出向量数据样本集）。在描述组合操作（如解交织和加法）的流水线时，明确指出了结果被写回SIMD寄存器。虽然对比文件未明确使用“经重排序的结果输出向量数据样本集”这一表述，但其描述的“results of the combined unzip and add operation”包含了算术操作的结果，并且这些结果在被存储前可能经过了重排序（如解交织）。因此，本领域技术人员可以合理推断出SIMD寄存器122从某个数据路径接收处理后的结果向量以进行存储。该技术特征被隐含公开。 |
| **技术特征C**：在所述至少一个输入数据流路径中提供的至少一个执行单元《直接公开》 | 第[0053]段：“The SIMD ALU 120 performs SIMD operations on SIMD input vectors... The controller 140 is responsive to receipt of scalar instructions to produce control signals, which control the circuitry of the scalar ALU 110 to perform data manipulations specified by the scalar instructions.” 图1及第[0053]段明确示出和描述了SIMD ALU 120和标量ALU 110。 | 对比文件明确公开了执行单元，即SIMD ALU 120（用于SIMD操作）和标量ALU 110（用于标量操作）。这些ALU被配置为执行数据处理操作，相当于目标专利中的“执行单元”。因此，该技术特征被直接公开。 |
| **技术特征D**：在所述至少一个输入数据流路径中在所述至少一个向量数据文件与所述至少一个执行单元之间提供的至少一个抽头延迟线，《未公开》 | 对比文件中未发现任何描述在寄存器（向量数据文件）与ALU（执行单元）之间的输入数据流路径中设置抽头延迟线的内容。 | 目标专利的抽头延迟线是一个专门的硬件电路，位于向量数据文件与执行单元之间的输入数据流路径中，用于在多个流水线寄存器中对输入向量数据样本集进行移位，以向执行单元提供经移位的输入向量数据样本集。对比文件完全没有提及这种结构。对比文件关注的是通过组合指令（如vphadd, vphsub）在指令级别上整合重排和算术操作，并未描述在执行单元输入路径上设置用于连续移位的专用硬件抽头延迟线。因此，该技术特征未被公开。 |
| **技术特征E**：所述至少一个抽头延迟线被配置成：从所述至少一个向量数据文件接收所述输入向量数据样本集《未公开》 | 对比文件中未发现任何描述抽头延迟线从向量数据文件（寄存器）接收输入向量数据样本集的内容。 | 由于对比文件未公开抽头延迟线（技术特征D），因此其从向量数据文件接收输入向量数据样本集的具体配置也无从谈起。该技术特征未被公开。 |
| **技术特征F**：针对等于所述向量处理操作中的向量处理级的数目的多个处理级中的每个处理级，在多个流水线寄存器中将所述输入向量数据样本集移位向量数据样本宽度，以在所述至少一个输入数据流路径中针对所述多个处理级中的每个处理级提供经移位的输入向量数据样本集《未公开》 | 对比文件中未发现任何描述在多个流水线寄存器中对输入向量数据样本集进行连续移位，以针对多个处理级提供经移位的输入向量数据样本集的内容。 | 目标专利的抽头延迟线的核心功能是在多个处理级（如滤波器抽头）中，通过在多个流水线寄存器中移位输入向量数据样本集，为每个处理级生成经移位的输入向量数据样本集，从而避免从向量数据存储器重新取回数据。对比文件完全没有描述这种硬件移位机制。其提及的“pipeline stage”是指指令执行的流水线阶段（如PIPE 1, PIPE 2, PIPE 3），而非在硬件数据路径中本地移位数据样本的抽头延迟线寄存器。因此，该技术特征未被公开。 |
| **技术特征G**：所述至少一个执行单元被配置成：针对所述多个处理级中的每个处理级，在所述至少一个输入数据流路径上接收所述经移位的输入向量数据样本集《未公开》 | 对比文件中未发现任何描述执行单元从抽头延迟线接收针对多个处理级经移位的输入向量数据样本集的内容。 | 由于对比文件未公开为多个处理级提供经移位的输入向量数据样本集的抽头延迟线（技术特征F），因此执行单元接收此类经移位输入数据样本集的配置也未被公开。对比文件中的执行单元（SIMD ALU）接收来自寄存器的输入向量，但这些输入向量并非来自一个为连续处理级提供移位版本的专用硬件结构。因此，该技术特征未被公开。 |
| **技术特征H**：针对所述多个处理级中的每个处理级，对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集《未公开》 | 对比文件中未发现任何描述执行单元基于从抽头延迟线接收的、针对多个处理级经移位的输入向量数据样本集，来执行向量处理操作的内容。 | 目标专利描述的执行单元操作与抽头延迟线紧密耦合，针对每个处理级处理经移位的输入数据。对比文件中的执行单元执行组合指令（如解交织和加法），但其操作数直接来自输入向量寄存器，并非一个为迭代处理（如滤波）提供连续移位数据样本的专用硬件结构的输出。因此，该技术特征未被公开。 |
| **技术特征I**：至少一个重排序电路系统，所述至少一个重排序电路系统被配置成：在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集《隐含公开》 | 第[0059]段：“The add/subtract circuit 610 operates on the input vectors a, b to perform both an addition and a subtraction... These two intermediate result vectors are supplied as input to the zip circuit 620, which performs a rearrangement operation...” 图6示出了加法/减法电路610的输出作为zip电路620的输入。 | 对比文件公开了在算术电路（如加法/减法电路610）之后，设置有重排电路（如zip电路620）。算术电路产生结果输出向量数据样本集（a+b, a-b），这些结果被提供给重排电路（zip电路620）。虽然对比文件未明确使用“输出数据流路径”一词，但数据从算术单元流向重排单元构成了一个输出数据流路径。因此，本领域技术人员可以合理推断出重排电路在输出数据流路径上接收结果输出向量数据样本集。该技术特征被隐含公开。 |
| **技术特征J**：将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集，而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中《直接公开》 | 第[0073]段：“In the butterfly diagram of FIG. 8... the output B ... is multiplied by a twiddle factor WNr.” 以及第[0086]-[0088]段描述的FFT程序代码，其中组合指令（如vphsub, vphadd）在一个指令内执行重排和算术操作。 | 对比文件的核心发明点在于提供组合的重排算术指令（如vphadd, vphsub），该指令在一个指令内同时执行重排操作（如解交织）和算术操作（如加法/减法）。当执行这样的指令时，算术操作产生的结果输出向量数据样本集在指令执行过程中被直接重排，而无需作为中间结果单独写回并存储到向量寄存器（向量数据文件）中。例如，在vphadd指令中，加法的结果在内部被解交织，最终结果被写回寄存器。这符合目标专利中“无需将结果输出向量数据样本集存储在向量数据文件中”而进行重排序的概念。因此，该技术特征被直接公开。 |
| **技术特征K**：在所述至少一个输出数据流路径上提供所述经重排序的结果输出向量数据样本集。《隐含公开》 | 第[0059]段：“The zip circuit 620... outputs two sixteen data-element result vectors in which the data elements of the two intermediate result vectors have been rearranged.” | 对比文件公开了重排电路（如zip电路620）输出已经过重排的结果向量。虽然对比文件未明确使用“输出数据流路径”一词，但重排电路的输出自然是通过数据路径提供的。因此，本领域技术人员可以合理推断出重排电路在输出数据流路径上提供经重排序的结果输出向量数据样本集。该技术特征被隐含公开。 |
| **技术特征L**：其特征在于，所述至少一个向量数据文件被配置成：在所述至少一个输入数据流路径中提供具有所述至少一个向量数据文件的宽度的所述输入向量数据样本集以用于所述向量处理操作《未公开》 | 对比文件中未发现任何描述向量数据文件（寄存器）被配置成提供具有其自身宽度的输入向量数据样本集的内容。 | 目标专利的该特征强调了向量数据文件提供与其宽度匹配的完整输入向量数据样本集。对比文件虽然描述了SIMD寄存器存储输入向量，但未明确提及或暗示寄存器提供与其物理宽度完全匹配的输入向量数据样本集这一具体配置。该特征涉及硬件数据宽度的具体利用方式，对比文件未予公开。 |
| **技术特征M**：从所述至少一个输出数据流路径接收具有所述至少一个向量数据文件的宽度的所述经重排序的结果输出向量数据样本集以便被存储。《未公开》 | 对比文件中未发现任何描述向量数据文件接收具有其自身宽度的经重排序结果向量以便存储的内容。 | 类似技术特征L，该特征强调了存储的数据宽度与向量数据文件宽度匹配。对比文件未描述此具体配置。 |
| **技术特征N**：其特征在于：所述至少一个向量数据文件被进一步配置成：在所述至少一个输入数据流路径中在至少一个向量数据文件输出上提供所述输入向量数据样本集《隐含公开》 | 第[0053]段：“The SIMD registers 122 are used to store input vectors for SIMD operations currently being performed by the SIMD ALU 120.” | 对比文件公开了SIMD寄存器122存储用于SIMD ALU操作的输入向量。为了被ALU使用，这些输入向量必须从寄存器输出。虽然对比文件未明确点出“向量数据文件输出”这一术语，但寄存器提供其存储的数据是固有功能。因此，本领域技术人员可以合理推断出向量数据文件（SIMD寄存器）在其输出上提供输入向量数据样本集。该技术特征被隐含公开。 |
| **技术特征O**：在所述至少一个输出数据流路径中在至少一个向量数据文件输入上接收所述经重排序的结果输出向量数据样本集《隐含公开》 | 第[0062]段：“...results of the combined unzip and add operation are written into the SIMD registers 122 via path 203.” | 对比文件公开了组合操作的结果被写回（即接收）到SIMD寄存器122。写回操作必然涉及数据通过某个路径进入寄存器的输入。因此，本领域技术人员可以合理推断出向量数据文件（SIMD寄存器）在其输入上接收结果向量数据样本集。该技术特征被隐含公开。 |
| **技术特征P**：所述至少一个执行单元被进一步配置成：在所述至少一个输入数据流路径中在至少一个执行单元输入上接收所述输入向量数据样本集《隐含公开》 | 第[0053]段：“The SIMD ALU 120 performs SIMD operations on SIMD input vectors...” | 对比文件公开了SIMD ALU对SIMD输入向量执行操作。要执行操作，ALU必须在输入上接收这些输入向量。因此，本领域技术人员可以合理推断出执行单元（SIMD ALU）在其输入上接收输入向量数据样本集。该技术特征被隐含公开。 |
| **技术特征Q**：对所述输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径中在至少一个执行单元输出上提供所述结果输出向量数据样本集《隐含公开》 | 第[0053]段：“The SIMD ALU 120 performs SIMD operations on SIMD input vectors...” 第[0059]段：“The add/subtract circuit 610 operates on the input vectors a, b to perform both an addition and a subtraction...” | 对比文件明确公开了执行单元（如SIMD ALU、加法/减法电路）对输入向量执行操作（向量处理操作）并产生结果输出向量。产生的结果必然从执行单元的输出提供。因此，本领域技术人员可以合理推断出执行单元在其输出上提供结果输出向量数据样本集。该技术特征被隐含公开。 |
| **技术特征R**：所述至少一个重排序电路系统被进一步配置成：在所述至少一个输出数据流路径中在至少一个重排序电路系统输入上从所述至少一个执行单元接收所述结果输出向量数据样本集《隐含公开》 | 第[0059]段及图6：“These two intermediate result vectors are supplied as input to the zip circuit 620...” | 对比文件公开了算术单元（加法/减法电路610，作为执行单元的一种）产生的中间结果向量被作为输入提供给重排电路（zip电路620）。这对应于重排序电路系统从其输入接收来自执行单元的结果输出向量数据样本集。因此，该技术特征被隐含公开。 |
| **技术特征S**：在所述至少一个输出数据流路径中在至少一个重排序电路系统输出上提供所述经重排序的结果输出向量数据样本集。《隐含公开》 | 第[0059]段：“The zip circuit 620... outputs two sixteen data-element result vectors...” | 对比文件公开了重排电路（zip电路620）输出经重排的结果向量。输出操作必然通过其输出端口进行。因此，本领域技术人员可以合理推断出重排序电路系统在其输出上提供经重排序的结果输出向量数据样本集。该技术特征被隐含公开。 |
| **技术特征T**：其特征在于，所述至少一个重排序电路系统进一步包括多个输出向量数据样本选择器，每个输出向量数据样本选择器被配置成：从所述结果输出向量数据样本集接收第一结果输出向量数据样本并且从所述结果输出向量数据样本集接收第二结果输出向量数据样本，所述第二结果输出向量数据样本在所述结果输出向量数据样本集中不与所述第一结果输出向量数据样本毗邻《未公开》 | 对比文件中未发现任何描述重排序电路系统内部包含多个输出向量数据样本选择器，且每个选择器配置为接收非毗邻样本并进行选择的内容。 | 目标专利详细描述了重排序电路系统的内部结构，包括多个输出向量数据样本选择器（如多路复用器），用于从结果输出向量数据样本集中选择非毗邻的样本以形成经重排序的输出。对比文件虽然公开了重排操作（如zip、unzip），但未披露实现这些重排操作的具体硬件电路结构，特别是未提及使用多个选择器来选择非毗邻样本的配置。因此，该技术特征未被公开。 |
| **技术特征U**：在所述第一结果输出向量数据样本与所述第二结果输出向量数据样本之间进行选择以在所述至少一个输出数据流路径中提供所述经重排序的结果输出向量数据样本集。《未公开》 | 对比文件中未发现任何描述在重排序电路中使用选择器在第一与第二非毗邻结果输出向量数据样本之间进行选择的内容。 | 由于对比文件未公开包含此类选择器的重排序电路系统内部结构（技术特征T），因此选择器进行选择以提供经重排序结果的功能也未被公开。 |
| **技术特征V**：其特征在于，所述至少一个重排序电路系统是能配置的以便基于可编程重排序数据路径配置输入被重新配置成选择性地对所述结果输出向量数据样本集进行重排序。《隐含公开》 | 第[0053]段：“The unzip circuit 210 ... in dependence upon a size parameter provided by the scalar processing circuitry.” 第[0064]段：“The size parameter is specified by the value jj and jj=log2 (step size)...” | 对比文件公开了重排操作（如unzip）是可配置的，其配置依赖于一个大小参数（size parameter，如jj）。该参数决定了重排操作的步长（step size），从而改变了重排的行为（如图3A-C所示）。这个大小参数可以视为一种可编程的配置输入，它使得重排操作能够被重新配置以执行不同的重排序（例如，改变解交织的粒度）。因此，本领域技术人员可以合理推断出重排序电路系统能基于可编程配置输入被重新配置。该技术特征被隐含公开。 |
| **技术特征W**：其特征在于，所述至少一个重排序电路系统被进一步配置成基于所述可编程重排序数据路径配置输入被重新配置成在要由所述至少一个执行单元执行的所述VPE的每个时钟循环上选择性地对所述结果输出向量数据样本集进行重排序。《隐含公开》 | 第[0088]段：“The combined rearrangement arithmetic instructions vphsub, vphadd are provided within a loop of program code of the FFT algorithm (jj is decremented for successive iterations of the loop).” 图10及对应描述展示了在FFT计算的多次循环迭代中，使用不同的jj值（即不同的配置）执行重排和算术操作。 | 对比文件公开了在算法循环（如FFT）中，组合重排算术指令在每次迭代中被执行，并且用于配置重排操作的大小参数（jj）在每次迭代中可以改变（例如递减）。这意味着在每个循环（可对应于处理器的指令执行周期）中，重排操作可以根据新的配置参数被重新配置和执行。虽然对比文件是在指令级别描述，但本领域技术人员可以理解，支持该指令的硬件电路需要能够根据每个指令（或每个时钟循环，在指令流水线中）提供的配置参数来执行相应的重排序操作。因此，该技术特征被隐含公开。 |
| **技术特征X**：其特征在于，所述至少一个抽头延迟线包括：影子抽头延迟线，其被配置成：在所述至少一个输入数据流路径中将来自所述至少一个向量数据文件的所述输入向量数据样本集接收到多个影子流水线寄存器中《未公开》 | 对比文件中未发现任何描述影子抽头延迟线、影子流水线寄存器或将输入向量数据样本集接收到影子流水线寄存器中的内容。 | 影子抽头延迟线是目标专利中抽头延迟线结构的一个特定、高级的硬件组件，用于预加载下一组输入数据以实现无缝处理。对比文件完全没有提及任何类似影子抽头延迟线或影子流水线寄存器的结构。因此，该技术特征未被公开。 |
| **技术特征Y**：针对每个处理级，将所述多个影子流水线寄存器中的所述输入向量数据样本集移位所述向量数据样本宽度以进入主抽头延迟线，从而提供所述经移位的输入向量数据样本集《未公开》 | 对比文件中未发现任何描述将数据从影子流水线寄存器移位到主抽头延迟线的内容。 | 由于对比文件未公开影子抽头延迟线（技术特征X），因此将数据从影子寄存器移位到主抽头延迟线的操作也未被公开。 |
| **技术特征Z**：所述主抽头延迟线被配置成在所述多个处理级中的每个处理级中在所述至少一个输入数据流路径中提供所述经移位的输入向量数据样本集。《未公开》 | 对比文件中未发现任何描述主抽头延迟线或在每个处理级提供经移位的输入向量数据样本集的内容。 | 主抽头延迟线是目标专利中抽头延迟线结构的核心部分。对比文件完全没有提及任何类似主抽头延迟线的结构，也未描述在每个处理级由这样一个硬件结构提供经移位的输入向量数据样本集。因此，该技术特征未被公开。 |
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