对比文件名称：2001-01-16_US6175251B_发明授权_US06175251B1 Semiconductor integrated circuit device having power reduction
目标专利名称：用于扩展信号比较电压范围的电路和方法 CN105009451B
模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：所述电路包括：锁存电路** <直接公开> | 说明书第22-23栏，图35，图37：“FIG. 35 shows an embodiment of the structure of the latch capable of fixing an output.” “FIG. 37 shows another embodiment of the latch capable of fixing the output forcibly.” | 对比文件明确公开了锁存电路（latch）的结构。如图35和图37所示，该锁存电路用于在睡眠模式（sleep mode）下固定输出电平，其作用是在特定模式下保持逻辑状态。这与目标专利中锁存电路102（图1-3）用于锁存比较输出信号110的作用，在“存储/保持逻辑状态”这一基本功能上是相同的。因此，技术特征A被对比文件直接公开。 |
| **B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点** <隐含公开> | 说明书第30-31栏，图39-41：“FIG. 39 shows an embodiment in which this invention is applied to a logic circuit for logic operations with a dual-phase clock.” “The logic circuit is divided into the logic circuits LC1 and LC2 which are additionally equipped at their individual outputs with latches LT1 and LT2...” 图40中，逻辑电路LC1、LC2（由INV1、INV2等构成）接收输入信号，其输出连接至锁存器LT1、LT2。图29、31中，节点NH、NL的电压受开关SWH、SWL（MP1、MN1）控制而动态变化。 | 对比文件公开了执行逻辑操作的电路（如LC1、LC2，其可以是简单的反相器或更复杂的逻辑），这相当于一个响应于输入信号（可视为差分对的一种形式）进行比较或逻辑运算的电路。该逻辑电路的输出耦合至锁存电路（LT1、LT2）。同时，对比文件中的逻辑电路（如图29的INV）其电源端（节点NH、NL）的电压受时钟控制的开关（MP1、MN1）管理，在操作和待机模式间切换，导致该节点电压动态变化。因此，本领域技术人员能够理解，对比文件公开了一个响应于输入信号的逻辑/比较电路，其耦合至锁存器且其供电节点具有动态电压。这与目标专利中比较器耦合至锁存电路和动态节点的方案在原理上相通。因此，技术特征B被对比文件隐含公开。 |
| **C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，** <未公开> | 说明书第30栏，图29：“An NMOS transistor MN1 and a PMOS transistor MP1 operate as the switches SWL and SWH shown in FIG. 28, respectively.” | 对比文件公开了受时钟控制的开关（如MN1、MP1），用于在操作模式接通电源、在待机模式切断电源以降低功耗。其作用是控制逻辑电路是否获得完整电源电压，而非“扩展供电电压范围”。目标专利的“受时钟控制升压电路”（如图2中的106）核心功能是通过电容器等元件将动态节点108的电压主动偏置到低于接地（负电压）或高于Vdd的电压，从而“扩展”比较器在相同Vdd下的有效输入电压范围（即推升共模电平）。对比文件完全没有公开这种通过产生负电压或升压电压来扩展输入信号范围的技术手段或目的。因此，技术特征C既未被直接公开，也未被隐含公开。 |
| **D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，** <未公开> | 说明书第29栏，图29：“A CMOS inverter INV composed of an NMOS transistor MN2 and a PMOS transistor MP2 is connected to MN1 and MP1.” | 对比文件图29公开了一个CMOS反相器INV（MN2和MP2），它连接在节点NH和NL之间，而NH和NL最终通过开关连接到电源VHH和VLL。这个反相器是逻辑电路本身，而不是“受时钟控制升压电路”的组成部分。目标专利中“第一反相器”（图2中的202）是升压电路的组成部分，用于响应时钟信号控制对电容器的充电。两者在电路中的作用和所属模块完全不同。因此，技术特征D未被公开。 |
| **E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子** <未公开> | 无相应记载。 | 对比文件中没有公开反相器的输出端耦合至电容器第一端子的结构。在对比文件图29等电路中，没有使用电容器来产生升压或负电压的机制。因此，技术特征E未被公开。 |
| **F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号** <隐含公开> | 说明书第29栏，图29：“A control pulse CK is inputted to the gate of the NMOS transistor MN1 and a control pulse CKB is inputted to the gate of the PMOS transistor MP1. CKB represents a complementary signal of CK.” | 对比文件明确提到了互补的控制脉冲CK和CKB。虽然图中未明确画出生成CKB的第二反相器，但生成时钟信号的反相信号是本领域的公知常识。本领域技术人员能够毫无疑义地推断，要产生互补信号CKB，通常需要使用一个反相器（即第二反相器）来接收CK并生成其反相信号。因此，技术特征F被对比文件隐含公开。 |
| **G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。** <未公开> | 无相应记载。 | 对比文件中没有公开将电容器的第二端子通过开关选择性接地的结构。其开关（如MN1， MP1）是用于连接或断开电源与逻辑电路之间的通路，而非用于控制电容器的接地。因此，技术特征G未被公开。 |
| **H：其特征在于，所述节点被偏置为低于接地的电压。** <未公开> | 无相应记载。 | 对比文件中的所有电路操作均基于正电源电压（VHH， VCC）和接地（VLL， VSS）。没有任何内容提及或暗示将任何节点偏置到低于接地（负电压）的水平。其节点电压在待机时可能因漏电流而浮动，但并非主动偏置到负压。因此，技术特征H未被公开。 |
| **I：其特征在于，所述节点提供所述比较器的接地参考。** <隐含公开> | 说明书第29栏，图29：“The sources of the NMOS transistors thereof are connected to the node NL. A switch SWL is provided between the node NL and the power supply VLL on a low level...” | 在对比文件图29的实施例中，NMOS晶体管MN2的源极连接到节点NL。当开关SWL（MN1）导通时，节点NL被连接至低电平电源VLL（例如接地），此时节点NL为逻辑电路INV的NMOS管提供接地参考。这与目标专利中动态节点108在复位阶段作为比较器104的接地参考（图2）的作用是相似的。因此，技术特征I被对比文件隐含公开。 |
| **J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管** <隐含公开> | 说明书第29栏，图29：“The NMOS transistor MN2 and the PMOS transistor MP2 are connected to the input terminal IN at the gates thereof, and operate as CMOS inverter.” | 对比文件图29中的CMOS反相器INV由MN2和MP2组成，它可以看作一个最简单的比较器（将输入IN与逻辑阈值比较）。其中，NMOS晶体管MN2的源极耦合至节点NL（动态节点），栅极接收输入信号IN。这对应于目标专利中比较器的第一晶体管（如图2的208）耦合至动态节点并响应于第一输入信号（Vin+）的结构。虽然对比文件是单端输入而非明确的差分对，但其基本结构关系已被公开。因此，技术特征J被对比文件隐含公开。 |
| **K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。** <未公开> | 无相应记载。 | 对比文件公开的电路（如图29的反相器）是单端输入、单端输出的逻辑门，不涉及差分输入信号对。其输出仅由单个输入信号决定，不存在两个晶体管分别响应差分信号，并通过比较它们的放电速率来决定输出的机制。目标专利中（图3）的交叉耦合锁存比较器结构及其工作原理在对比文件中完全没有公开。因此，技术特征K未被公开。 |
| **L：其特征在于，所述节点提供所述比较器的供电参考。** <隐含公开> | 说明书第29栏，图29：“The sources of the PMOS transistors of respective inverters are connected to the node NH, ... A switch SWH is provided between the node NH and the power supply VHH on a high level...” | 在对比文件图29的实施例中，PMOS晶体管MP2的源极连接到节点NH。当开关SWH（MP1）导通时，节点NH被连接至高电平电源VHH，此时节点NH为逻辑电路INV的PMOS管提供供电（电源）参考。这与目标专利中动态节点408作为比较器404的供电参考（图4）的作用是相似的。因此，技术特征L被对比文件隐含公开。 |
| **M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管** <隐含公开> | 说明书第29栏，图29：“The NMOS transistor MN2 and the PMOS transistor MP2 are connected to the input terminal IN at the gates thereof, and operate as CMOS inverter.” | 此特征与技术特征J描述的结构本质相同。在对比文件图29中，PMOS晶体管MP2的源极耦合至节点NH（动态节点），栅极接收输入信号IN。这对应于目标专利中比较器（图4的404）的第一晶体管（409）耦合至动态节点并响应于第一输入信号（Vin+）的结构。因此，技术特征M被对比文件隐含公开。 |
| **N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。** <未公开> | 无相应记载。 | 与技术特征K类似，对比文件没有公开用于比较差分信号的第二晶体管及其充电速率比较机制。其反相器输出状态由单个输入决定，不涉及两个上拉晶体管（PMOS）的充电速率竞争。目标专利图4所示的PMOS差分对及基于充电速率的比较机制在对比文件中未公开。因此，技术特征N未被公开。 |
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