对比文件名称：2010-07-29_JP2010166457A_发明专利_JP2010166457A Level shifting circuit and semiconductor device equipped with the same
目标专利名称：357具有高电压输入能力的单端比较器电路CN104919703B
本次调用的模型名称：DeepSeek
## 特征比对表格
| 技术特征描述与公开性判断结果 | 对比文件原文引用（段落标号或位置） | 公开性论述 |
| **A**：包括：输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围 **《直接公开》** | [0008]段落：“ＭＮＨ１のゲートには、高電圧レベル（例えば１．８Ｖ）の入力信号ＩＮが印加され...”<br>[0013]段落：“第３ＭＩＳトランジスタのゲートには、第３電源電圧（＞第２電源電圧）の振幅となる入力信号が入力されると共に...” | 对比文件明确公开了信号输入节点（“信号入力ノード”），用于接收具有特定振幅（例如0V至1.8V）的输入信号IN。该输入信号的电压范围自然地包含了高电平（例如1.8V）和低电平（例如0V）这两个范围。因此，本领域技术人员能够毫无疑义地得出对比文件公开了配置为接收包含第一范围和第二范围的输入电压范围的输入节点。 |
| **B**：电压受限的输出节点 **《直接公开》** | [0008]段落：“ＭＰＬ２のドレインからは、低電圧レベルの出力信号ＯＵＴが得られる。”<br>[0013]段落：“...第１および第２ＭＩＳトランジスタのソースには第２電源電圧が供給され...” | 对比文件公开了输出节点（“信号出力ノード”）OUT，该节点是PMOS晶体管MPL2的漏极。由于MPL2的源极连接到低电压电源VCCL（例如1.0V），其漏极（输出节点）的电压被限制在VCCL及以下的范围，即是一个电压受限的输出节点。该节点在对比文件中的作用是提供经过电平转换后的低电压信号，与目标专利中电压受限的输出节点（如节点A）作为内部受限电压节点的作用实质相同。 |
| **C**：第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合 **《隐含公开》** | [0008]段落：“ＭＮＨ１のゲートには、高電圧レベル（例えば１．８Ｖ）の入力信号ＩＮが印加され...ＭＮＨ１のドレインがＭＰＬ１のドレインに...接続される。”<br>图1(a)电路图。 | 对比文件公开了NMOS晶体管MNH1，其栅极接收输入信号IN，漏极连接到节点NDE1（该节点是MPL1的漏极，并间接影响输出OUT）。当输入IN为高电平（例如1.8V，属于输入电压范围的一个范围）时，MNH1导通，将其漏极节点NDE1的电位拉低（耦合至GND1）。虽然MNH1是将节点NDE1耦合至地而非直接耦合至输出节点OUT，但在对比文件的整个电平移位电路结构中，节点NDE1的电压状态通过交叉耦合的MPL1和MPL2直接决定了输出OUT的电压状态（当NDE1为低时，MPL2导通，OUT为高；当NDE1为高时，MPL2截止，OUT为低）。因此，MNH1通过控制节点NDE1，实质上起到了根据输入电压（高电平）将输入信号的影响传递（耦合）至电压受限的输出节点（OUT）的作用。本领域技术人员从对比文件公开的电路工作原理可以合理推断出存在这样的耦合关系。 |
| **D**：第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源 **《未公开》** | [0013]段落：“第１回路は、第１および第３ＭＩＳトランジスタのドレインとなる第１ノードに接続され、第１ノードの電圧が第１電源電圧よりも低くなった場合に、第１ノードの電圧を第１電源電圧にクランプする機能を備える。”<br>图1(a)中的MN4。 | 对比文件公开了第二半导体器件MN4（或其它实施例中的对应器件），其作用是在节点NDE1因耦合噪声而电压低于地电位（第一电源电压GND1）时，将该节点电压钳位（clamp）至GND1，以防止过压损坏。这与目标专利中第二半导体器件（M1）的作用有本质区别：目标专利的M1是在输入电压处于高范围（第二范围）时，主动将电压受限的输出节点（节点A）上拉耦合至正电源电压轨（VDD），以确保输出节点达到满幅电压并消除浮置状态。而对比文件的MN4是在输入信号变化瞬间（从高到低跃迁）用于抑制负向噪声，是一种保护性钳位功能，并非响应输入电压处于某个稳态范围而进行的主动耦合。两者解决的问题、动作的触发条件和最终达到的电路状态均不相同。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **E**：其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平 **《直接公开》** | [0009]段落：“ここで、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２、およびＣＭＯＳインバータ回路ＩＶ１を構成する各トランジスタは、高電圧レベルの信号が印加されるため、これに対応した厚膜仕様（例えば、１．８Ｖ仕様）のゲート絶縁膜で形成される。 一方、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２は、低電圧レベルの信号しか印加されないため、...薄膜仕様（例えば、１．０Ｖ仕様）のゲート絶縁膜で形成される。”<br>[0008]段落：“ＭＰＬ１およびＭＰＬ２は、ソースが低電圧レベル（例えば１．０Ｖ）の電源電圧ＶＣＣＬに接続され...” | 对比文件明确区分了“厚膜”晶体管（如MNH1，MNH2）和“薄膜”晶体管（如MPL1，MPL2）。薄膜晶体管（对应目标专利中的低电压器件）的工作电压范围（例如1.0V）低于其栅极所能承受的电压。输入信号IN的振幅为高电压电平（例如0V至1.8V），该范围（1.8V）既大于薄膜晶体管（如MPL1，MPL2）的工作范围（1.0V），也大于提供给这些薄膜晶体管的电源电压VCCL的电平（1.0V）。因此，本领域技术人员能够毫无疑义地得出对比文件公开了输入电压范围大于器件工作范围且大于电源电压电平。 |
| **F**：耦合至所述电压受限的输出节点的单端电压检测电路 **《未公开》** | [0008]段落：“ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２およびＣＭＯＳインバータ回路ＩＶ１によって構成される。”<br>图1(a)电路图。 | 对比文件公开的电路（MPL1，MPL2，MNH1，MNH2，IV1）构成了一个差分输入（IN和INB）的锁存器型电平移位电路。虽然它能够检测输入电平并产生输出，但其核心结构是基于两个交叉耦合的PMOS晶体管（MPL1，MPL2）和两个由差分信号驱动的NMOS晶体管（MNH1，MNH2），这是一个典型的差分比较或锁存结构。目标专利中的“单端电压检测电路”是接收单端输入（节点A的电压）并产生单端输出的电路（如图1中的M3，M4，M7，M8等构成的电路）。对比文件的电路在结构和工作原理上与目标专利所描述的单端电压检测电路不同。因此，对比文件未公开此特征。 |
| **G**：其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度 **《未公开》** | 无对应内容。 | 在对比文件的整个说明书中，均未提及在其电平移位电路或任何检测电路中引入迟滞（Hysteresis）功能。其解决噪声（如耦合噪声）问题是通过添加钳位晶体管（如MN4）来实现的，这与通过迟滞生成电路来提供切换阈值上的噪声容限是完全不同的技术手段。因此，对比文件既未直接公开也未隐含公开此特征。 |
| **H**：其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点 **《未公开》** | 无对应内容。 | 目标专利说明书[0036]段明确描述了在第一范围（0至约1.8V-Vthn）和第二范围（1.8V至3.3V）之间存在一个第三过渡范围（约1.8V-Vthn至1.8V），在此范围内两个主控晶体管（M1， M2）均不导通，导致节点A浮置。对比文件的电路工作原理中不存在这种设计上的、明确的第三电压范围以及由此导致的两个主控晶体管（可对应为MNH1和MPL1）均“不在控制下”的浮置状态。其电路动作依赖于输入信号的跳变和差分对的竞争，不涉及针对稳态输入电压的特定中间范围的设计。因此，对比文件未公开此特征。 |
| **I**：其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管 **《直接公开》** | [0008]段落：“ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２...”<br>[0013]段落：“...第１および第２ＭＩＳトランジスタ...第３および第４ＭＩＳトランジスタ...” | 对比文件全文均使用PMOS和NMOS晶体管（金属氧化物半导体晶体管）来构建其电平移位电路。具体地，其核心开关器件（如MNH1， MPL1， MN4等）均为MOS晶体管。因此，本领域技术人员能够毫无疑义地得出对比文件公开了第一和第二半导体器件包括金属氧化物半导体晶体管。 |
| **J**：其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V **《直接公开》** | [0009]段落：“ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２、およびＣＭＯＳインバータ回路ＩＶ１を構成する各トランジスタは、高電圧レベルの信号が印加されるため、これに対応した厚膜仕様（例えば、１．８Ｖ仕様）のゲート絶縁膜で形成される。” | 对比文件明确指出，处理高电压输入信号的晶体管（如MNH1， MNH2）是“厚膜仕様（１．８Ｖ仕様）”。这意味着这些晶体管设计的工作范围最大电压约为1.8V。在对比文件的电路语境中，第一和第二半导体器件（若对应为MNH1和MN4，MN4同样为厚膜NMOS）正是这类厚膜晶体管。因此，对比文件直接公开了这些器件的工作范围最大电压约为1.8V。 |
| **K**：其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管 **《未公开》** | 无对应内容。 | 如特征G所述，对比文件未公开任何迟滞生成电路。因此，更不可能公开构成该迟滞电路的具体元件，如二极管式连接的晶体管和开关晶体管（如目标专利中的M6和M5）。此特征未被公开。 |
| **L**：其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流 **《未公开》** | 无对应内容。 | 对比文件的说明书全篇均未提及或讨论其电平移位电路的静态电流消耗特性。目标专利强调其电路“不消耗静态电流并且仅会经历电流漏泄”[0024]，这是一个特定的低功耗特性。对比文件并未描述其电路具备此特性，本领域技术人员也无法从对比文件公开的内容中合理推断出此特性。因此，该特征未被公开。 |
<<<A>>><<<B>>><<<E>>><<<I>>><<<J>>><<<c>>>