**对比文件名称**：EP1911232A1 HIGH SPEED DRIVER EQUALIZATION
**目标专利名称**：CN103947114B 带有内置去加重的高速预驱动器和电压电平转换器
**本次调用的模型名称**：GPT-4
以下是根据您的要求创建的特征比对表格及分析。
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A：包括：串行化器**<br>**《直接公开》** | [p0015] `The latch-mux predriver 12 receives two 1A rate - speed - data signals AO and Al at input ports 1 IA and 1 IB and multiplexes them into a full rate data signal...`<br>(锁存复用预驱动器12在输入端口11A和11B接收两个1A速率的数据信号AO和A1，并将它们复用成全速率数据信号...) | 目标专利中的“串行化器”功能是将并行数据转换为高速串行数据流（见说明书[0040]段）。对比文件中的“latch-mux predriver 12”同样接收两个数据信号（AO和A1）并将其复用（multiplexes）成单一的全速率数据信号。该功能与本领域技术人员所理解的串行化功能（将多路并行数据合成为一路串行数据）实质相同。因此，对比文件直接公开了“串行化器”或其等同功能单元。 |
| **B：被耦合以从所述串行化器接收差分输入的预驱动器，**<br>**《直接公开》** | [p0015] `The latch-mux predriver 12 receives two 1A rate - speed - data signals AO and Al ... The full rate data signal is then provided to the analog driver 14.`<br>[p0015] `It is noted that in the following description all signals are differential signals...`<br>(锁存复用预驱动器12接收两个1A速率的数据信号AO和A1...全速率数据信号随后被提供给模拟驱动器14。...在以下描述中，所有信号都是差分信号...) | 对比文件明确记载了“latch-mux predriver 12”接收差分数据信号AO和A1（即差分输入），并将其输出提供给“analog driver 14”（即驱动器）。这直接对应于目标专利中“预驱动器”位于串行化器与驱动器之间，并接收差分输入的功能和位置关系。因此，该技术特征被直接公开。 |
| **C：其中所述预驱动器包括：全p型金属氧化物硅(PMOS)交叉耦合电平转换器，其包括四个PMOS晶体管以从所述串行化器接收差分输入并提供预驱动器输出**<br>**《未公开》** | 对比文件中未提及“PMOS交叉耦合电平转换器”。图2、图4及相关描述[p0016], [p0022]中，驱动电路（main analog driver 14, de-emphasis driver 114）均使用NPN双极型晶体管（ml, m2, m3, m4等）。 | 目标专利的核心特征之一是使用“全PMOS交叉耦合电平转换器”来实现从第一功率域（如1.0V）到第二功率域（如1.8V）的电压电平转换（见说明书[0004], [0047]）。对比文件的驱动电路工作在单一电源平面（Vx），其功能是实现电流开关和阻抗匹配以驱动传输线，并未涉及在不同电压域之间进行电平转换。其使用的晶体管类型（NPN）和电路结构（推挽式电压源D2A驱动器）与目标专利的“全PMOS交叉耦合电平转换器”完全不同。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出该特定技术方案。 |
| **D：形成分别耦合到所述交叉耦合电平转换器的输出的去加重抽头的两个去加重PMOS晶体管，**<br>**《未公开》** | 对比文件提到了“de-emphasis driver 114”（去加重驱动器）用于实现信号去加重（见[p0020]），但该驱动器同样由NPN晶体管（ml_d至m4_d）构成（见[p0022]及图4）。未提及使用PMOS晶体管实现去加重。 | 目标专利的去加重功能由两个特定的“去加重PMOS晶体管”实现，它们形成耦合到交叉耦合电平转换器输出的“去加重抽头”（见说明书[0048]）。对比文件虽然公开了去加重功能，但其实现手段是通过一个结构上与主驱动器（14）基本相同的、由NPN晶体管构成的并行驱动器（114）来完成的（见[p0020], [p0030]）。两者在去加重功能的实现结构上存在本质差异。因此，对比文件未公开“两个去加重PMOS晶体管”这一具体技术手段。 |
| **E：其中所述两个去加重PMOS晶体管与所述交叉耦合电平转换器并联耦合**<br>**《未公开》** | 对比文件图4显示，去加重驱动器（114）与主驱动器（14）在输出端并联连接（coupled in parallel）（见[p0022]）。但该去加重驱动器并非由PMOS晶体管构成，也未与“交叉耦合电平转换器”并联。 | 此特征限定了去加重PMOS晶体管与交叉耦合电平转换器之间的特定连接关系。由于对比文件既未公开“交叉耦合电平转换器”（特征C），也未公开“去加重PMOS晶体管”（特征D），因此自然不可能公开这两者之间的“并联耦合”关系。 |
| **F：耦合到预驱动器输出并被配置成从所述预驱动器接收差分输入的驱动器。**<br>**《直接公开》** | [p0015] `The full rate data signal is then provided to the analog driver 14.`<br>(全速率数据信号随后被提供给模拟驱动器14。) | 对比文件明确记载了“analog driver 14”（模拟驱动器14）接收来自预驱动器（latch-mux predriver 12）的输出信号。这直接对应于目标专利中驱动器耦合到预驱动器输出并接收其差分输入的技术特征。因此，该特征被直接公开。 |
| **G：其特征在于，来自所述串行化器的所述差分输入的每一输入线耦合到所述交叉耦合电平转换器的相应互补输入。**<br>**《未公开》** | 对比文件中未描述任何“交叉耦合电平转换器”，因此不可能公开差分输入与该转换器互补输入之间的连接关系。 | 该特征是对交叉耦合电平转换器具体输入连接方式的进一步限定。由于对比文件未公开“交叉耦合电平转换器”（特征C）这一主体，因此其具体的连接方式（差分输入的每一输入线耦合到其相应互补输入）也无法被公开。 |
| **H：其特征在于，来自所述串行化器的所述差分输入的每一输入线耦合到所述去加重PMOS晶体管中的相应一个去加重PMOS晶体管的输入。**<br>**《未公开》** | 对比文件描述了去加重驱动器（114）从第二锁存复用预驱动器（112）接收信号（见[p0020]），第二预驱动器接收来自第一预驱动器（12）中间节点的信号（见[p0020]）。但去加重驱动器由NPN晶体管构成，并非PMOS晶体管。 | 该特征限定了差分输入与去加重PMOS晶体管输入之间的具体连接关系。由于对比文件未公开“去加重PMOS晶体管”（特征D）这一主体，因此其具体的输入连接方式也无法被公开。 |
| **I：其特征在于，进一步包括：耦合在所述交叉耦合电平转换器与接地之间的尾电流控制晶体管**<br>**《未公开》** | 对比文件全文未提及“尾电流控制晶体管”。图2、图4所示的驱动电路中，NPN晶体管的发射极直接或通过电阻连接到地，但不存在一个独立的、用于控制共模电流的尾电流控制晶体管。 | 目标专利中的“尾电流控制晶体管”（如NMOS晶体管430）用于设置预驱动器输出信号的共模电压和交点（见说明书[0049]），是预驱动器内部电流控制结构的关键部分。对比文件的驱动电路结构完全不同，没有使用这种独立的尾电流控制机制。因此，该特征未被公开。 |
| **J：被耦合以控制所述尾电流控制晶体管的第一电流镜。**<br>**《未公开》** | 对比文件全文未提及“电流镜”。其驱动电路的控制主要通过数字信号（CLK, AO, A1）和电阻网络实现，未描述使用电流镜来控制偏置电流。 | 目标专利使用第一电流镜（如NMOS电流镜420）来控制尾电流控制晶体管（特征I），从而设置输出共模点（见说明书[0049]）。对比文件完全没有公开任何电流镜结构，更未公开其用于控制尾电流。因此，该特征未被公开。 |
| **K：其特征在于，进一步包括：第二电流镜，所述第二电流镜被耦合以由所述第一电流镜控制，并且用以向所述两个去加重PMOS晶体管提供电流。**<br>**《未公开》** | 对比文件全文未提及“第二电流镜”。 | 该特征描述了目标专利中一个更复杂的电流控制架构，其中第一电流镜控制第二电流镜，再由第二电流镜为去加重PMOS晶体管提供电流（见说明书[0049]）。对比文件既未公开第一电流镜（特征J），也未公开去加重PMOS晶体管（特征D），更未公开这种两级电流镜控制结构。因此，该特征未被公开。 |
| **L：其特征在于，所述串行化器由第一功率域供电，并且所述交叉耦合电平转换器由第二功率域供电。**<br>**《未公开》** | 对比文件图2、图4中，主驱动器（14）和去加重驱动器（114）均连接到同一电源平面“Vx”（见[p0016], [p0022]）。未提及存在为不同电路模块供电的不同功率域（power domain）。 | 目标专利强调其技术方案解决了在不同电压电平（功率域）之间转换信号的问题（见说明书[0004], [0045]）。对比文件的整个驱动电路（包括预驱动器和驱动器）工作在统一的电源下，没有涉及跨功率域的电压电平转换功能。因此，对比文件未公开串行化器和电平转换器由不同功率域供电的特征。 |
| **M：其特征在于，所述集成电路与HDMI v1.4兼容设备、移动设备、机顶盒、电视、计算机、计算机视频卡、游戏控制台、DVD播放器、卫星接收机、监视器、显示器头戴式送受话器、视频中继器、摄像机、家庭影院接收机和视频切换设备中的至少一者集成。**<br>**《未公开》** | 对比文件[p0001]提及高速电信系统和串行链路（如PCI Express），但未具体提及HDMI或列出目标专利权利要求中所枚举的任何特定设备类型。 | 此特征是对集成电路应用领域的限定。虽然对比文件公开的驱动均衡技术可以应用于高速通信，但其具体公开的应用背景是PCI Express等高速串行链路，并未明确指向或隐含必然用于HDMI v1.4或权利要求中罗列的一系列特定音视频设备。因此，该应用领域的特定限定未被对比文件公开。 |
| **N：其特征在于，所述串行化器、所述预驱动器和所述驱动器中的至少一者集成在至少一个半导体管芯上。**<br>**《直接公开》** | [p0030] `Preferably, all components are integrated on a single semiconductor chip...`<br>(优选地，所有组件都集成在单个半导体芯片上...) | 对比文件明确且优选地指出其驱动器和去加重单元的所有组件都集成在单个半导体芯片上。这必然意味着串行化器（或其功能等效单元，如锁存复用预驱动器）、预驱动器（如第一锁存复用预驱动器）和驱动器（模拟驱动器）被集成在至少一个半导体管芯上。因此，该特征被直接公开。 |
**结论**：根据对比文件EP1911232A1的内容，技术特征A、B、F、N被**直接公开**。技术特征C、D、E、G、H、I、J、K、L、M均未被公开（既非直接公开，也非隐含公开）。
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