本次调用的模型名称：DeepSeek-R1
目标专利的名称：具有内建负载衰减器的宽带数/模转换器 CN102549929B
对比文件的名称：Digital_analog converter including gain control for a sub-digital_analog converter US06738006B1
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：数/模转换器DAC，其具有第一输出端和第二输出端，《隐含公开》 | 图4及其说明：DAC的输出电流被提供到模拟输出网络22（“providing output current ... to analog output network 22”）。说明书第7栏第31-33行：“... providing output current on lines 38 to analog output network 22”。 | 对比文件明确公开了DAC及其输出。虽然未明确使用“第一输出端”和“第二输出端”的表述，但其DAC（如图4所示的架构）输出电流到输出网络，在差动DAC的常规设计中，输出网络通常对应两个输出端（如正端和负端）。本领域技术人员阅读对比文件（特别是结合图3、4的电路）可以毫无疑义地理解其DAC具有输出端以输出模拟信号。因此，该特征被对比文件隐含公开。 |
| **技术特征B**：其中所述DAC包括双级联电流源和差动电流模式开关DCMS，《隐含公开》 | 图3、4及其说明：每个电流单元（cell）包括电流源（current source 14, M1-M4）和隔离级联晶体管（isolation cascode transistor M5-M10），这些级联晶体管与输出开关（output switch 20a-20f）相关联。说明书第4栏第45-53行：“... includes a current source 14, a trim circuit 16, a calibration switch 18, and a current output switch 20.”； 第5栏第18-23行：“... isolation cascode transistor (M5, M6, ..., M7) within the respective digital to analog converter output switches (20a, 20b, ..., 20c).” | 对比文件公开了DAC包含电流源（对应电流源）和级联晶体管（cascode transistor），级联晶体管串联在电流源和输出开关之间，这构成了一种“级联”结构。输出开关（如20a, 20b）接收数据输入（lines 40,42）并控制电流流向输出网络，这实质上是执行了电流模式开关的功能。虽然未使用“双级联电流源”和“差动电流模式开关（DCMS）”的术语，但本领域技术人员可以从对比文件的描述（电流源+级联晶体管+数据控制的输出开关）中，直接且毫无疑义地得出其DAC包含级联的电流源和受数据控制的电流开关这一技术方案。因此，该特征被对比文件直接公开。 |
| **技术特征C**：直流DC补偿级，其具有连接到所述DAC相应的所述第一输出端和第二输出端的第一输出端和第二输出端，《未公开》 | 无 | 对比文件全文未提及任何用于为DAC输出添加直流分量的“DC补偿级”或类似结构。对比文件的目的是通过独立的偏置电路（cascode bias circuits 200, 300）确保主DAC和子DAC电流源工作电压一致，以匹配增益，而非提供额外电流以支持另一级电路（如负载衰减器）在整个操作区域上的操作。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征D**：负载衰减器，其经适配以起隔离级的作用且具有第一输入端和第二输入端，《未公开》 | 无 | 对比文件未公开任何名为“负载衰减器（load attenuator）”或明确起“隔离级”作用的电路模块。对比文件中提到的“隔离级联晶体管（isolation cascode transistor）”用于隔离电流源免受输出节点扰动（说明书第8栏第19-27行），其作用是将电流源与输出开关/网络隔离开，而非在DAC输出之后起隔离作用并具有特定输入/输出端的“负载衰减器”。负载衰减器在目标专利中是一个具有放大器、参考信号和晶体管的有源电路，用于设定输出阻抗和隔离后级，该具体结构及其作用在对比文件中完全缺失。因此，该特征未被公开。 |
| **技术特征E**：其中所述DAC的所述第一输出端和第二输出端和所述DC补偿级的所述第一输出端和第二输出端被输入进所述负载衰减器相应的所述第一输入端和第二输入端，《未公开》 | 无 | 由于对比文件既未公开“DC补偿级”（特征C），也未公开“负载衰减器”（特征D），因此更不可能公开DAC和DC补偿级的输出连接到负载衰减器输入端这样的连接关系。该特征未被公开。 |
| **技术特征F**：且其中所述DC补偿级提供额外电流以使能所述负载衰减器在它的整个操作区域上的操作。《未公开》 | 无 | 该特征描述了DC补偿级的功能——提供额外电流以支持负载衰减器的操作。由于对比文件未公开DC补偿级和负载衰减器，因此该功能自然也未公开。 |
| **技术特征G**：其中所述双级联电流源具有输出端且所述DCMS具有输入端，且其中所述双级联电流源的所述输出端连接到所述DCMS的所述输入端且连接到导轨电压。《隐含公开》 | 图3、4及其说明：电流源晶体管（M1-M4）的漏极连接到隔离级联晶体管（M5-M10）的源极。级联晶体管的漏极连接到输出开关。导轨电压（如Vdd）连接到电流源晶体管的源极（图3、4中电流源晶体管M1-M4的源极连接到Vdd或偏置电路15）。说明书第5栏第18-20行：“... the output of each current source transistor ... is connected to an isolation cascode transistor ...”。 | 对比文件明确公开了电流源（晶体管）的输出端（漏极）连接到级联晶体管（isolation cascode transistor）的输入端（源极）。级联晶体管在这里可以视为构成了电流源的一部分（级联结构），并与后续的开关配合工作。虽然对比文件的级联晶体管与目标专利中“双级联电流源”的具体结构可能不完全相同，但电流源输出连接到后续开关控制电路的输入端这一基本电气连接关系是存在的。关于“连接到导轨电压”，对比文件图3、4显示电流源晶体管的源极连接到电源（可视为导轨电压）。因此，本领域技术人员可以理解电流源的输出端（经过级联）与开关输入端相连，且电流源本身连接到导轨电压。该特征被隐含公开。 |
| **技术特征H**：其中所述双级联电流源包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压且所述第一PMOS晶体管的栅极连接到第一偏压电压《隐含公开》 | 图4及其说明：显示了PMOS晶体管M1, M2, M3, M4等作为电流源。它们的源极连接到电源（Vdd，即导轨电压）。栅极连接到偏置电路15，该电路提供偏置电压。说明书第7栏第1-3行：“... an analog reference signal is fed to a plurality of current source transistors (M11, M1, M2, ..., M3, M13, M4). Each current source transistor ... is connected to current source bias circuit 15.” | 对比文件明确公开了使用PMOS晶体管（M1, M2等）作为电流源。这些晶体管的源极连接到电源（导轨电压）。其栅极连接到电流源偏置电路15，该电路提供固定的偏置电压，这对应于“连接到第一偏压电压”。虽然对比文件未明确将该晶体管称为“双级联电流源”中的“第一PMOS晶体管”，但作为构成电流源的基本PMOS晶体管，其源极接电源、栅极接偏压的连接方式是明确公开的。因此，该特征被直接公开。 |
| **技术特征I**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极且所述第二PMOS晶体管的栅极连接到第二偏压电压。《隐含公开》 | 图4及其说明：隔离级联晶体管M5, M6, M7, M8, M9, M10是PMOS晶体管。以M5为例，其源极连接到电流源晶体管M1的漏极。M5的栅极连接到第一级联偏置电路200的输出。说明书第5栏第18-23行，第7栏第9-13行。 | 对比文件公开了在电流源晶体管（如M1）和输出开关之间设置了隔离级联晶体管（如M5）。M5的源极连接到M1的漏极，这对应于“第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极”。M5的栅极连接到独立的级联偏置电路（200或300），该电路提供特定的偏置电压，这对应于“连接到第二偏压电压”。虽然对比文件没有明确将这些级联晶体管描述为“双级联电流源”的组成部分，而是作为输出开关的一部分或隔离元件，但从电路结构上看，电流源晶体管和与之串联的级联晶体管共同构成了一个级联电流源结构。本领域技术人员可以理解这种串联连接构成了级联电流源。因此，该特征被对比文件隐含公开。 |
| **技术特征J**：其中从所述负载衰减器发现的所述DAC的电阻等于所述第二PMOS晶体管的跨导乘以第一电阻乘以第二电阻，其中所述第一电阻是所述第二PMOS晶体管的从漏极到所述源极的电阻，且其中所述第二电阻是所述第一PMOS晶体管的从所述漏极到所述源极的电阻。《未公开》 | 无 | 该特征是一个具体的、用于计算从负载衰减器看进去的DAC输出阻抗的公式，涉及特定晶体管（第二PMOS和第一PMOS）的跨导和漏源电阻。对比文件完全没有提及任何“负载衰减器”，也没有给出或推导任何关于从负载衰减器看DAC电阻的公式。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征K**：其中所述DCMS包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第一PMOS晶体管的栅极连接到第一数据输入端，且所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端《隐含公开》 | 图3、4及其说明：输出开关20a-20f包含晶体管（图3、4中未明确画出开关内部晶体管，但由“output switch”和输入数据线40,42推断）。说明书第4栏第53-55行：“Each output switch 20 in addition to providing its output current on line 38 to analog output network 22 receives at its input data on lines 40 and 42.” | 对比文件明确公开了DAC包含输出开关（output switch），这些开关接收数据输入（lines 40, 42）并将电流导向输出网络。虽然对比文件附图未详细画出每个输出开关内部的晶体管结构，但本领域技术人员公知，这种电流导向输出开关通常由一对差动连接的晶体管实现，其栅极接收互补数据信号，源极共接并接收电流，漏极分别连接到正负输出端。结合对比文件公开的“输出开关接收数据输入”以及电流从级联晶体管流向输出开关/网络的结构，可以合理推断出存在这样的PMOS开关晶体管及其连接关系。因此，该特征被对比文件隐含公开。 |
| **技术特征L**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第二PMOS晶体管的栅极连接到第二数据输入端，且所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端。《隐含公开》 | 同特征K的引用。基于输出开关的差动操作模式。 | 同特征K的论述。对比文件公开了输出开关接收数据输入并将电流输出到网络。对于差动输出的DAC，必然存在两个数据路径和相应的开关晶体管。因此，本领域技术人员可以合理推断存在第二PMOS开关晶体管，其源极共接，栅极接收另一数据输入，漏极连接到另一输出端。该特征被隐含公开。 |
| **技术特征M**：其中所述DC补偿级包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压，其中所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，且其中所述第一PMOS晶体管的栅极连接到PMOS偏压电压VBP《未公开》 | 无 | 对比文件未公开任何“DC补偿级”，因此其具体电路结构（包括连接到导轨电压和DAC输出端的PMOS晶体管）自然也未公开。 |
| **技术特征N**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述导轨电压，其中所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端，且其中所述第二PMOS晶体管的栅极连接到VBP。《未公开》 | 无 | 同特征M，该特征未被公开。 |
| **技术特征O**：其中所述负载衰减器包括：第一放大器，其中所述第一放大器的正输入端接收第一参考信号《未公开》 | 无 | 对比文件未公开“负载衰减器”，因此负载衰减器内部包含放大器、放大器正输入端接收参考信号等具体结构均未公开。 |
| **技术特征P**：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述负载衰减器的所述第一输入端和所述第一放大器的负输入端，其中所述第一PMOS晶体管的栅极连接到所述第一放大器的输出端，且其中所述第一PMOS晶体管的漏极连接到所述负载衰减器的第一输出端《未公开》 | 无 | 同特征O，该特征未被公开。 |
| **技术特征Q**：第二放大器，其中所述第二放大器的正输入端接收第二参考信号《未公开》 | 无 | 同特征O，该特征未被公开。 |
| **技术特征R**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述负载衰减器的所述第二输入端和所述第二放大器的负输入端，其中所述第二PMOS晶体管的栅极连接到所述第二放大器的输出端，且其中所述第二PMOS晶体管的漏极连接到所述负载衰减器的第二输出端。《未公开》 | 无 | 同特征O，该特征未被公开。 |
| **技术特征S**：其中所述第一放大器和第二放大器具有转移函数，其中所述第一PMOS晶体管和所述第二PMOS晶体管具有跨导，且其中从所述DAC发现的所述负载衰减器的电阻是所述转移函数与所述跨导的商的倒数。《未公开》 | 无 | 该特征描述了负载衰减器的阻抗特性与内部放大器转移函数及晶体管跨导的数学关系。由于对比文件未公开负载衰减器及其具体结构，该关系自然也未被公开。 |
| **技术特征T**：其中从所述负载衰减器发现的所述DAC的电阻与从所述DAC发现的所述负载衰减器的电阻的比率的值的计算不受外部负载电阻限制。《未公开》 | 无 | 该特征描述了由负载衰减器带来的特性：DAC看到的负载电阻与负载衰减器看到的DAC电阻之比不受外部负载限制。这是负载衰减器引入的技术效果。由于对比文件未公开负载衰减器，该效果及相关的描述均未公开。 |
| **技术特征U**：其中所述负载衰减器起作用以避免从所述DAC中发现输出摆动，从而减小所述DAC的信号/代码相依行为。《未公开》 | 无 | 该特征描述了负载衰减器所起的作用和技术效果。由于对比文件未公开负载衰减器，该作用和技术效果未被公开。对比文件中级联晶体管的作用是隔离电流源免受输出节点扰动（说明书第8栏第19-27行），其目的和效果（稳定电流源工作点）与目标专利中负载衰减器“避免DAC中发现输出摆动”不同。 |
| **技术特征V**：其中所述负载衰减器的输入节点的低阻抗实现短时脉冲波形干扰能量的快速释放。《未公开》 | 无 | 该特征描述了负载衰减器输入节点低阻抗带来的技术效果。由于对比文件未公开负载衰减器，该效果未被公开。 |
| **技术特征W**：其进一步包括连接到所述负载衰减器的输出端的滤波器。《隐含公开》 | 图1及其说明：在常规发射架构中，DAC之后连接有滤波器（未标号，但在混频器之前）。说明书第2栏第15-18行：“... converts the received signal into analog signals. The analog signals are combined in combiner 2 prior to being mixed with an intermediate frequency by intermediate frequency mixer 3.”（在通信系统中，DAC输出后通常需要进行滤波）。 | 对比文件图1展示了一个常规的多载波发射架构，其中DAC的输出后接有模拟组合器和混频器。在本领域，DAC输出后通常需要连接滤波器（如抗镜像滤波器）以滤除高频噪声和镜像分量。虽然图1中未明确画出滤波器，但本领域技术人员知晓在DAC和后续模拟处理电路（如混频器）之间通常会插入滤波器。因此，可以合理推断DAC的输出端连接有滤波器。然而，目标专利的滤波器是“连接到所述负载衰减器的输出端”，而对比文件未公开负载衰减器，因此滤波器是连接到DAC（或其后级电路）的输出端，而非负载衰减器的输出端。但“包括连接到输出端的滤波器”这一上位概念被隐含公开。 |
| **技术特征X**：其中所述DAC是低功率高分辨率宽带DAC。《隐含公开》 | 说明书多处提及高分辨率，例如摘要：“... a digital to analog converter (“DAC”) that includes a main section ... and a sub-DAC ...”，以及第9栏第27-30行：“... a 16-bit digital to analog converter ...”。说明书背景技术部分提到了对高分辨率DAC的需求（第2栏第30-33行）。虽然未明确使用“宽带”和“低功率”形容词，但高分辨率DAC通常追求在一定的带宽和功耗下工作。 | 对比文件明确其发明涉及高分辨率DAC（例如16位）。虽然“宽带”和“低功率”未作为明确特性被强调，但高分辨率DAC通常设计用于一定的信号带宽，并且优化功耗是集成电路设计的常见目标。本领域技术人员阅读对比文件（其旨在解决多载波应用中的动态范围限制）可以理解，其所描述的DAC旨在处理一定带宽的信号（多载波意味着一定带宽），并且其通过改进的级联偏置和增益匹配技术，可能有助于实现更好的性能（可能间接关联到功率效率或带宽能力）。因此，可以认为“高分辨率”被直接公开，而“宽带”和“低功率”特性在一定程度上被隐含公开。 |
## 总结与代码输出
根据上述分析，对比文件US06738006B1直接公开了技术特征H，隐含公开了技术特征A、B、G、I、K、L、W、X，未公开技术特征C、D、E、F、J、M、N、O、P、Q、R、S、T、U、V。
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