**对比文件名称**：US2002030619A1_Description_20260321_0233
**目标专利名称**：具有内建负载衰减器的宽带数/模转换器CN102549929B
**本次调用模型名称**：专利创造性评估模型
以下将根据目标专利权利要求的技术特征划分，与对比文件US2002030619A1进行比对分析。
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A. 数/模转换器DAC，其具有第一输出端和第二输出端，《直接公开》** | [0014] “... The electrical circuit includes a first load resistor R1 and a second load resistor R2... The output of the current steering circuits are coupled together at nodes 42 and 44.” (参见图4) | 对比文件公开的DAC电路（如图1、4所示）包含差分输出，分别连接到两个负载电阻R1和R2。节点42和44即为差分输出节点，对应于第一输出端和第二输出端。该特征被直接公开。 |
| **B. 其中所述DAC包括双级联电流源和差动电流模式开关DCMS，《直接公开》** | [0015] “The current I1 can be generated by a current source 16. The current source 16 can be formed of a transistor m1 and a transistor m2 in a cascode arrangement. The current steering circuit 12... can include a first switching transistor m3 and a second switching transistor m4.” | 对比文件明确公开了由晶体管m1和m2组成的级联(cascode)电流源（即双级联电流源）。电流导向电路(current steering circuit) 12包含晶体管m3和m4，它们构成一个差分对，用于根据控制信号将电流导向R1或R2，这实质上就是差动电流模式开关(DCMS)。该特征被直接公开。 |
| **C. 直流DC补偿级，其具有连接到所述DAC相应的所述第一输出端和第二输出端的第一输出端和第二输出端，《未公开》** | 无对应内容。 | 对比文件中没有公开独立的“DC补偿级”。其电路（图1）中，去耦电路(decoupling circuit) 14由晶体管BT1-BT4构成，它们的功能是电平移位和阻抗变换，以隔离负载电阻的电压波动，并非用于提供额外的直流电流以补偿负载衰减器所需的电流。目标专利中的DC补偿级（图3中的336a, 336b）直接连接到DAC输出端并连接到电源轨，用于提供额外电流，该结构及其功能在对比文件中未见描述。 |
| **D. 负载衰减器，其经适配以起隔离级的作用且具有第一输入端和第二输入端，《直接公开》** | [0014] “...a decoupling circuit 14 operably coupled between the current steering circuit 12 and the resistors R1, R2... The decoupling circuit 14 decouples voltage swings across the load resistors R1, R2 from the current steering circuit 12.” [0019] “...the inventors propose to use a decoupling circuit 14 to decouple the voltage swing across the load resistors R1, R2 from the voltage swing at the drain nodes of the transistors m3 and m4.” | 对比文件明确公开了“去耦电路(decoupling circuit) 14”，其连接在电流导向电路12和负载电阻R1、R2之间，作用是将负载电阻上的电压摆动与电流导向电路的输出节点（晶体管m3、m4的漏极）解耦/隔离。这完全符合“起隔离级的作用”的描述。其输入端即连接到电流导向电路输出端（节点N1、N2）。该特征被直接公开。 |
| **E. 其中所述DAC的所述第一输出端和第二输出端和所述DC补偿级的所述第一输出端和第二输出端被输入进所述负载衰减器相应的所述第一输入端和第二输入端，《未公开》** | 无对应内容。 | 对比文件中的去耦电路（负载衰减器对应物）的输入端（节点N1、N2）仅连接了DAC（电流导向电路）的输出端。对比文件中不存在目标专利所述的“DC补偿级”，因此不存在DC补偿级的输出端也连接到负载衰减器输入端的技术特征。 |
| **F. 且其中所述DC补偿级提供额外电流以使能所述负载衰减器在它的整个操作区域上的操作，《未公开》** | 无对应内容。 | 对比文件中完全没有提及任何类似“DC补偿级”的结构，更未描述其功能是为负载衰减器（去耦电路）提供额外操作电流。目标专利中DC补偿级的作用是补充负载衰减器正常工作所需的偏置电流，该特定功能在对比文件中未被公开。 |
| **G. 其中所述双级联电流源具有输出端且所述DCMS具有输入端，且其中所述双级联电流源的所述输出端连接到所述DCMS的所述输入端且连接到导轨电压，《直接公开》** | [0015] “The current I1 can be generated by a current source 16... formed of a transistor m1 and a transistor m2 in a cascode arrangement. The current steering circuit 12... can include ... transistors m3 and m4.” 由图1可知，电流源（m1，m2）的输出端（m2的漏极）连接到晶体管m3和m4的源极（即DCMS的输入端）。同时，电流源（m1）的源极连接到电源电压VDD（即导轨电压）。 | 对比文件图1清楚显示了级联电流源（m1, m2）的输出节点（VTAIL）连接到差分开关对（m3, m4）的公共源极节点（即DCMS的输入端）。同时，级联电流源的上管m1的源极连接到电源VDD（导轨电压）。该连接关系被直接公开。 |
| **H. 其中所述双级联电流源包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压且所述第一PMOS晶体管的栅极连接到第一偏压电压，《直接公开》** | [0015] “The current source 16 can be formed of a transistor m1 and a transistor m2 in a cascode arrangement.” 结合图1，晶体管m1和m2为PMOS晶体管。m1的源极连接VDD（导轨电压），栅极连接偏压VB1。 | 对比文件图1公开了由两个PMOS晶体管（m1, m2）构成的级联电流源。其中，第一PMOS晶体管m1的源极连接到电源电压VDD（导轨电压），其栅极连接到偏置电压VB1（第一偏压电压）。该特征被直接公开。 |
| **I. 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极且所述第二PMOS晶体管的栅极连接到第二偏压电压。《直接公开》** | [0015] 同上。结合图1，晶体管m2的源极连接到m1的漏极，栅极连接偏压VB2。 | 对比文件图1公开了第二PMOS晶体管m2，其源极连接到第一PMOS晶体管m1的漏极，其栅极连接到偏置电压VB2（第二偏压电压）。该特征被直接公开。 |
| **J. 其中从所述负载衰减器发现的所述DAC的电阻等于所述第二PMOS晶体管的跨导乘以第一电阻乘以第二电阻，其中所述第一电阻是所述第二PMOS晶体管的从漏极到所述源极的电阻，且其中所述第二电阻是所述第一PMOS晶体管的从所述漏极到所述源极的电阻。《未公开》** | 无对应内容。 | 对比文件未推导或公开从去耦电路（负载衰减器对应物）看进去的DAC输出阻抗的具体计算公式，特别是未提及该阻抗等于第二晶体管跨导与两个晶体管漏源电阻乘积的关系。目标专利的该公式是其对DAC输出阻抗特性的特定分析，未在对比文件中出现。 |
| **K. 其中所述DCMS包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第一PMOS晶体管的栅极连接到第一数据输入端，且所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，《直接公开》** | [0015] “The current steering circuit 12 can include a first switching transistor m3 and a second switching transistor m4.” 结合图1，m3为PMOS，其源极连接到电流源输出（VTAIL），栅极连接到控制信号（Biti或其反相信号，即数据输入），漏极连接到输出节点（通过BT1/BT2到R1，对应于第一输出端）。 | 对比文件图1公开了作为电流导向开关的PMOS晶体管m3。其源极连接到级联电流源的输出端（节点VTAIL），栅极连接到控制信号（相当于数据输入端），漏极连接到输出通路（最终通向负载电阻R1，即第一输出端）。该特征被直接公开。 |
| **L. 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第二PMOS晶体管的栅极连接到第二数据输入端，且所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端。《直接公开》** | [0015] 同上。结合图1，m4为PMOS，其源极连接到电流源输出（VTAIL），栅极连接到控制信号的反相（即第二数据输入），漏极连接到另一输出节点（通过BT3/BT4到R2，对应于第二输出端）。 | 对比文件图1公开了作为电流导向开关的PMOS晶体管m4。其源极连接到级联电流源的输出端（节点VTAIL），栅极连接到反相控制信号（相当于第二数据输入端），漏极连接到另一输出通路（最终通向负载电阻R2，即第二输出端）。该特征被直接公开。 |
| **M. 其中所述DC补偿级包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压，其中所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，且其中所述第一PMOS晶体管的栅极连接到PMOS偏压电压VBP，《未公开》** | 无对应内容。 | 对比文件中不存在目标专利中描述的独立DC补偿级结构。图1中的晶体管BT1-BT4构成去耦电路，其连接方式（源漏串联在输出和地之间）和偏置方式（栅极接固定偏压VB3/VB4）均与目标专利中DC补偿级的PMOS晶体管（源接电源、漏接DAC输出、栅接VBP）不同，且功能目的也不同。该特征未被公开。 |
| **N. 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述导轨电压，其中所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端，且其中所述第二PMOS晶体管的栅极连接到VBP。《未公开》** | 无对应内容。 | 理由同特征M。对比文件中不存在该结构。该特征未被公开。 |
| **O. 其中所述负载衰减器包括：第一放大器，其中所述第一放大器的正输入端接收第一参考信号，《未公开》** | 无对应内容。 | 对比文件图1所示的去耦电路14由四个晶体管BT1-BT4构成，未使用运算放大器。虽然图2的替代实施例中包含了放大器22、24，但该放大器是用于生成偏置电压VB5、VB6以控制BT1、BT3的栅极，其正输入端接收的是固定偏压VB5/VB6，而非目标专利中负载衰减器用于设定输出共模电平的“参考信号”。两者电路结构、连接方式和功能均不同。该特征未被直接或隐含公开。 |
| **P. 第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述负载衰减器的所述第一输入端和所述第一放大器的负输入端，其中所述第一PMOS晶体管的栅极连接到所述第一放大器的输出端，且其中所述第一PMOS晶体管的漏极连接到所述负载衰减器的第一输出端，《未公开》** | 无对应内容。 | 对比文件图1的去耦电路14中，晶体管BT1的源极连接输出节点（非DAC输出节点），栅极接固定偏压VB3，漏极连接负载电阻R1。其连接关系与目标专利负载衰减器中的反馈放大器-晶体管组合（源极跟随器配置，源极接输入和运放负输入，栅极由运放输出驱动）完全不同。图2的电路虽有放大器，但连接方式也不同（放大器输出驱动的是BT3和BT1的栅极，且其负输入端接在晶体管的源极，但该晶体管源极接的是输出节点，而非DAC输出节点）。该特征未被公开。 |
| **Q. 第二放大器，其中所述第二放大器的正输入端接收第二参考信号，《未公开》** | 无对应内容。 | 理由同特征O。对比文件未公开负载衰减器包含接收第二参考信号的第二放大器。该特征未被公开。 |
| **R. 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述负载衰减器的所述第二输入端和所述第二放大器的负输入端，其中所述第二PMOS晶体管的栅极连接到所述第二放大器的输出端，且其中所述第二PMOS晶体管的漏极连接到所述负载衰减器的第二输出端。《未公开》** | 无对应内容。 | 理由同特征P。对比文件未公开该特定结构的负载衰减器。该特征未被公开。 |
| **S. 其中所述第一放大器和第二放大器具有转移函数，其中所述第一PMOS晶体管和所述第二PMOS晶体管具有跨导，且其中从所述DAC发现的所述负载衰减器的电阻是所述转移函数与所述跨导的商的倒数。《未公开》** | 无对应内容。 | 对比文件未对其去耦电路的输入阻抗进行此类数学建模和分析，未提及放大器的转移函数与晶体管跨导共同决定从DAC看进去的阻抗这一特定关系。该特征是目标专利对自身负载衰减器电路的特定性能分析，未被公开。 |
| **T. 其中从所述负载衰减器发现的所述DAC的电阻与从所述DAC发现的所述负载衰减器的电阻的比率的值的计算不受外部负载电阻限制。《隐含公开》** | [0022] “First, by appropriately sizing and biasing transistors BT1-BT4, the low frequency impedance looking into nodes N2 and N3 (that is, 1/gm, where gm is the transconductance of BT1 and BT3) can be made much smaller than the load resistance R1, R2. As a result, the peak-to-peak swing of the drain voltages of m3 and m4 is much lower than in the standard DAC...” | 对比文件明确指出，通过适当设计去耦电路（BT1-BT4），从DAC输出节点（N1, N2）看进去的低频阻抗（约为1/gm）可以远小于外部负载电阻R1、R2。这意味着从DAC看进去的阻抗（即从负载衰减器发现的DAC的电阻）主要由去耦电路自身的晶体管参数（gm）决定，而基本不受外部负载电阻（R1, R2）大小的影响。因此，该阻抗与从DAC发现的负载衰减器电阻（主要由外部负载电阻决定）的比值，其计算实质上不受外部负载电阻的限制（因为前者几乎与之无关）。本领域技术人员可以从该描述中合理推断出这一技术效果。因此，该特征被隐含公开。 |
| **U. 其中所述负载衰减器起作用以避免从所述DAC中发现输出摆动，从而减小所述DAC的信号/代码相依行为。《直接公开》** | [0019] “The decoupling circuit 14 of FIG. 1 allows an output swing at Vout to be increased while simultaneously reducing the voltage swing (peak-to-peak) at the drains of transistors m3 and m4, thereby reducing the impact of the increased output swing on the settling behavior of nodes VTAIL and VD.” | 对比文件明确公开了去耦电路（即负载衰减器）的作用：在增加负载电阻两端输出电压摆动(Vout)的同时，减小了电流开关晶体管（m3, m4漏极，即DAC核心输出节点）的电压摆动。减小DAC内部节点的电压摆动正是为了降低其信号/代码依赖性（如目标专利所述），从而改善性能（如建立行为）。该特征被直接公开。 |
| **V. 其中所述负载衰减器的输入节点的低阻抗实现短时脉冲波形干扰能量的快速释放。《隐含公开》** | [0022] “First, by appropriately sizing and biasing transistors BT1-BT4, the low frequency impedance looking into nodes N2 and N3 (that is, 1/gm, where gm is the transconductance of BT1 and BT3) can be made much smaller than the load resistance R1, R2.” | 对比文件公开了去耦电路的输入节点（N1, N2）具有低阻抗（1/gm）。在电路领域，低阻抗节点有利于电荷的快速充放电，从而能够实现电压的快速建立。短时脉冲波形干扰（glitch）本质上是高速开关过程中产生的瞬态电压误差，其能量的快速释放（即电压的快速稳定）正是通过低阻抗节点来实现的。因此，本领域技术人员可以从对比文件公开的“低阻抗节点”这一特征，结合公知常识，合理推断出该节点有利于“短时脉冲波形干扰能量的快速释放”。该特征被隐含公开。 |
| **W. 其进一步包括连接到所述负载衰减器的输出端的滤波器。《未公开》** | 无对应内容。 | 对比文件的说明书和附图中均未提及在去耦电路（负载衰减器）的输出端连接有任何滤波器。该特征未被公开。 |
| **X. 其中所述DAC是低功率高分辨率宽带DAC。《隐含公开》** | [0002] “This invention relates to Digital-to-Analog Converter (hereinafter "DAC") technology. Specifically, the invention proposes a system for improving the performance of a DAC.” [0018] “...as supply voltages are reduced, the VDSAT and VDS-VDSAT margins must be reduced... The resulting increases in parasitic capacitance and transistor output conductance can severely degrade settling performance.” [0019] “In order to increase the DAC output swing at Vout while simultaneously minimizing the impact on the settling of VTAIL and VD node voltages...” | 对比文件要解决的技术问题是在低电源电压下提高DAC性能（改善建立性能、增加输出摆幅），这通常意味着追求低功耗（低电压）和高性能。高性能DAC通常需要良好的线性度（高分辨率）和速度（宽带）。虽然未明确使用“高分辨率宽带”字样，但本领域技术人员在阅读全文后，可以理解该发明旨在改善DAC在低压下的性能，其技术效果（改善建立、降低对内部节点的影响）直接有利于实现更高速度和更好线性度的DAC，即“宽带”和“高分辨率”的特性。因此，该特征被隐含公开。 |
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