**对比文件名称**：2005-02-17_US2005036361A_发明申请_US20050036361A1 Semiconductor memory device with magnetoresistance elements and method of writing data into the same
**目标专利名称**：420制造磁性随机存取存储器的系统和方法CN102484111B
**模型名称**：OpenAI GPT-4
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**: 所述方法包含：将金属层的一部分形成为具有大体上直线状部分的源极线<br>《隐含公开》 | [0095]：A silicide film 28 is formed on the impurity diffused layers 26. An interlayer insulating film 29 is formed on the semiconductor substrate 25. The silicide film 28 on the source region 26, which functions as a source line, is formed into a stripe-shaped line in the hard-axis direction (perpendicular to the drawing sheet). | 对比文件公开了在源极区域26上形成作为源极线的硅化物薄膜28，该源极线被形成为在硬轴方向上的条带状线。条带状线通常意味着具有直线状部分。虽然该源极线是硅化物薄膜而非目标专利权利要求中限定的“金属层的一部分”，但本领域技术人员公知，在半导体制造中，用作互连线的硅化物薄膜（如CoSi2）或金属硅化物属于导电材料，其功能与金属层中的布线相同。从功能上看，二者都是用于提供电流的源极线。因此，本领域技术人员有可能从对比文件公开的“条带状”源极线推理出“具有大体上直线状部分的源极线”这一技术特征，故判断为隐含公开。 |
| **技术特征B**: 使用第一通孔将所述源极线在所述大体上直线状部分处耦合到第一晶体管，<br>《隐含公开》 | [0095]：In the interlayer insulating film 29, contact plugs are formed. Each of the contact plugs 30 is connected to one (drain region) of the impurity diffused layers 26 of the corresponding switching transistor 21. [0096]：Metal wiring layers 31 connected to the contact plugs 30 and metal wiring layers 32 electrically isolated from the metal wiring layers 31 are formed on the interlayer insulating film 29. | 对比文件公开了接触插塞30连接到开关晶体管21的漏极区（杂质扩散层26），以及连接到接触插塞30的金属布线层31。然而，对比文件并未明确描述源极线（硅化物薄膜28）通过通孔直接耦合到晶体管。目标专利中的“耦合”指的是电连接。在对比文件的图3结构中，晶体管的源极通过硅化物薄膜28（源极线）直接连接，这是一种直接的欧姆接触，无需额外的“通孔”。本领域技术人员知晓，这种直接接触在功能上等同于通过一个“零高度”或“虚拟”通孔实现的耦合。因此，本领域技术人员有可能从对比文件公开的晶体管源极与源极线直接连接的布局中，推理出使用类似“通孔”的导电结构将源极线耦合到晶体管的技术方案，故判断为隐含公开。 |
| **技术特征C**: 其中所述第一晶体管经配置以将从所述源极线接收的第一电流供应到第一磁性隧道结装置<br>《直接公开》 | [0084]：Each of the memory cells MCs includes a magneto-resistive element 20 and a switching transistor 21. ... One end of the magneto-resistive element 20 is connected to any one of bit lines BL0 to BLn. The other end of the magneto-resistive element 20 is connected to one end of the current path of the switching transistor 21. The other end of the current path is connected to the ground potential. [0095]：The silicide film 28 on the source region 26, which functions as a source line... | 对比文件明确公开了存储单元包括磁阻元件20和开关晶体管21。磁阻元件一端连接到位线，另一端连接到晶体管电流路径的一端。晶体管电流路径的另一端连接到地电位。同时，源极区域上的硅化物薄膜28作为源极线。在电路工作原理上，电流可以从位线流经磁阻元件20、晶体管21的沟道，最终通过源极线28流向地。因此，晶体管21被配置为将从源极线（硅化物薄膜28）接收的电流供应到磁阻元件20。对比文件的磁阻元件20可以是MTJ（磁性隧道结）装置（见[0008]）。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**: 使用第二通孔将所述源极线耦合到第二晶体管，<br>《隐含公开》 | [0092]：between the adjacent select word lines SWL0 to SWLm, each source line is provided along the hard-axis so as to connect the sources of the switching transistors 21 in a same column in common. [0095]：The silicide film 28 on the source region 26, which functions as a source line, is formed into a stripe-shaped line in the hard-axis direction (perpendicular to the drawing sheet). | 对比文件公开了源极线（硅化物薄膜28）沿着硬轴方向设置，以公共连接同一列中多个开关晶体管21的源极（见[0092]）。图2和图3的布局显示，一条条带状的源极线连接了同一列中的多个晶体管（例如，连接了两个镜像晶体管的共享源极）。这意味着该源极线不仅连接到第一个晶体管，也连接到第二个（或多个）晶体管。虽然连接方式如前所述是直接接触而非通过显式的“第二通孔”，但基于与技术特征B相同的推理，本领域技术人员可以理解，为实现这种公共连接，源极线必然以某种方式电耦合到第二个晶体管。因此，该技术特征被对比文件隐含公开。 |
| **技术特征E**: 其中所述第二晶体管经配置以将从所述源极线接收的第二电流供应到第二磁性隧道结装置<br>《直接公开》 | [0084]：Each of the memory cells MCs includes a magneto-resistive element 20 and a switching transistor 21. ... [0092]：each source line is provided ... so as to connect the sources of the switching transistors 21 in a same column in common. | 基于与技术特征C和D相同的理由。对比文件公开了存储单元阵列中包含多个相同的存储单元MC，每个都包含磁阻元件20和开关晶体管21。并且，源极线公共连接同一列中多个晶体管的源极（[0092]）。因此，对于连接在同一源极线上的第二个存储单元，其第二晶体管同样被配置为将从该公共源极线接收的电流供应到其对应的第二磁阻元件20。该技术特征被对比文件直接公开。 |
| **技术特征F**: 其中所述第一通孔将所述源极线连接到另一金属层内的分路器，<br>《未公开》 | 对比文件全文未提及相关内容。 | 目标专利中的“分路器”（如源极接点分路器106）是一个位于金属层M1中，用于连接多个源极接点以降低电阻的特定导电结构。对比文件中未描述任何位于另一金属层内、并通过通孔与源极线连接的类似“分路器”结构。对比文件中的源极线（硅化物薄膜28）是直接形成在晶体管源极区域上的，其与上层金属（如金属布线层31、32）的连接关系并未被描述为通过分路器进行汇流。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征G**: 且其中所述分路器耦合到：第一源极接点，其耦合到所述第一晶体管的源极端子<br>《未公开》 | 对比文件全文未提及相关内容。 | 该技术特征依赖于技术特征F中的“分路器”。由于分路器结构未被公开，且对比文件中未描述通过两个独立的“源极接点”将晶体管的源极端子连接到某个分路器的结构，因此该技术特征未被公开。 |
| **技术特征H**: 第二源极接点，其耦合到所述第一晶体管的所述源极端子。<br>《未公开》 | 对比文件全文未提及相关内容。 | 与技术特征G同理，该技术特征未被公开。 |
| **技术特征I**: 其中所述源极线大体上无支路。<br>《隐含公开》 | [0095]：The silicide film 28 ... is formed into a stripe-shaped line in the hard-axis direction... | 对比文件描述源极线被形成为硬轴方向上的“条带状线”。在半导体布局的通常理解中，“条带状”意味着一条延伸的、宽度均匀的线条，其本身不包含从主干延伸出的分支或支路，即可以认为是“大体上无支路”的。虽然对比文件未明确使用“无支路”一词，但本领域技术人员从“条带状”的形状描述中，可以合理推断出该线条是简单、连续的，基本没有支路的结构。因此，判断为隐含公开。 |
| **技术特征J**: 其中所述金属层为大体上平面的且定位于与所述第一晶体管相距第一距离处且与所述第二晶体管相距第二距离处。<br>《隐含公开》 | [0095]：An interlayer insulating film 29 is formed on the semiconductor substrate 25. ... The switching transistors 21 are covered with the interlayer insulating film 29. ... Metal wiring layers 31 ... are formed on the interlayer insulating film 29. | 对比文件公开了在半导体衬底上形成层间绝缘膜29，开关晶体管21被该绝缘膜覆盖，金属布线层31形成在该绝缘膜上。这描述了一个平面化的多层结构。金属布线层31位于绝缘膜29之上，因此与下方的晶体管之间存在一个垂直距离（由绝缘膜29的厚度决定）。由于源极线（硅化物薄膜28）位于晶体管源极区域表面，它本身是晶体管结构的一部分，并非独立的“金属层”。但目标专利中“金属层”指的是形成源极线的层（M2）。对比文件中与目标专利源极线功能对应的硅化物薄膜28，是直接位于晶体管有源区上的，其“距离”近乎为零。尽管如此，本领域技术人员可以理解，在更广义或不同的工艺节点中，源极线也可以制作在独立的金属层中并与晶体管保持一定距离。对比文件公开了金属布线层（如31，32）位于绝缘层上方与晶体管分离的平面结构，隐含了导电层可以位于与晶体管有间距的平面层这一概念。因此，该技术特征被隐含公开。 |
| **技术特征K**: 其中所述第一距离与所述第二距离大体上相同。<br>《隐含公开》 | [0092]：each source line is provided along the hard-axis so as to connect the sources of the switching transistors 21 in a same column in common. | 对比文件公开了源极线公共连接同一列中的多个晶体管。当一条源极线连接多个晶体管时，在典型的对称布局中，该源极线到它所连接的各个晶体管的距离通常是设计成相同或大体相同的，以确保电学特性一致。本领域技术人员可以从“公共连接同一列晶体管”这一布局教导中，合理推断出源极线到这些晶体管的距离是大体相同的。因此，该技术特征被隐含公开。 |
| **技术特征L**: 其中通过使用第三通孔和第四通孔将所述源极线的一部分与另一导电线的大体上直线状部分并联连接。<br>《未公开》 | 对比文件全文未提及相关内容。 | 目标专利中通过并联导线（240）和多个通孔（230，232）降低源极线电阻的特定技术手段。对比文件中没有描述任何将源极线与另一导电线通过两个通孔进行并联连接以降低电阻的结构或方法。因此，该技术特征未被公开。 |
| **技术特征M**: 其中形成所述金属层、将所述源极线电连接到所述第一晶体管和将所述源极线电连接到所述第二晶体管由集成到电子装置中的处理器控制。<br>《未公开》 | 对比文件全文未提及相关内容。 | 对比文件是一个关于MRAM器件结构和工作原理的专利，未涉及使用集成到电子装置中的处理器来控制制造过程（如形成金属层、进行电连接）的内容。该技术特征属于制造过程的控制方法，超出了对比文件公开的范围。因此，该技术特征未被公开。 |
<<<c>>><<<e>>>