好的，作为专利代理师，我将基于您提供的目标专利说明书和对比文件，进行深入的创造性评估和特征比对。
**本次调用的模型名称**：GPT-4
**目标专利名称**：437混频器架构CN102204085B
**对比文件名称**：2008-07-24_JP2008172601A_发明专利_JP2008172601A Mixer circuit and electronic equipment using the same
首先，理解目标专利的核心技术方案。目标专利旨在解决单端LNA与混频器结合时噪声抑制不良的问题。其提供了一种设备，包含一个**单端部分**（接收单端RF信号）和一个**虚设部分**（连接到虚设负载）。这两个部分均包含匹配的晶体管对，并耦合到相同的差动LO信号和差动输出信号。通过虚设部分及其负载来模拟单端部分的阻抗，从而在保留单端LNA面积优势的同时，实现类似双平衡混频器的噪声抑制性能。说明书详细描述了虚设负载的多种实施方式（RC、LC、复制LNA）以及用于优化匹配的可配置偏置方案。
对比文件（JP2008172601A）公开了一种旨在低电压、低功耗操作的混频器电路。其核心在于使用互补的N型和P型MOSFET对（M1-M4），它们的第一端子（源极）共同连接并通过电容C5接收单端RF信号（S1），栅极交叉耦合到差动LO信号（S2n, S2p），第二端子（漏极）分别连接形成差动输出（OUTp， OUTn）。其目的是通过消除直流偏置电流路径来降低工作电压和闪烁噪声，并通过互补晶体管的馈通抵消来改善隔离度。
以下是根据目标专利权利要求的技术特征划分，与对比文件进行的详细比对：
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述设备包含：单端部分，<br>《直接公开》 | [2] “ミキサ回路１００は、第１入力端子１０２に入力された**シングルエンドの第１信号Ｓ１**と、２つの第２入力端子１０４ｎ、１０４ｐに差動入力される第２信号Ｓ２ｎ、Ｓ２ｐを受ける。…２つの出力端子１０６ｎ、１０６ｐから差動信号ＯＵＴｐ、ＯＵＴｎを出力する。” <br>（混频器电路100接收输入到第一输入端子102的**单端第一信号S1**和差分输入到两个第二输入端子104n， 104p的第二信号S2n， S2p。…从两个输出端子106n， 106p输出差分信号OUTp， OUTn。） | 对比文件明确公开了其混频器电路接收一个单端第一信号(S1)和一对差动第二信号(S2n, S2p)，并输出一对差动信号(OUTp, OUTn)。这意味着其电路必然包含处理该单端输入信号的部分，即一个“单端部分”。该部分在对比文件中的作用是接收单端信号以进行混频，与目标专利中“单端部分”的作用（接收单端第一信号进行混频）相同。因此，本领域技术人员能毫无疑义地得出对比文件公开了“单端部分”这一技术特征。 |
| **技术特征B**：其包含第一晶体管对，‘所述第一晶体管对的第一输入耦合到所述单端第一信号，<br>《直接公开》 | [2] “第１トランジスタＭ１、第２トランジスタＭ２は、それぞれＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴであり、第１端子同士、第２端子同士が互いに接続されて**第１のトランジスタペアを構成する**。” <br>（第一晶体管M1和第二晶体管M2分别是N沟道MOSFET和P沟道MOSFET，第一端子彼此连接，第二端子彼此连接，**构成第一晶体管对**。）<br>[2] “第１〜第４トランジスタＭ１〜Ｍ４の第１端子は、共通に接続されている。 **第５キャパシタＣ５は、共通接続された第１〜第４トランジスタＭ１〜Ｍ４の第１端子と、第１入力端子１０２の間に設けられる**。” <br>（第一至第四晶体管M1-M4的第一端子是公共连接的。**第五电容器C5设置在公共连接的第一至第四晶体管M1-M4的第一端子与第一输入端子102之间**。） | 对比文件明确公开了由M1和M2构成的第一晶体管对（ペア）。并且，该晶体管对的第一端子（对应于MOSFET的源极或漏极）通过电容器C5共同连接到第一输入端子102，而第一输入端子102用于输入单端第一信号S1。这直接公开了第一晶体管对的“第一输入”通过耦合元件（C5）耦合到单端第一信号。其作用是将RF信号输入到混频器核心，与目标专利中的作用相同。 |
| **技术特征C**：’所述第一晶体管对的栅极输入耦合到所述差动第二信号，<br>《直接公开》 | [2] “第１キャパシタＣ１は、第１トランジスタＭ１のゲートと、第２入力端子の一方１０４ｎとの間に設けられる。 第２キャパシタＣ２は、第２トランジスタＭ２のゲートと、第２入力端子の一方１０４ｐとの間に設けられる。” <br>（第一电容器C1设置在第一晶体管M1的栅极与一个第二输入端子104n之间。第二电容器C2设置在第二晶体管M2的栅极与一个第二输入端子104p之间。）<br>[2] “第１インピーダンス素子Ｚ１は、一端が第１トランジスタＭ１のゲートに接続され、他端に第１バイアス電圧Ｖｂ１が印加される。 第２インピーダンス素子Ｚ２は、一端が第２トランジスタＭ２のゲートに接続され、他端に第２バイアス電圧Ｖｂ２が印加される。” <br>（第一阻抗元件Z1的一端连接到第一晶体管M1的栅极，另一端施加第一偏置电压Vb1。第二阻抗元件Z2的一端连接到第二晶体管M2的栅极，另一端施加第二偏置电压Vb2。） | 对比文件明确公开了第一晶体管M1的栅极通过C1连接到第二输入端子104n（接收S2n），第二晶体管M2的栅极通过C2连接到第二输入端子104p（接收S2p）。虽然栅极还通过阻抗元件（Z1， Z2）连接到偏置电压，但这并不妨碍其栅极输入通过耦合电容有效地“耦合”到差动第二信号。本领域技术人员可以毫无疑义地理解，该连接方式使得差动第二信号（LO信号）能够输入到晶体管对的栅极以控制其开关，这与目标专利中栅极输入耦合到差动第二信号以进行混频的作用完全相同。 |
| **技术特征D**：‘所述第一晶体管对耦合到所述差动输出信号，’<br>《直接公开》 | [2] “第１トランジスタＭ１、第２トランジスタＭ２の第２端子が出力端子の一方１０６ｎと接続され、第３トランジスタＭ３、第４トランジスタＭ４の第２端子が出力端子の他方１０６ｐと接続される。” <br>（第一晶体管M1、第二晶体管M2的第二端子连接到输出端子的一方106n，第三晶体管M3、第四晶体管M4的第二端子连接到输出端子的另一方106p。）<br>[2] “…２つの出力端子１０６ｎ、１０６ｐから差動信号ＯＵＴｐ、ＯＵＴｎを出力する。” <br>（…从两个输出端子106n， 106p输出差分信号OUTp， OUTn。） | 对比文件明确记载了第一晶体管对（M1， M2）的第二端子（对应于漏极或源极）共同连接到输出端子106n，而输出端子106n是差动输出信号（OUTp， OUTn）的一端。因此，第一晶体管对直接连接到差动输出信号的一个分支。这直接公开了第一晶体管对耦合到差动输出信号。其作用是将混频后的电流/电压贡献给输出，与目标专利中的作用相同。 |
| **技术特征E**：其中所述第一晶体管对经配置以不具有偏置电流<br>《直接公开》 | [2] “図１のミキサ回路１００では、第１トランジスタＭ１〜第４トランジスタＭ４には、**定常的な直流電流がほとんど流れない**ため、消費電流を低減することができる。” <br>（在图1的混频器电路100中，由于**几乎没有恒定的直流电流**流经第一至第四晶体管M1-M4，因此可以降低功耗。）<br>[2] “さらに、図１の回路では、第１トランジスタＭ１〜第４トランジスタＭ４のドレインソース間に、**直流バイアス電流が流れない**ため、式（１）で与えられる低周波のフリッカノイズ（１／ｆノイズ）を低減することができる。” <br>（此外，在图1的电路中，由于**没有直流偏置电流**流过第一至第四晶体管M1-M4的漏极-源极之间，因此可以降低由公式（1）给出的低频闪烁噪声（1/f噪声）。） | 对比文件多次明确强调，其电路中的晶体管（包括构成第一晶体管对的M1和M2）几乎没有或没有恒定的直流偏置电流流过漏-源极。这明确公开了第一晶体管对被配置为不具有（或几乎不具有）偏置电流。对比文件的目的正是通过消除直流电流路径来实现低电压和低噪声（特别是1/f噪声），这与目标专利中通过减少或消除偏置电流来改善噪声性能的意图和作用是相同的。因此，该特征被直接公开。 |
| **技术特征F**：虚设部分，其包含匹配于所述第一晶体管对的第二晶体管对，<br>《直接公开》 | [2] “第３トランジスタＭ３、第４トランジスタＭ４も、それぞれＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴであり、第１端子同士、第２端子同士が互いに接続され、**第２のトランジスタペアを構成する**。” <br>（第三晶体管M3和第四晶体管M4也分别是N沟道MOSFET和P沟道MOSFET，第一端子彼此连接，第二端子彼此连接，**构成第二晶体管对**。）<br>[2] “ペアリングによって、後述するフィードスルーをより減少させることができる。 また、ミキサ回路１００をダイレクトコンバージョン形式の受信ミキサとして使用する場合、ペアのミスマッチに起因する低周波帯域に現れるオフセットを低減できる。” <br>（通过配对，可以进一步减少后面描述的馈通。此外，当将混频器电路100用作直接转换类型的接收混频器时，可以减少由于配对不匹配而出现在低频带的偏移。） | 对比文件明确公开了由M3和M4构成的第二晶体管对。该第二对（N型和P型MOSFET的组合）在结构和连接方式上与第一对（M1和M2）是对称且匹配的，其目的是为了通过配对（ペアリング）来抵消馈通和减少失配。虽然对比文件未明确将其称为“虚设部分”，但其作为与第一对匹配的、参与混频操作的晶体管对这一结构特征已被明确公开。其在电路中的作用也是参与混频并改善性能（抵消馈通），这与目标专利中“虚设部分”的晶体管对在结构上匹配并参与输出的核心思想一致。因此，该特征被直接公开。 |
| **技术特征G**：所述第二晶体管对的第一输入耦合到虚设负载端子，<br>《未公开》 | [2] “第１〜第４トランジスタＭ１〜Ｍ４の第１端子は、共通に接続されている。 第５キャパシタＣ５は、共通接続された第１〜第４トランジスタＭ１〜Ｍ４の第１端子と、第１入力端子１０２の間に設けられる。” <br>（第一至第四晶体管M1-M4的第一端子是公共连接的。第五电容器C5设置在公共连接的第一至第四晶体管M1-M4的第一端子与第一输入端子102之间。） | **关键区别**：目标专利中，“虚设负载端子”是一个独立的节点，用于连接一个旨在模拟LNA输出阻抗的“虚设负载”（如RC、LC网络或复制LNA），从而实现单端部分和虚设部分之间的对称性以抑制噪声。而在对比文件中，第二晶体管对（M3， M4）的第一输入（第一端子）与第一晶体管对（M1， M2）的第一输入**共同连接**到同一个节点（通过C5连接到第一输入端子102），接收的是**同一个单端第一信号S1**。对比文件完全没有提及一个独立的、用于连接模拟负载的“虚设负载端子”。其第二对晶体管接收的是有用信号，而非来自一个虚设（dummy）负载的信号。因此，该特征未被对比文件公开。 |
| **技术特征H**：所述第二晶体管对的栅极耦合到所述差动第二信号，<br>《直接公开》 | [2] “第３キャパシタＣ３は、第３トランジスタＭ３のゲートと、第２入力端子の他方１０４ｐとの間に設けられる。 第４キャパシタＣ４は、第４トランジスタＭ４のゲートと、第２入力端子の一方１０４ｎとの間に設けられる。” <br>（第三电容器C3设置在第三晶体管M3的栅极与另一个第二输入端子104p之间。第四电容器C4设置在第四晶体管M4的栅极与一个第二输入端子104n之间。）<br>[2] “第３インピーダンス素子Ｚ３は、一端が第３トランジスタＭ３のゲートに接続され、他端に第１バイアス電圧Ｖｂ１が印加される。 第４インピーダンス素子Ｚ４は、一端が第４トランジスタＭ４のゲートに接続され、他端に第２バイアス電圧Ｖｂ２が印加される。” <br>（第三阻抗元件Z3的一端连接到第三晶体管M3的栅极，另一端施加第一偏置电压Vb1。第四阻抗元件Z4的一端连接到第四晶体管M4的栅极，另一端施加第二偏置电压Vb2。） | 与特征C类似，对比文件明确公开了第二晶体管对（M3， M4）的栅极分别通过电容器C3、C4连接到差动第二信号S2p和S2n。虽然也连接到偏置电压，但这构成了栅极输入到差动第二信号的耦合。其作用是将LO信号输入到第二对晶体管以控制其开关，与目标专利中的作用相同。因此，该特征被直接公开。 |
| **技术特征I**：所述第二晶体管对耦合到所述差动输出信号。<br>《直接公开》 | [2] “第１トランジスタＭ１、第２トランジスタＭ２の第２端子が出力端子の一方１０６ｎと接続され、**第３トランジスタＭ３、第４トランジスタＭ４の第２端子が出力端子の他方１０６ｐと接続される**。” <br>（第一晶体管M1、第二晶体管M2的第二端子连接到输出端子的一方106n，**第三晶体管M3、第四晶体管M4的第二端子连接到输出端子的另一方106p**。） | 对比文件明确记载了第二晶体管对（M3， M4）的第二端子共同连接到输出端子106p，而输出端子106p是差动输出信号（OUTp， OUTn）的另一端。因此，第二晶体管对直接连接到差动输出信号。其作用是将混频后的电流/电压贡献给输出的另一侧，与目标专利中的作用相同。因此，该特征被直接公开。 |
| **技术特征J**：所述虚设负载端子耦合到高频接地电压。<br>《未公开》 | 未发现相关描述。 | 如特征G所述，对比文件中不存在独立的“虚设负载端子”。因此，关于该端子耦合到何种节点（如高频接地）的特征自然也未被公开。 |
| **技术特征K**：所述设备进一步包含耦合到所述虚设负载端子的虚设负载。<br>《未公开》 | 未发现相关描述。 | 对比文件的混频器电路中，第二晶体管对的第一输入与第一晶体管对共同连接到信号源，没有独立的虚设负载端子，因此也不存在耦合到该端子的“虚设负载”。目标专利中的虚设负载（如RC、LC或复制LNA）是用于平衡阻抗、改善噪声抑制的关键部件，对比文件中完全没有提及此类结构。 |
| **技术特征L**：所述第一晶体管对的所述第一输入经由退化电阻器耦合到所述单端第一信号，且所述第二晶体管对的所述第一输入经由退化电阻器耦合到所述虚设负载端子。<br>《未公开》 | 未发现相关描述。 | 对比文件中，晶体管的第一端子（第一输入）是通过电容器C5直接连接到输入信号源，并没有描述串联任何电阻器（退化电阻器）。目标专利中的退化电阻器（如图3中的265， 266， 275， 276）用于降低噪声，这是一个具体的附加技术特征，在对比文件中没有公开。 |
| **技术特征M**：所述第一晶体管对的所述第一输入经由耦合电容器耦合到所述单端第一信号，所述虚设负载进一步包含电容器。<br>《部分公开，部分未公开》 | [2] “第５キャパシタＣ５は、共通接続された第１〜第４トランジスタＭ１〜Ｍ４の第１端子と、第１入力端子１０２の間に設けられる。” <br>（第五电容器C5设置在公共连接的第一至第四晶体管M1-M4的第一端子与第一输入端子102之间。） | **前半部分（第一输入经由耦合电容器耦合）被直接公开**：对比文件明确公开了第一（及第二）晶体管对的第一输入通过电容器C5耦合到单端第一信号S1。<br>**后半部分（虚设负载包含电容器）未被公开**：由于对比文件中不存在“虚设负载”（特征K未公开），因此虚设负载包含电容器的特征自然也未被公开。 |
| **技术特征N**：其进一步包含：放大器，其经配置以放大输入信号以产生所述单端第一信号。<br>《直接公开》 | [2] 图3及其对应描述：“ＬＮＡ３１６は受信信号を増幅し、バンドパスフィルタ３１２は不要帯域を除去する。…ミキサ回路１００ｄは、第１入力端子１０２にバンドパスフィルタ３１２の出力信号を受け…” <br>（LNA 316放大接收信号，带通滤波器312去除不需要的频带。…混频器电路100d在第一输入端子102接收带通滤波器312的输出信号…） | 对比文件的图3及其说明明确公开了在混频器（100d）之前，存在一个低噪声放大器（LNA 316），其功能是放大接收到的信号（输入信号），并将放大后的信号（即单端第一信号，RF信号）提供给混频器的第一输入端子（102）。这与目标专利中放大器产生单端第一信号的作用完全相同。 |
| **技术特征O**：所述虚设负载进一步包含电容器，所述电容器耦合到电源电压的电阻器。<br>《未公开》 | 未发现相关描述。 | 如特征K所述，对比文件中不存在“虚设负载”。因此，虚设负载的具体构成（如包含串联RC网络并连接到电源电压）的特征未被公开。 |
| **技术特征P**：所述放大器包含并联电感器-电容器负载，所述虚设负载进一步包含并联电感器-电容器负载。<br>《未公开》 | 未发现相关描述。 | 对比文件没有描述放大器（LNA 316）内部的具体负载结构，也没有描述任何与虚设负载相关的LC并联负载。 |
| **技术特征Q**：所述虚设负载的所述电感器经设计以比所述放大器负载的所述电感器更有损耗。<br>《未公开》 | 未发现相关描述。 | 该特征涉及虚设负载与放大器负载之间电感器损耗特性的具体设计关系。由于对比文件中既未公开具体的放大器LC负载，也未公开虚设负载，因此该特征未被公开。 |
| **技术特征R**：所述放大器包含：共阴共栅放大器，其包含第一共阴共栅晶体管及第二共阴共栅晶体管<br>《未公开》 | 未发现相关描述。 | 对比文件仅提及LNA 316作为功能块，并未揭示其内部具体的电路拓扑结构，例如是否为共阴共栅（cascode）放大器。 |
| **技术特征S**：源极退化阻抗，其耦合到所述第一共阴共栅晶体管的源极<br>《未公开》 | 未发现相关描述。 | 同上，放大器内部结构未公开。 |
| **技术特征T**：负载，其耦合到所述第二共阴共栅晶体管的漏极<br>《未公开》 | 未发现相关描述。 | 同上，放大器内部结构未公开。 |
| **技术特征U**：所述虚设负载进一步包含：第一虚设共阴共栅晶体管及第二虚设共阴共栅晶体管<br>《未公开》 | 未发现相关描述。 | 对比文件中不存在“虚设负载”，更不存在其中包含复制放大器晶体管结构的虚设负载。 |
| **技术特征V**：虚设源极退化阻抗，其耦合到所述第一虚设共阴共栅晶体管的源极<br>《未公开》 | 未发现相关描述。 | 同上。 |
| **技术特征W**：二次虚设负载，其耦合到所述第二虚设共阴共栅晶体管的漏极。<br>《未公开》 | 未发现相关描述。 | 同上。 |
| **技术特征X**：所述第一晶体管对包含第一晶体管及第二晶体管，所述第二晶体管对包含第三晶体管及第四晶体管，所述差动第二信号的第一端耦合到所述第一晶体管及所述第四晶体管的栅极，所述差动第二信号的第二端耦合到所述第二晶体管及所述第三晶体管的栅极，所述第一晶体管及所述第三晶体管的漏极耦合在一起，且所述第二晶体管及所述第四晶体管的漏极耦合在一起。<br>《直接公开》 | [2] “第１キャパシタＣ１は、第１トランジスタＭ１のゲートと、第２入力端子の一方１０４ｎとの間に設けられる。…第４キャパシタＣ４は、第４トランジスタＭ４のゲートと、第２入力端子の一方１０４ｎとの間に設けられる。” <br>（第一电容器C1设置在第一晶体管M1的栅极与一个第二输入端子104n之间。…第四电容器C4设置在第四晶体管M4的栅极与一个第二输入端子104n之间。）<br>[2] “第２キャパシタＣ２は、第２トランジスタＭ２のゲートと、第２入力端子の一方１０４ｐとの間に設けられる。…第３キャパシタＣ３は、第３トランジスタＭ３のゲートと、第２入力端子の他方１０４ｐとの間に設けられる。” <br>（第二电容器C2设置在第二晶体管M2的栅极与一个第二输入端子104p之间。…第三电容器C3设置在第三晶体管M3的栅极与另一个第二输入端子104p之间。）<br>[2] “第１トランジスタＭ１、第２トランジスタＭ２の第２端子が出力端子の一方１０６ｎと接続され、第３トランジスタＭ３、第４トランジスタＭ４の第２端子が出力端子の他方１０６ｐと接続される。” <br>（第一晶体管M1、第二晶体管M2的第二端子连接到输出端子的一方106n，第三晶体管M3、第四晶体管M4的第二端子连接到输出端子的另一方106p。） | 对比文件明确公开了：<br>1. 第一晶体管对为M1和M2，第二晶体管对为M3和M4。<br>2. 差动第二信号S2n（第一端）通过C1连接到M1栅极，通过C4连接到M4栅极。<br>3. 差动第二信号S2p（第二端）通过C2连接到M2栅极，通过C3连接到M3栅极。<br>4. 第一晶体管（M1）和第二晶体管（M2）的**第二端子**（在MOSFET中，通常用于输出的端子是漏极）共同连接到输出端子106n。第三晶体管（M3）和第四晶体管（M4）的**第二端子**共同连接到输出端子106p。<br>虽然对比文件文字未明确使用“漏极”一词，但根据电路常识及“第2端子”在MOSFET中作为输出端的常规理解（结合上下文，该端子连接至负载Z5/Z6并输出信号），可以毫无疑义地确定M1和M3的漏极通过输出节点106n和106p耦合在一起（因为它们分别连接到差动输出的两端，这两端在外部是相关的），并且M2和M4的漏极也相应地耦合在一起。这种交叉耦合的连接方式是混频器的典型结构，在对比文件中已被充分公开。其作用是实现信号的混频和输出，与目标专利中的作用相同。 |
| **技术特征Y**：所述第二信号包含本机振荡器（LO）信号，所述第一信号包含经放大射频（RF）信号。<br>《直接公开》 | [2] 图3及其对应描述：“ミキサ回路１００ｄは、第１入力端子１０２にバンドパスフィルタ３１２の出力信号を受け、第２入力端子１０４ｎ、１０４ｐにオシレータからの差動信号ｔｘを受ける。” <br>（混频器电路100d在第一输入端子102接收带通滤波器312的输出信号，在第二输入端子104n， 104p接收来自振荡器的差分信号tx。）<br>结合上下文，带通滤波器312的输出是经LNA 316放大的RF信号，而振荡器（オシレータ）产生的tx信号即为本机振荡器（LO）信号。 | 对比文件的应用实施例（图3）明确将混频器用于接收路径的下变频转换，其中第一信号（S1）为经放大和滤波后的RF信号，第二信号（S2n， S2p）为来自振荡器的LO信号。这直接公开了第二信号包含LO信号，第一信号包含经放大的RF信号。 |
| **技术特征Z**：所述第二晶体管对由至少一个可配置偏压电压偏置。<br>《直接公开》 | [2] “第１バイアス回路１０、第２バイアス回路１２、第３バイアス回路１４は、それぞれ第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２、第３バイアス電圧Ｖｂ３を生成する。” <br>（第一偏置电路10、第二偏置电路12、第三偏置电路14分别生成第一偏置电压Vb1、第二偏置电压Vb2、第三偏置电压Vb3。）<br>[2] “また、第２トランジスタＭ２、第４トランジスタＭ４に対する第２バイアス電圧Ｖｂ２も、フィードスルーが相殺し合うように設定するのが好ましい。” <br>（此外，对于第二晶体管M2和第四晶体管M4的第二偏置电压Vb2，也优选设定为使得馈通相互抵消。） | 对比文件明确公开了第二晶体管对（M3， M4）的栅极通过阻抗元件（Z3， Z4）接收偏置电压（Vb1， Vb2）。并且，说明书指出偏置电压（如Vb2）可以为了优化性能（如抵消馈通）而进行设定（設定する）。这表明这些偏置电压是可配置的，可以根据电路性能进行调整。这与目标专利中通过可配置偏压电压来优化虚设部分匹配的思想在作用上类似（都是为了优化电路性能）。因此，该特征被直接公开。 |
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