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技术特征描述及公开性判断结果	对比文件原文引用	公开性论述
技术特征A：一种基于处理器的系统<br>判断结果：直接公开	[0009]段：“計算システムは、処理装置及び集積ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。”<br>（译文：计算系统包括处理装置和集成动态随机存取存储器（DRAM）。）	对比文件明确公开了包含处理装置和集成DRAM的“计算系统”，这实质上就是一种“基于处理器的系统”。该特征在对比文件中作为系统的基本框架，与其在目标专利中作为权利要求主题的作用相同，均为限定保护的主体。
技术特征B：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目<br>判断结果：未公开	[0010]段：“３ＤＤＲＡＭは、タグアレイ及びデータアレイの両方を記憶してもよい。”<br>（译文：3D DRAM可以存储标签阵列和数据阵列两者。）<br>[0042]段：“メモリアレイバンク４３０は、キャッシュ組織のタグアレイ及びデータアレイを単一の物理構造に結合する。”<br>（译文：存储器阵列库430将缓存组织的标签阵列和数据阵列结合到单一物理结构中。）	对比文件公开了3D DRAM（可视为高带宽存储器）用作缓存，并存储标签和数据。然而，对比文件自始至终未提及“错误保护区域”（error protection region）。目标专利说明书[0005]、[0027]等处强调高速缓存条目由标记、数据和错误保护三个区域构成，且发明核心在于利用错误保护区域存储标记和EDC以节省空间。对比文件未公开“错误保护区域”这一必要组成部分，因此未公开该技术特征。
技术特征C：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存<br>判断结果：未公开	[0010]段：“処理装置からのメモリ要求の受信に応じて、３ＤＤＲＡＭは、受信されたメモリ要求内のキャッシュタグにより示される所与のキャッシュライン上の受信されたメモリ要求に従い、メモリアクセスを実施してもよい。”<br>（译文：响应于从处理装置接收存储器请求，3D DRAM可以根据接收到的存储器请求，在由接收到的存储器请求内的缓存标签所指示的给定缓存行上实施存储器访问。）<br>[0032]段：“制御論理３３６は、受信されたメモリ要求内のキャッシュタグと、行バッファ内に記憶された１つ以上のキャッシュタグと間のタグ比較を実施してもよい。”<br>（译文：控制逻辑336可以实施接收到的存储器请求内的缓存标签与存储在行缓冲区内的一个或多个缓存标签之间的标签比较。）	对比文件描述了处理装置与3D DRAM之间的交互，以及3D DRAM内部的“控制逻辑”（例如控制逻辑336）执行标签比较等操作。然而，该“控制逻辑”位于3D DRAM内部（参见图3、图4及对应描述），而非如目标专利权利要求明确限定的“位于所述基于处理器的系统的计算裸片上”。目标专利说明书图2明确将“DRAM高速缓存管理电路202”绘制在计算裸片112上。对比文件的结构不同，其控制功能分布在处理装置和DRAM内部，未公开一个位于计算裸片上的专用“DRAM高速缓存管理电路”。
技术特征D：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC<br>判断结果：未公开	对比文件全文未提及“错误保护区域”（error protection region）、“错误检测码（EDC）”或“错误校正码（ECC）”。	目标专利的核心发明点在于重新利用“错误保护区域”来存储标记和EDC，以取代传统的ECC，从而节省标记存储空间（参见说明书[0006]-[0007]、[0029]）。对比文件完全没有涉及任何形式的错误保护码（无论是EDC还是ECC），也未提及“错误保护区域”的存在或其用途的改变。因此，该技术特征未被公开。
技术特征E：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中<br>判断结果：隐含公开	[0042]段：“メモリアレイバンク４３０は、キャッシュ組織のタグアレイ及びデータアレイを単一の物理構造に結合する。”<br>（译文：存储器阵列库430将缓存组织的标签阵列和数据阵列结合到单一物理结构中。）<br>[0042]段：“行４３２ａにおけるフィールド４３４ａ〜４３４ｄなどの各行の一部は、フィールド４３８ａ〜４３８ｄなどの行の残りに記憶されたデータ要素に対応するタグの入力を保持するために用いられる。”<br>（译文：行432a中诸如字段434a-434d的每一行的一部分，用于保存与存储在诸如字段438a-438d的行其余部分中的数据元素相对应的标签条目。）	对比文件明确公开了将标签（标记）和数据结合存储在同一个物理行（即“单一物理结构”）中。虽然其表述为“标签阵列和数据阵列”，但根据[0042]段描述，标签（字段434a-d）和数据（字段438a-d）共存于同一行（如行432a）内。本领域技术人员可以合理推断，这种将标签和数据存储在同一个物理存储单元（行）中的方式，实质上相当于将原本可能独立的“标记存储区域”合并到了存储数据的同一区域（即“数据存储区域”）中。在目标专利中，该合并是为了消除独立标记区域以增加容量；在对比文件中，类似合并是为了将标签和数据一同存取以提高效率（减少DRAM事务），虽然具体目的有差异，但“合并存储”这一结构特征本身已被隐含公开。
技术特征F：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中<br>判断结果：直接公开	[0052]段：“読み取り又は書き込み動作が、行バッファ内の対応するキャッシュライン上で実施される。”<br>（译文：读取或写入操作在行缓冲区内的对应缓存行上实施。）<br>[0042]段：“行４３２ａは、対応するキャッシュラインのデータ部分をフィールド４３８ａ〜４３８ｄに記憶してもよい。”<br>（译文：行432a可以将对应缓存行的数据部分存储在字段438a-438d中。）	对比文件明确描述了在缓存行（对应高速缓存条目）上进行写入操作，并且缓存行的“数据部分”被存储在行内的特定字段（如字段438a-d）中，这直接对应于将数据写入高速缓存条目的数据存储区域。该操作在对比文件中是缓存存取的基本功能，与其在目标专利中的作用相同。
技术特征G：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中。<br>判断结果：未公开	对比文件全文未提及“错误保护区域”、“EDC”或“ECC”。	如特征D所述，对比文件未涉及任何错误保护码机制。因此，将标记和EDC（而非ECC）写入错误保护区域这一特定操作完全没有被公开。
技术特征H：其中所述DRAM高速缓存管理电路经配置为以通写模式操作。<br>判断结果：未公开	对比文件未提及“通写模式”（write-through mode）或“回写模式”（write-back mode）等缓存写策略。	对比文件关注于缓存的组织结构和存取序列，并未描述缓存数据与下级存储器（如系统存储器DRAM）之间的一致性策略（即通写或回写）。因此，该特征未被公开。
技术特征I：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。<br>判断结果：未公开	对比文件未提及“错误保护区域”、“EDC”、基于EDC的错误检测、以及在检测到错误时从系统存储器DRAM读取。	该特征依赖于特征D、G中未被公开的错误保护区域和EDC机制，并进一步限定了在EDC指示错误时从系统DRAM读取的恢复操作。对比文件完全没有涉及这些概念和操作流程。
技术特征J：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途以存储所述高速缓存条目的所述标记及所述EDC而ECC，将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中。<br>判断结果：未公开	[0042]段：“ダーティビット”（译文：脏位）作为存储的元数据之一被提及。<br>[0046]段：“行バッファ４４０内に記憶された修正及び未修正情報の両方は、所与の行に戻されてコピーされる。”<br>（译文：存储在行缓冲区440内的已修改和未修改信息都被复制回给定的行。）	对比文件确实提到了“脏位”（dirty bit），这对应于“脏指示符”。然而，特征J是一个极其复杂的操作流程组合，其核心在于：1) 基于脏指示符区分回写模式下的脏/干净数据；2) 对脏数据采用传统方式存储（标记在标记区域，ECC在错误保护区域）；3) 对干净数据则采用本发明的新方式（标记和EDC在错误保护区域，合并标记存储区域）。对比文件仅公开了存在“脏位”这一元数据，但完全没有公开上述基于脏/干净状态而截然不同的、涉及错误保护区域用途改变、EDC/ECC选择、标记区域合并的完整操作逻辑和配置。因此，该整体技术特征未被公开。
技术特征K：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行。<br>判断结果：未公开	对比文件未提及“错误保护区域”、“EDC”、“ECC”、基于这些码的错误检测与校正、以及根据脏数据状态选择不同的错误处理机制并从系统DRAM读取。	该特征是在特征J基础上的进一步操作细节，完全依赖于未被公开的EDC/ECC机制和基于脏位的复杂处理流程。对比文件未公开任何相关内容。
技术特征L：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。<br>判断结果：未公开	对比文件未提及“错误保护区域”、“ECC”、“里德-所罗门码”或“误码指示符”。	该特征涉及具体的ECC类型（里德-所罗门码）和用于指示错误保护类型的误码指示符，这些均未被对比文件公开。
技术特征M：其集成到集成电路IC中。<br>判断结果：直接公开	[0009]段：“集積ＤＲＡＭは、３次元（３Ｄ）ＤＲＡＭであってもよいし、処理装置を備えたシステムインパッケージ（ＳｉＰ）内に含まれてもよい。”<br>（译文：集成DRAM可以是三维（3D）DRAM，也可以包含在带有处理装置的系统级封装（SiP）内。）<br>[0020]段：“３ＤＩＣは、垂直及び／又は水平の両方向において単一の回路に統合された２つ以上の層の能動電子部品を備える。”<br>（译文：3D IC包括在两个或更多个层中的有源电子元件，这些元件在垂直和/或水平两个方向上集成到单个电路中。）	对比文件明确公开了系统采用集成DRAM（如3D DRAM）并包含在系统级封装（SiP）或3D IC中，这直接对应于“集成到集成电路IC中”。该特征在对比文件中是实现高密度、低延迟存储的技术手段，与其在目标专利中作为产品化形式的作用一致。
技术特征N：其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车。<br>判断结果：隐含公开	[0018]段：“処理装置２２０は、マイクロプロセッサと称され得る汎用ＣＰＵ、グラフィック処理装置（ＧＰＵ）、アクセラレーテッドプロセッシングユニット（ＡＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は、例えばキャッシュなどの行ベースメモリを使用する他のデータ処理装置であってもよい。”<br>（译文：处理装置220可以是可称为微处理器的通用CPU、图形处理装置（GPU）、加速处理单元（APU）、现场可编程门阵列（FPGA）、或者是使用诸如高速缓存等行基存储器的其他数据处理装置。）<br>（说明：对比文件未明确列出如目标专利权利要求那样详细的具体设备列表。）	对比文件描述了包含所述计算系统（具有处理装置和集成DRAM缓存）的处理装置可以应用于多种数据处理装置，如CPU、GPU、APU、FPGA等。虽然未详尽列出目标专利中的具体设备清单，但本领域技术人员基于对比文件公开的“计算系统”或“数据处理装置”的通用性，可以合理推断其能够被集成到诸如服务器、计算机、移动电话、娱乐设备等广泛的电子设备乃至机动车中，以实现其缓存功能。因此，该集成应用的特征可以被认为隐含公开。