**对比文件名称**：发明申请_US20080215855A1 Execution unit for performing shuffle and other operations
**目标专利名称**：在SIMD架构中用于通道混洗的混洗器电路
**本次调用的模型名称**：深度思考与特征比对模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《直接公开》 | [0011] Embodiments of the invention relate to processor-based systems, and more particularly to execution units within a processor or other processing engine. <br> [0017] ... execution unit 100 is shown. | 技术特征A为“一种用于处理数据的装置”。对比文件[0011]明确指出本发明的实施例涉及处理器系统，特别是处理器或其他处理引擎内的“执行单元”。[0017]及附图2明确示出了“执行单元100”。该执行单元是处理数据（如混洗、移位等操作）的硬件电路，属于一种用于处理数据的装置。该特征被直接公开。 |
| **技术特征B**：《隐含公开》 | [0001] ... a single instruction multiple data (SIMD) architecture may enable one instruction to operate on several data simultaneously... <br> [0002] ... so-called shuffle operations may be performed on packed data ... prior to other operations such as SIMD operations. <br> [0011] ... the execution unit may be configured to support multiple instruction widths including ... 128-bit single instruction multiple data (SIMD) instructions. <br> [0034] ... an execution unit can operate on packed data in several different packed data formats... | 技术特征B为“多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置”。对比文件多处提及SIMD架构（[0001], [0002], [0011]），并且其执行单元（如100）被描述为处理“packed data”（[0034]），即一个指令同时对多个数据元素进行操作。在SIMD架构中，对打包数据中每个数据元素并行执行同一指令的处理单元，本领域技术人员可以理解其等效于多个“处理通道”。虽然对比文件未明确使用“处理通道”一词，但其描述的SIMD执行单元必然包含能够并行处理多个数据元素的硬件电路（即处理通道的电路），且这些电路以SIMD结构配置。因此，该特征被隐含公开。 |
| **技术特征C**：《未公开》 | [0012] ... shuffle unit 10 includes multiple levels of selectors... Each independent data path is coupled to receive at least portions of a first source operand (i.e., S1) and a second source operand (i.e., S2). <br> [0017] ... execution unit 100 ... first and second source operands S1 and S2, which are provided to these multiplexers via a set of bypass multiplexers 110a-110p... | 技术特征C为“从所述处理通道的源子组接收数据”。根据目标专利说明书[0016]-[0018]、[0021]、[0030]的解释，此处的“处理通道的源子组”特指所有处理通道中的一个连续子集（例如，一个排组内的通道），混洗器每次仅从该子集接收数据，而非从所有通道同时接收。对比文件的混洗单元（10或100）接收的是来自寄存器或存储器的“源操作数”（S1, S2），这些操作数包含打包的数据元素。对比文件并未描述其执行单元从一个更大的处理通道集合中，每次仅选择其中的一个“子组”通道来接收数据。其数据源是完整的操作数，而非通道的子集。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征D**：《直接公开》 | [0011] ... various instructions to perform different shuffle-like functions, including shuffle operations on various forms of data, shift operations, as well as other arithmetic operations can be performed in a single machine cycle responsive to one μop or instruction... <br> [0022] ... controller 155 may be used to receive incoming control signals associated with an instruction (i.e., a μop and full control information (e.g., immediate data from an immediate bus)) and to generate control signals for controlling the second level selectors... <br> [0024] ... the shuffle instruction may be a packed byte-based shuffle instruction PSHUFB. Using this instruction, a byte-based shuffle may be performed. <br> [0025] ... another shuffle instruction may be a SHUFPS ... An immediate value may be used as a control word to indicate how the data elements are to be shuffled. | 技术特征D为“响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序”。对比文件明确描述了其执行单元响应于指令（如PSHUFB, SHUFPS）对数据进行重排序（shuffle）。例如，[0024]描述了PSHUFB指令执行基于字节的混洗；[0025]描述了SHUFPS指令根据立即数值（作为控制字）指示数据元素如何被混洗。控制器155接收指令的控制信息并生成信号来控制选择器，从而完成数据重排序。虽然对比文件的重排序是在数据元素层面，而目标专利是在处理通道层面，但“响应于指令进行数据重排序”这一功能性步骤被直接公开。 |
| **技术特征E**：《未公开》 | [0024] ... individual bytes of the first source operand may be shuffled based on controls in the individual corresponding bytes of the second data operand... into locations in the destination, which may also correspond to XMM1. <br> [0028] Table 1 ... the selected bytes may be output from the shuffle unit to generate a 128-bit result. | 技术特征E为“将经重排序数据分别输出到全部所述处理通道”。根据目标专利说明书[0018]、[0021]、[0030]、图2、图3，混洗器将重排序后的数据广播输出到“所有”处理通道（通过多路分用器DEMUX 54），尽管只有一部分会存储。对比文件的混洗单元将结果输出到一个“目的位置”（如寄存器XMM1，见[0024]），或者生成一个128位的结果（见[0028]表1）。它没有描述将结果数据分别输出到多个并行的处理通道（即SIMD通道）。其输出是单一的数据流（打包结果），而非针对每个处理通道的独立输出。因此，该特征未被公开。 |
| **技术特征F**：《未公开》 | [0024] ... shuffled ... into locations in the destination, which may also correspond to XMM1. | 技术特征F为“其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中”。根据目标专利说明书[0018]-[0019]、[0021]、[0030]，这是其分段混洗方案的核心：在每次迭代中，仅允许一个特定的处理通道“子组”（目的地子组）将接收到的广播数据存储到其对应寄存器中。对比文件描述的是将混洗结果存入一个“目的寄存器”（如XMM1）。它没有涉及在多个处理通道中，仅选择一个子集来存储数据的概念。“目的地”在对比文件中指的是存储最终结果的寄存器，而非处理通道的一个子集。因此，该特征未被公开。 |
| **技术特征G**：《未公开》 | 未发现相关内容。 | 技术特征G为“且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据”。这是目标专利实现选择性存储、避免错误写入的关键机制。非目的地子组的通道“丢弃”数据，即不存储到其寄存器中。对比文件完全没有提及任何关于部分通道接收数据后将其“丢弃”的概念。其数据路径的终点是目的寄存器，不存在数据被广播后又被选择性拒绝存储的环节。因此，该特征未被公开。 |
| **技术特征H**：《隐含公开》 | [0019] ... execution unit 100 includes a controller 155. Controller 155 ... may be used to receive incoming control signals associated with an instruction ... and to generate control signals for controlling the second level selectors, as well as a third level of selectors... <br> [0021] ... controller 155 may provide control signals to control fifth multiplexers 140. | 技术特征H为“控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据”。对比文件明确公开了控制器155，其接收指令控制信号并生成信号来控制各级选择器（[0019], [0021]），从而决定最终哪些数据被选出并输出到结果中。虽然对比文件的控制器功能是控制数据选择路径以形成最终结果，而目标专利的控制器功能是“允许”特定子组的寄存器存储数据，但本领域技术人员可以理解，实现数据最终存入特定寄存器（无论是单个目的寄存器，还是一组通道寄存器中的特定子集）都需要控制逻辑来“允许”该写入操作发生。控制器155生成的控制信号实质上决定了输出数据的归宿，这隐含了控制器具有允许数据存储到特定位置的功能。然而，由于对比文件缺乏“目的地子组”和“对应寄存器”的特定上下文，此处的隐含公开是宽松判断的结果，基于控制器对数据流向的通用控制功能。 |
| **技术特征I**：《未公开》 | [0028] Table 1 ... The particular output depends on the shift count. <br> [0029] Table 2 ... various control signals ... for various count values may be present. | 技术特征I为“其中所述处理通道分组为多个排组...所述控制器电路经配置以基于偏移确定所述多个排组中的一个的排组标识以及具有所确定排组标识的所述排组中的一个内的处理通道的通道标识，且所述控制器电路经配置以基于所述所确定排组标识和通道标识而允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据”。这是目标专利实现分段混洗和选择性存储的具体算法逻辑。对比文件虽然提到了基于“shift count”（偏移）生成控制信号（表1，表2），但这些控制信号用于直接选择源操作数中的特定字节，以形成输出结果。对比文件完全没有将处理通道“分组为多个排组”的概念，也没有描述基于偏移计算“排组标识”和组内“通道标识”来确定哪些通道寄存器可以存储数据的机制。因此，该特征未被公开。 |
| **技术特征J**：《未公开》 | 未发现相关内容。 | 技术特征J为“其中所述处理通道分组为多个排组...其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个”。这描述了目标专利中混洗器与排组结构的交互方式。对比文件完全没有“排组”的概念。其混洗单元从源操作数接收数据，输出到目的位置，不存在“从仅一个排组接收”和“输出到排组中的每一个”这种涉及通道分组架构的操作模式。因此，该特征未被公开。 |
| **技术特征K**：《隐含公开》 | [0025] ... another shuffle instruction may be a SHUFPS ... An immediate value may be used as a control word to indicate how the data elements are to be shuffled. <br> [0028] ... a packed data shift align (PALIGNR) instruction may be used ... under control of a shift count carried by an immediate. <br> [0029] Table 2 ... various control signals ... for various count values may be present. | 技术特征K为“其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序”。对比文件明确描述了指令（如SHUFPS, PALIGNR）通过“immediate value”或“shift count”（即偏移）来控制数据如何被混洗或对齐（[0025], [0028]）。表2展示了针对不同移位计数值（偏移）的控制信号。因此，其混洗单元的操作是基于指令提供的偏移（或等价的控制信息）来进行的。虽然对比文件的操作对象是数据元素，而目标专利是在通道间重排序，但“基于指令界定的偏移进行数据重排序”这一核心功能性配置被隐含公开。 |
| **技术特征L**：《未公开》 | 未发现相关内容。 | 技术特征L为“其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于...指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中”。这完整描述了目标专利的分段混洗迭代过程。对比文件的混洗操作被描述为在一个周期内完成（[0011]），没有提及需要从“连续”的源子组多次接收数据、多次重排序和输出，并由“连续”的目的地子组依次存储的迭代过程。因此，该特征未被公开。 |
| **技术特征M**：《隐含公开》 | [0012] FIG. 1 ... shuffle unit 10 includes multiple levels of selectors such as multiplexers... <br> [0017] FIG. 2 ... execution unit 100 ... includes a first level of selectors which includes first multiplexers 120a-120h ... and second multiplexers 125a-125h... via a set of bypass multiplexers 110a-110p... <br> [0019] ... execution unit 100 includes a controller 155. | 技术特征M为“其中所述处理通道分组为多个排组...所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组”。对比文件公开了混洗单元（10或100）包含多级选择器（多路复用器）（[0012], [0017]）和一个控制器（155）（[0019]）。虽然对比文件中的多路复用器用于在数据路径中选择源操作数的不同部分，控制器用于控制这些选择器，并未明确描述它们用于在“排组”架构中进行选择性和广播性连接，但本领域技术人员可以从其包含多路复用器和控制器的通用架构进行推理，这些组件可以配置为实现选择性连接和广播功能。然而，“多路分用器...将经重排序数据广播到所述排组”这一特定功能在对比文件中没有对应描述。在宽松的隐含公开判断下，基于其具备多路复用器和控制器的基础，可以认为该特征的部分内容被隐含公开，但“广播到排组”这一目的性动作因缺乏“排组”前提而未被覆盖。综合考虑，该特征的核心组件（多路复用器、控制器）存在，但整体功能架构和目的不同。从严格意义上，该特征未被完整公开。 |
| **技术特征N**：《隐含公开》 | [0011] ... the execution unit may be sized to handle 128-bit operands... <br> [0024] ... the shuffle instruction may be a packed byte-based shuffle instruction PSHUFB. <br> [0033] ... instructions ... may include move instructions, shuffle instructions, add instructions, multiply instructions, and so forth. ... packed data can be operated on in one of three formats: a “packed byte” format ..., a “packed word” format ..., or a “packed double word” (dword) format... | 技术特征N为“其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道”。对比文件描述其执行单元处理“128-bit operands”（[0011]）或打包格式的数据（如字节、字、双字，[0033]）。当执行混洗指令（如PSHUFB，[0024]）时，它是对这些操作数内的数据元素进行重排。本领域技术人员可以理解，一个处理通道通常对应处理一个数据元素（如一个32位浮点数）。对比文件的混洗单元接收整个源操作数（包含多个数据元素），并对其进行重排后输出整个结果操作数。这隐含了其接收、重排序和输出的是多个“完整”的数据元素值（即每个通道对应的值），尽管它没有使用“标量或向量值”的表述，也没有“处理通道的源子组”的上下文。因此，在宽松的隐含公开判断下，该特征被隐含公开。 |
| **技术特征O**：《隐含公开》 | [0035] ... chipset 590 includes an interface 592 to couple chipset 590 with a high performance graphics engine 538. <br> FIG. 6 ... multiprocessor system 500 ... includes a first processor 570 and a second processor 580... | 技术特征O为“其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道”。对比文件[0035]及图6描述了系统包含“高性能图形引擎538”。在本领域，图形引擎通常指GPU。此外，系统包含多核处理器（570, 580），其核心可能包含SIMD执行单元。虽然未明确说明该执行单元（100）位于GPU内，但考虑到图形引擎是常见的SIMD处理器，且对比文件的执行单元支持SIMD指令，本领域技术人员可以合理推断，此类支持混洗操作的执行单元可以集成在GPU中。因此，该特征被隐含公开。 |
| **技术特征P**：《直接公开》 | [0010] Embodiments of the invention relate to processor-based systems, and more particularly to execution units within a processor or other processing engine. <br> [0034] ... system 500 is a point-to-point interconnect system, and includes a first processor 570 and a second processor 580... <br> [0036] ... various I/O devices 514 may be coupled to first bus 516, along with a bus bridge 518 ... communication devices 526... | 技术特征P为“其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置”。对比文件[0010]明确指出实施例涉及“处理器”内的执行单元，处理器是微处理器的一种。[0034]描述的系统包含处理器（570, 580），这些处理器是集成电路。[0036]提到了“通信设备526”，这属于无线通信装置的一部分。因此，该特征被直接公开。 |
<<<A>>><<<D>>><<<P>>><<<b>>><<<h>>><<<k>>><<<n>>><<<o>>>