对比文件名称：发明申请_US20140059323A1 SYSTEMS AND METHODS OF DATA EXTRACTION IN A VECTOR PROCESSOR
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
本次调用模型名称：深度专利创造性评估模型
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种用于处理数据的装置，《直接公开》 | 说明书第[0026]段：“FIG. 1 is a block diagram of a particular illustrative embodiment of a vector processor 100.” | 本领域技术人员能够毫无疑义地从对比文件得出，其描述的“向量处理器100”（vector processor 100）就是一种用于处理数据的装置。该装置在对比文件整体技术方案中用于执行数据提取和重排序等处理操作，与其在目标专利中作为数据处理装置所起的基础平台作用相同。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：所述装置包括：多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置，《隐含公开》 | 说明书第[0003]段：“...an N-element vector processor may perform memory load and store operations by moving N elements at once between a source register and a memory, or the vector processor may perform N mathematical operations (e.g., addition, multiplication) on N elements as one operation.” 说明书第[0031]段：“...the vector processor 100 may be included in a wireless communication device or component thereof, such as a fourth generation (4G) long term evolution (LTE) modem.” | 目标专利的“处理通道”是SIMD架构中并行执行相同指令但处理不同数据的基本单元。对比文件明确描述了“N元素向量处理器”（N-element vector processor）能够“一次对N个元素执行N个数学操作”，这本质上就是SIMD并行处理操作。虽然对比文件未明确使用“处理通道”（processing lane）一词，但本领域技术人员公知，向量处理器是实现SIMD并行处理的典型硬件架构，其内部包含多个并行处理单元（即处理通道）来同时处理向量中的多个数据元素。结合对比文件提及的用于4G LTE调制解调器等应用场景（这通常涉及SIMD处理），本领域技术人员可以合理推断出，向量处理器100必然包含以SIMD结构配置的多个处理单元/通道，每个通道都包含执行数学运算等数据处理的电路。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：以及混洗器电路，其经配置以：从所述处理通道的源子组接收数据，《未公开》 | 无对应原文。 | 目标专利的“混洗器电路”被明确限定为从“处理通道的源子组”接收数据，这指的是从全部处理通道中一个特定的、连续的子集合（例如一个排组）接收数据，是其实现分段混洗以减少硬件互连的关键。对比文件中的“置换网络108”（permutation network 108）虽然也接收数据，但其数据来源是“源寄存器104”（source register 104）。源寄存器是存储单元，而不是直接来自处理通道的子组。对比文件未描述数据如何从处理单元/通道被选择性地路由到置换网络的输入端，即未公开“从处理通道的源子组接收数据”这一特定的数据来源和选择机制。因此，技术特征C既未被直接公开，也未被隐含公开。 |
| **技术特征D**：响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序，《未公开》 | 说明书第[0026]段：“...the permutation network 108 may store data from the source register 104 in the destination register 110 in a reordered fashion, where a specific reordering pattern applied by the permutation network 108 is defined by the control register 106.” 说明书第[0028]段：“...the control signals for the multiplexers of the permutation network 108 are generated based on data in the control register 106.” | 目标专利中，重排序操作是为了响应一个“指令”，该指令的核心含义是“指示处理通道中的至少一些将数据输出到所述处理通道中的另一个”，即实现处理通道间的数据交换（混洗）。对比文件中，置换网络108的重排序操作是基于“控制寄存器106”（control register 106）中存储的索引或“位掩码206”（bit-mask 206）来定义的，目的是为了从源寄存器中提取并重新排列数据元素，以便后续存储到内存中。其重排序的目的在于准备内存存储的数据格式（例如提取非连续数据），而非为了实现处理通道之间的直接数据通信或混洗。两者解决的问题和达到的技术效果不同。因此，技术特征D未被公开。 |
| **技术特征E**：以及将经重排序数据分别输出到全部所述处理通道，《未公开》 | 说明书第[0026]段：“...the permutation network 108 ... outputs data to one or more destination registers (e.g., an illustrative destination register 110).” | 目标专利中，混洗器电路将重排序后的数据“分别输出到全部所述处理通道”，这意味着数据被广播至所有通道，是后续由目的地子组选择性存储的前提。对比文件中，置换网络108将重排序后的数据输出到“目的地寄存器110”（destination register 110），这是一个集中的存储位置，而不是直接、分别地输出到多个并行的处理通道。输出目标的不同是根本性的。因此，技术特征E未被公开。 |
| **技术特征F**：其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中，《未公开》 | 说明书第[0037]段：“...data from the destination register 110 may be copied to a memory 112 by performing an aligned store operation.” | 目标专利中，只有“处理通道的目的地子组”会将接收到的经重排序数据存储到“对应寄存器”中。这强调了一种分布式的、选择性的存储机制：不同的数据被存储到不同处理通道各自的本地寄存器中。对比文件中，从置换网络输出的数据被存储到统一的目的地寄存器110，然后可能被整体复制到内存112。这里没有“处理通道的目的地子组”的概念，也没有数据被选择性地存入多个处理通道各自的“对应寄存器”的机制。因此，技术特征F未被公开。 |
| **技术特征G**：且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据，《未公开》 | 无对应原文。 | 目标专利中，“丢弃”机制是实现选择性数据存储、避免无效写入的关键，它与特征F的选择性存储共同构成了分段混洗的核心控制逻辑。对比文件的整个数据流中，没有任何描述表明存在一部分处理单元会“接收”数据然后又“丢弃”它。数据从置换网络输出后，其去向是目的地寄存器或内存，不存在一个广播后由部分接收方主动废弃的过程。因此，技术特征G未被公开。 |
| **技术特征H**：控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据，《未公开》 | 说明书第[0028]段：“...the control signals for the multiplexers of the permutation network 108 are generated based on data in the control register 106.” 说明书第[0036]段：“...the permutation network 108 may populate the destination register 110 with the twelve right-most data elements and the eight left-most data elements from the source register 102.” | 目标专利中的“控制器电路”具有一项特定功能：允许处理通道的目的地子组的对应寄存器存储数据。这指向一种对分布式寄存器写入使能的控制逻辑。对比文件中，存在控制逻辑（可能基于控制寄存器或位掩码的内容）来生成信号控制置换网络内部的多路复用器，以决定如何从源寄存器选择并排列数据到目的地寄存器。然而，这种控制是针对置换网络内部数据路径的配置，而不是针对是否允许多个外部处理通道的本地寄存器进行存储的“允许”控制。两者控制的对象和目的不同。因此，技术特征H未被公开。 |
| **技术特征I**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述控制器电路经配置以基于偏移确定所述多个排组中的一个的排组标识以及具有所确定排组标识的所述排组中的一个内的处理通道的通道标识，且所述控制器电路经配置以基于所述所确定排组标识和通道标识而允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据，《未公开》 | 说明书第[0039]-[0042]段，描述了基于偏移208（offset）和位掩码206（bit-mask）来确定将源寄存器中的数据元素填充到目的地寄存器110的哪个起始位置（offset pointer 218），以及如何根据未对齐的存储指针进行谓词存储操作。例如：“the offset 208 may be 80 (i.e., word position 20) indicating an offset position at index twenty of the destination register 110”。 | 目标专利的该特征描述了在排组化SIMD架构中，控制器利用偏移来计算具体哪个排组（排组标识）以及该排组内哪个通道（通道标识）应该被激活以存储数据，这是实现其分段混洗算法的具体控制步骤。对比文件中确实使用了“偏移”（offset）这一概念，但其作用完全不同：偏移208用于指示在目的地寄存器110中开始填充数据的位置（索引），或者用于与存储指针结合，决定在内存行中存储数据的起始点。它并非用于识别或选择一组处理通道（排组和通道），而是用于确定在单个目的地寄存器或连续内存空间中的地址偏移。因此，技术特征I未被公开。 |
| **技术特征J**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个，《未公开》 | 无对应原文。 | 目标专利的该特征限定了处理通道的“排组”组织结构，并进一步限定了混洗器电路与该排组结构的交互方式：每次仅从一个排组（即源子组）接收数据，但将输出广播到所有排组。这是其实现窄宽度混洗器以节省面积和功耗的核心架构特征。对比文件全文没有提及将处理单元或处理通道分组为“排组”（bank）的概念，也没有描述任何电路具有“从仅一个排组接收数据”但“输出到所有排组”的工作模式。其数据流是在寄存器、置换网络和内存之间进行，不涉及处理通道的排组化组织与广播。因此，技术特征J未被公开。 |
| **技术特征K**：其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序，《未公开》 | 说明书第[0036]段：“...the permutation network 108 may output extracted data elements to the destination register 110 based on an offset pointer 218 that depends on the value of the offset 208.” 说明书第[0041]段：“...the permutation network 108 may fill the destination register 110 with the data elements based on the offset pointer 218.” | 目标专利中，混洗器电路基于“指令界定的偏移”进行重排序，此偏移直接定义了处理通道间数据传递的距离（例如，向左偏移3个通道）。对比文件中，置换网络在基于位掩码提取数据时，会使用一个“偏移”（offset 208）来生成“偏移指针”（offset pointer 218），该指针用于决定在目的地寄存器中开始放置提取出的数据的位置。这个偏移是内存地址或寄存器索引层面的偏移，用于控制数据在存储介质中的存放起始点，而不是用于定义数据在多个并行处理通道之间交换的“距离”或重排序模式。两者“偏移”的含义和作用截然不同。因此，技术特征K未被公开。 |
| **技术特征L**：其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于指示所述处理通道中的每一个将数据输出到所述处理通道中的另一个的所述指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中，《未公开》 | 说明书第[0033]段：“After the twenty data elements ... are copied to the memory 112, data block ‘1’ of the first register 102 may be processed.” 说明书第[0044]段：“After the sixteen data elements ... are copied to the memory 112, data block ‘2’ of the first register 102 may be processed.” | 目标专利的该特征描述了混洗器电路通过迭代方式工作：依次从连续的源子组（如连续的排组）接收数据，每次重排序并输出，同时激活对应的连续目的地子组进行存储，从而逐步完成所有通道间的全局混洗操作。对比文件图2-4展示了一个迭代过程：依次处理第一寄存器102中标记为“0”、“1”、“2”的数据块。然而，这个迭代过程是处理不同的源数据块以完成一次大规模数据提取任务，每次迭代的输出目的地都是内存，且每次迭代处理的是不同的输入数据。这不同于目标专利中每次迭代处理部分通道数据，但目的是为了完成所有通道间的一次性数据交换（混洗）。两者的迭代目的和数据结构不同。因此，技术特征L未被公开。 |
| **技术特征M**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组，《未公开》 | 无对应原文。 | 目标专利的该特征提供了实现特征J所述功能（从单排组输入，向所有排组广播输出）的具体硬件电路架构，包括多路复用器（MUX）、多路分用器（DEMUX）及其连接关系。对比文件中完全没有描述任何类似的、在处理通道排组与置换网络（或类似混洗器电路）之间进行选择性耦合和广播输出的互连架构。其数据路径主要在寄存器、置换网络和内存之间，不涉及这种针对处理通道排组的复杂路由网络。因此，技术特征M未被公开。 |
| **技术特征N**：其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道，《隐含公开》 | 说明书第[0027]段：“Data elements may be stored into and copied from the first register 102 on a per-byte, per half-word, per word, and/or per double-word basis.” 说明书第[0028]段：“The permutation network 108 is operable to reorder any data element (e.g., byte, half-word, word, or double-word) of the source register 104 into a different data element of the destination register 110.” | 目标专利强调混洗器电路处理的是“完整标量或向量值”，而非子字节数据，这关系到数据交换的粒度。对比文件明确指出，数据元素可以按字节、半字、字或双字为基础进行存储和复制，并且置换网络108能够对“任何数据元素（例如，字节、半字、字或双字）”进行重新排序。这里的“字”（word）或“双字”（double-word）通常就代表了一个完整的标量数据值。虽然对比文件未明确提及“向量值”，但本领域技术人员可以理解，在向量处理器/ SIMD上下文中，被并行处理的多个“字”数据共同构成了向量操作，置换网络处理这些完整的数据元素即隐含了处理完整标量或向量值的能力。因此，技术特征N被对比文件隐含公开。 |
| **技术特征O**：其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道，《未公开》 | 无对应原文。 | 目标专利明确将所述装置的一个实施例限定为包含GPU，且GPU包含所述处理通道。对比文件自始至终描述的是“向量处理器”（vector processor）及其应用（例如在无线设备、调制解调器中），并未提及“图形处理单元”（GPU）。虽然GPU通常采用SIMD架构，但向量处理器是一个更通用的概念，不一定特指GPU。对比文件没有公开或暗示所述装置包含GPU。因此，技术特征O未被公开。 |
| **技术特征P**：其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置，《隐含公开》 | 说明书第[0002]段：“For example, there currently exist a variety of portable personal computing devices, including wireless computing devices, such as portable wireless telephones...” 说明书第[0031]段：“...the vector processor 100 may be included in a wireless communication device or component thereof, such as a fourth generation (4G) long term evolution (LTE) modem.” 说明书第[0071]段，图11描绘了包含向量处理器100的片上系统设备1122，并连接到无线天线1142等，构成无线通信装置。 | 目标专利列举了装置的可能实施形式。对比文件在背景技术和具体实施方式中明确提到其技术可应用于“无线计算设备”、“便携式无线电话”、“无线通信设备”等（即无线通信装置）。此外，图11所示的包含向量处理器100的“片上系统设备1122”（system-on-chip device 1122）本身就是一种“集成电路”，并且向量处理器作为核心处理单元，也可被视为一种“微处理器”或其中一部分。本领域技术人员可以从对比文件的整体描述中，合理推断出包含所述向量处理器/置换网络的装置可以是集成电路、微处理器或无线通信装置。因此，技术特征P被对比文件隐含公开。 |
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