非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|---|
| 0 | 发明专利_JP5083175B2 Flashover detection device.docx |
| 0 | 实用新型_JPS6375935U JPS6375935U -.docx |
| 0 | 实用新型_JPH0722020Y2 Turn signal with the cancel button switch.docx |
| 0 | 实用新型_JPH0173730U JPH0173730U -.docx |
| 0 | 发明专利_JPWO2012077280A1 三次元集積回路の設計支援装置及び設計支援方法_+++g_j+++.docx |
| 0 | 发明专利_JPS6413365A Carrier tape insertion mechanism for chipform part.docx |
| 0 | 发明专利_JPS6354558A Refrigeration cycle.docx |
| 0 | 发明专利_JPH11105640A Structure sealing space between car body and fender.docx |
| 0 | 发明专利_JPH0720793B2 Chip-shaped parts of the carrier Te - flop insertion mechanism.docx |
| 0 | 发明专利_JP2010110181A Instantaneous short-circuit detection apparatus.docx |
| 0 | 发明专利_JP2010081671A Uninterruptible power supply.docx |
| 0 | 发明专利_JP2008282108A Wiring structure of three-dimensional integrated electrical circuit and layout method therefor_+++K_a_g_l+++.docx |
| 0 | 发明专利_JP2008243993A Three-dimensional integrated circuit design method and three-dimensional integrated circuit design apparatus_+++A_G_K_b_c_h_l_m+++.docx |
| 0 | 发明专利_JP2004260297A Personal digest distribution apparatus, distribution method thereof, program thereof, and personal digest distribution system.docx |
| 0 | 发明专利_JP2003045974A Pattern layout method of superconduction logical integrated circuit_+++A_G_K_L_b_c_m+++.docx |
| 0 | 发明专利_JP5161716B2 Uninterruptible power system.docx |
| 0 | 发明公开_CN102754102A 三维集成电路的设计支持装置及设计支持方法_+++J_g+++.docx |
| 0 | 发明授权_US08972916B1 Method and system for checking the inter-chip connectivity of a three-dimensional integrated circuit_+++C_D_F_b_n+++.docx |
| 0 | 发明授权_US08769453B2 Method, system, and computer program product for preparing multiple layers of semiconductor substrates for electronic designs_+++a_g_j+++.docx |
| 0 | 发明授权_US08381156B1 3D inter-stratum connectivity robustness_+++f+++.docx |
| 0 | 发明授权_US08239809B2 3-dimensional integrated circuit designing method_+++A_G_J_K_L_b_h_m+++.docx |
| 0 | 发明授权_US07949984B2 Method and apparatus for designing a three-dimensional integrated circuit_+++A_D_G_H_I_K_L_b_c_e_f_j_m_n+++.docx |
| 0 | 发明申请_WO2013177274A3 SEGMENTED STATOR ASSEMBLY.docx |
| 0 | 发明申请_WO2013177274A2 SEGMENTED STATOR ASSEMBLY_+++a_g_k+++.docx |
| 0 | 发明申请_WO2012077280A1 三次元集積回路の設計支援装置及び設計支援方法_+++G_b_c_e_f_h_i_j+++.docx |
| 0 | 发明申请_US20140149958A1 3D FLOORPLANNING USING 2D AND 3D BLOCKS_+++A_G_J_K_L_b_c_d_m_n+++.docx |
| 0 | 发明申请_US20130042214A1 IIMPLEMENTING Z DIRECTIONAL MACRO PORT ASSIGNMENT_+++D_F_I_J_e_g_h+++.docx |
| 0 | 发明申请_US20120304142A1 DESIGN SUPPORT DEVICE OF THREE-DIMENSIONAL INTEGRATED CIRCUIT AND METHOD THEREOF_+++G+++.docx |
| 0 | 发明申请_US20120304138A1 CIRCUIT DESIGN CHECKING FOR THREE DIMENSIONAL CHIP TECHNOLOGY.docx |
| 0 | 发明公开_CN103327741A 一种基于3D打印的封装基板及其制造方法.docx |
| 0 | 发明公开_CN102934510A 低频双天线分集系统.docx |
权利要求1
一种用于设计集成电路的方法，其包括： 将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中； 确定跨越所述3D块中的所述多个层可用的共享空间； 将一或多个输入/输出I/O引脚位置放置在所述共享空间中； 跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置；及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。
你好！作为一名专利代理师，我非常乐意为您提供专业的侵权比对/新颖性与创造性分析。
针对您的需求，我将紧密结合目标专利说明书以及您提供的三篇对比文件（D1-D3），为您详细分析这些文件是否单独或组合公开了权利要求1中的技术特征E。
结论摘要
对比文件D1、D2、D3均未单独或组合毫无疑义地公开或实质公开技术特征E。 尤其是技术特征E中关于“第一I/O引脚耦合至同一层中的两个或更多个电路组件”的特定拓扑连接关系，在所有对比文件中均未得到体现。
一、 技术特征E的拆解与目标专利说明书的结合
我们将技术特征E拆解为两个核心子特征，以便精准比对：
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特征E1：使用放置于所述3D块内部的一或多个块内硅穿孔（TSV）连接所复制的I/O引脚位置。
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说明书对应依据：说明书[0006]段及[0034]段指出，折叠成3D块后，在共享空间复制I/O引脚位置，并“使用放置于3D块内部的块内TSV 650垂直连接”。这实现了同一引脚在不同层均可被访问，减少了块间连接的线长。
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特征E2：其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。
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说明书对应依据：强调了在特定引脚位置的复用与内部互连拓扑，即一个I/O引脚在同一层内实现了“一对多”的组件连接。
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二、 各对比文件单独比对分析
1. 对比文件D1：US07949984B2 (Method and apparatus for designing a three-dimensional integrated circuit)
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文件核心内容：D1公开了一种将2D电路布局数据分割并折叠到不同层中形成3D集成电路的方法，并使用过孔（vias）连接上下层中延迟较长的互连线。
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原文引述：
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"[0059] ...These 12 interconnects are arranged so that they are vertically overlapped. In this way, it is possible to shorten the interconnecting part connecting the upper and under layers..." （这12个互连被布置为垂直重叠。以此方式，可以缩短连接上下层的互连部分...）
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特征比对结果：未公开特征E。 D1仅仅是将2D电路分割折叠，并将那些较长的互连线在垂直方向上对齐并通过via连接。它没有教导在多层中“复制I/O引脚位置”（即在多个层生成相同的引脚访问点），也没有教导“一个引脚耦合至同一层中的两个或更多个电路组件”（特征E2）。
2. 对比文件D2：US20130042214A1 (IMPLEMENTING Z DIRECTIONAL MACRO PORT ASSIGNMENT)
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文件核心内容：D2公开了在宏（Macro）的多个金属层（M1-M9）中沿Z轴方向扩展初始端口位置，形成“3D端口形状（chimney of ports）”，并用过孔（V1-V8）连接这些端口。
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原文引述：
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"[0030] ...initial port placement is then duplicated on every metal layer within a selected number of metal layers extending the initial port placement to a three-dimensional (3D) port shape and this chimney of ports or 3D port shape is connected with appropriate vias." （初始端口位置随后在选定数量的金属层内的每个金属层上被复制，将初始端口位置扩展为三维(3D)端口形状，并且该端口烟囱或3D端口形状由合适的过孔连接。）
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特征比对结果：部分公开了特征E1，但未公开特征E2。 D2明确公开了在不同层“复制”端口（引脚）位置，并使用过孔进行连接（类似于特征E1的理念）。然而，D2中的过孔是层间金属通孔（V1-V8），并不明确是贯穿硅基底的TSV（块内硅穿孔）。更重要的是，D2完全没有提及或暗示特征E2中关于“复制的I/O引脚耦合至同一层中的两个或更多个电路组件”这一具体电路连接结构。
3. 对比文件D3：WO2012077280A1 (三次元集積回路の設計支援装置及び設計支援方法)
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文件核心内容：D3公开了在设计3D集成电路时，为TSV预留备用单元（予約セル），以便在后续设计阶段需要移动TSV时，无需大规模重新布局周围的单元。
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原文引述：
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"[0008] ...貫通ビアの配置の予備の配置位置としての予約セルの配置位置を決定する..." （决定作为贯通通孔配置的备用配置位置的预约单元的配置位置...）
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特征比对结果：未公开特征E。 D3关注的是TSV位置修改时的布局冗余空间分配，并未涉及折叠2D块、跨层复制引脚，更未涉及特征E2中的同一层“一对多”连接结构。
三、 对比文件组合分析（创造性考量）
如果审查员试图将D1（2D折叠成3D）与D2（Z轴方向复制引脚并用过孔连接）结合，以此来评述技术特征E的创造性，这种结合同样无法覆盖技术特征E。
理由：
虽然D1+D2的组合可能显而易见地推导出“将2D块折叠成3D块，并在多层中复制I/O引脚位置并用通孔连接”（覆盖技术特征A、D以及部分E1），但D1-D3的任何结合都无法弥补特征E2的缺失。特征E2限定了特定的信号分配拓扑关系（单个引脚在同一层内分发信号给两个以上的电路组件），这在D1、D2和D3的说明书、附图或实施例中均未有任何暗示或教导。因此，即便组合对比文件，也无法实质公开技术特征E。
四、 特征比对表格
| 目标专利特征E | D1 (US07949984B2) | D2 (US20130042214A1) | D3 (WO2012077280A1) | 结论 |
| E1: 使用放置于所述3D块内部的块内TSV连接所复制的I/O引脚位置 | 未公开。提及via连接长互连线，但未公开复制I/O引脚位置。 (见[0059]段) | 部分公开。公开了在金属层间复制端口位置并用过孔(Vias)连接，但未明确为硅穿孔(TSV)。 (见[0030]段) | 未公开。仅公开了为TSV预留备用空间。 (见[0008]段) | 整体未公开 |
| E2: 复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件 | 未公开。 | 未公开。 | 未公开。 | 整体未公开 |
针对目前的情况，这份分析已足以用于针对审查意见通知书（Office Action）进行新颖性或创造性的强力答辩。
您是否需要我基于上述分析，进一步为您起草一段用于向专利局提交的正式答辩意见草案？
权利要求2
根据权利要求1所述的方法，其进一步包括： 根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。
权利要求3
根据权利要求2所述的方法，其进一步包括： 执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。
权利要求4
根据权利要求3所述的方法，其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。
权利要求5
根据权利要求1所述的方法，其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。
权利要求6
根据权利要求1所述的方法，其中所述2D块及所述3D块包括知识产权IP块。
权利要求7
根据权利要求1所述的方法，其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层；及 重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的 2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。
权利要求8
根据权利要求7所述的方法，其进一步包括： 根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间；及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。
权利要求9
一种三维3D知识产权块，其包括： 多个层； 跨越所述多个层分布的一或多个电路组件；及 跨越所述多个层复制的一或多个输入/输出I/O引脚位置，其中所述一或多个I/O引脚位置被放置于所述3D知识产权块中的跨越所述多个层可用的共享空间中，并且其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。
权利要求10
根据权利要求9所述的3D知识产权块，其进一步包括：放置于所述3D知识产权块内部的一或多个硅穿孔，其中所述一或多个硅穿孔连接跨越所述多个层复制的所述一或多个I/O引脚位置。
权利要求11
根据权利要求10所述的3D知识产权块，其中所述一或多个硅穿孔提供所复制的I/O引脚位置之间的垂直连接。
权利要求12
根据权利要求9所述的3D知识产权块，其中选择跨越所述多个层复制的所述一或多个I/O引脚位置以最小化包含所述3D知识产权块的3D集成电路中的总线长及占用面积。
权利要求13
根据权利要求9所述的3D知识产权块，其中所述3D知识产权块包括二维2D知识产权块，所述2D知识产权块已折叠成所述多个层并且经重新实施以在所述3D知识产权块中的所述多个层中分布及互连所述一或多个电路组件。
权利要求14
一种三维3D集成电路，其包括： 至少一个3D块，其具有跨越多个层分布的一或多个电路组件及跨越所述多个层复制的一或多个输入/输出I/O引脚位置；及至少一个额外块，其位于所述多个层中的一者上，其中所述至少一个额外块根据其上定位所述至少一个额外块的所述多个层中的所述一者连接到所述至少一个3D块中所复制的I/O引脚位置中的一者，其中所述一或多个I/O引脚位置被放置于所述至少一个3D块中的跨越所述多个层可用的共享空间中，并且其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。
权利要求15
根据权利要求14所述的3D集成电路，其中所述至少一个3D块进一步包括连接跨越所述至少一个3D块中的所述多个层复制的所述一或多个I/O引脚位置的一或多个块内硅穿孔。
权利要求16
根据权利要求14所述的3D集成电路，其中选择跨越所述至少一个3D块中的所述多个层复制的所述一或多个I/O引脚位置以最小化与所述3D集成电路相关联的总线长及占用面积。
权利要求17
根据权利要求14所述的3D集成电路，其中所述至少一个3D块包括已折叠成所述多个层并且经重新实施以在所述多个层中分布及互连所述一或多个电路组件的二维2D块。
权利要求18
根据权利要求14所述的3D集成电路，其中所述3D块或所述至少一个额外块中的至少一者包括知识产权IP块。
权利要求19
根据权利要求14所述的3D集成电路，其中所述至少一个额外块包括二维2D块或第二3D块中的一或多者。