**对比文件名称**：发明申请_US20140149958A1 3D FLOORPLANNING USING 2D AND 3D BLOCKS
**目标专利名称**：说明书（具有用于3D集成电路的折叠块及复制引脚的知识产权块设计）
**本次调用模型名称**：深度分析评估模型
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中。<br>**《直接公开》** | [0026] “Methodology 100 starts at step 102 with an initial netlist that includes existing 2D and/or 3D blocks. At step 104, the number of tiers is increased, and the initial block is then re-implemented at step 106. The re-implementation includes **partitioning the netlist across the tiers**, placing and routing each tier, and inserting vias. ... Step 108 evaluates the objective to determine whether the additional tier added at step 104 improved the design. ... Thereby, methodology 100 identifies **blocks that perform better when folded across additional tiers**, resulting in a set/library of improved, re-implemented blocks (step 110) that outperform their existing 2D and/or 3D counterparts.” | 对比文件明确公开了折叠（folded across additional tiers）现有2D/3D块以形成3D块的方法。该方法起始于现有块（包括2D块）的网表（步骤102），增加层数（步骤104），然后重新实施（步骤106），该重新实施包括跨层分割网表、布置和路由每一层。这个过程必然导致原有2D块中的电路组件被分布到多个层中，从而形成3D块。这与目标专利特征A的技术方案完全相同。因此，特征A被对比文件直接公开。 |
| **技术特征B**：确定跨越所述3D块中的所述多个层可用的共享空间。<br>**《隐含公开》** | [0026] “... re-implementation includes partitioning the netlist across the tiers, **placing and routing each tier**, and inserting vias.”<br>图3展示了一个跨越两层（tier 12和14）的3D块30。 | 对比文件公开了在重新实施（即折叠）时，需要在每个层上进行布置（placing）和路由（routing）。本领域技术人员公知，在3D IC设计中，各层在垂直方向上投影重叠的区域（即占用面积）是共享的。为了在“相同占用面积下”（如目标专利说明书[0022]段所述）进行布置和路由，并实现优化（如最小化线长），设计工具或方法必然需要确定和利用这个垂直重叠区域内的可用空间，以放置电路组件、互连线和通孔。因此，“确定跨越3D块中的多个层可用的共享空间”是执行对比文件公开的“跨层分割网表、布置和路由每一层”这一步骤的必然要求和隐含的技术手段。因此，特征B被对比文件隐含公开。 |
| **技术特征C**：将一或多个输入/输出I/O引脚位置放置在所述共享空间中。<br>**《隐含公开》** | [0030] “FIG. 4 illustrates a methodology 300 for making pin assignments for the 3D block design... If the 3D block is a soft macro, the methodology 300 at step 304 allows **the pins to be on each tier of the block** then performs 3D floorplanning. Knowing the floorplan solution/inter-block connectivity, **the pin locations can now be fixed**.” | 对比文件公开了为3D块进行引脚分配的方法，并明确指出引脚可以位于块的每一层上（the pins to be on each tier），并且引脚位置可以被确定（fixed）。结合对特征B的隐含公开分析，为了在3D块各层上进行引脚分配，并考虑整体布图规划和块间连接性，必然需要将引脚放置在多层共享的占用面积（即共享空间）内，以便与同层或不同层的其他块进行连接。将引脚位置“放置在共享空间中”是实现“引脚位于块的每一层上”这一目标的自然且合理的实施方式。因此，特征C被对比文件隐含公开。 |
| **技术特征D**：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置。<br>**《隐含公开》** | [0030] “... step 304 allows **the pins to be on each tier of the block**...” | 对比文件公开了引脚可以位于块的每一层上（on each tier）。这意味着对于一个给定的信号引脚，它可以在多个层（例如，顶层和底层）上都有物理位置。本领域技术人员可以理解，为了使得位于不同层的外部块都能连接到该3D块的同一个信号，一个直接且常见的做法就是在该信号的网络所经过的多个层上“复制”该引脚的物理位置。对比文件中“引脚位于每一层”的表述，虽然未明确使用“复制”一词，但实质上描述了一种引脚在多层存在的状态，这与“跨越多个层复制引脚位置”在技术本质上是相同的。因此，特征D被对比文件隐含公开。 |
| **技术特征E**：及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**《未公开》** | [0026] “... and inserting vias. In general, a netlist is a boolean algebra representation of a logical function implemented as generic gates or process specific standard cells. For monolithic 3D applications, the vias are preferably high density inter-tier vias.” | 对比文件确实公开了在3D块内部插入通孔（vias），并且优选高密度层间通孔（可理解为TSV的一种）。然而，对比文件并未明确公开这些通孔用于“连接所复制的I/O引脚位置”。通孔的作用被描述为用于层间互连，但其具体连接对象（例如，是连接内部电路还是连接复制的I/O引脚）并未指明。此外，特征E中“第一I/O引脚耦合至同一层中的两个或更多个电路组件”这一具体连接关系，在对比文件中完全没有提及。该特征描述了引脚在同一层内的扇出连接，这属于引脚分配和内部路由的具体细节，对比文件的公开内容未涉及这一层级的具体实施。因此，特征E既未被直接公开，也未被隐含公开。 |
| **技术特征F**：其进一步包括：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**《未公开》** | [0030] “Knowing the floorplan solution/**inter-block connectivity**, the pin locations can now be fixed.” | 对比文件提到了在确定引脚位置时，需要知道“块间连接性”（inter-block connectivity）。这暗示了引脚分配会考虑与其他块的连接。但是，特征F特别强调了“根据层位置”以及连接到“所复制的I/O引脚位置中的一者”。对比文件没有描述引脚是“复制的”，也没有明确指出连接策略是依据其他块的“层位置”来选择具体连接哪一个复制引脚（例如，顶层块连接顶层复制引脚，底层块连接底层复制引脚）。这一特征体现了目标专利中通过引脚复制优化层间连接的具体方案，而对比文件仅停留在考虑块间连接性的笼统概念层面，并未公开这一具体技术手段。因此，特征F未被公开。 |
| **技术特征G**：其进一步包括：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**《直接公开》** | [0027] “In the disclosed design scenario, a set of blocks ... must be **floorplanned into a 3D stack**. ... The output is to determine (i) the choice of block implementation for each block (i.e., 2D or 3D) and (ii) the (x, y, z) coordinate of each block...”<br>图2展示了用于3D布图规划的方法论200。 | 对比文件的核心内容就是进行3D布图规划（3D floorplanning）。其明确公开了将一组块（包括2D和3D块）进行布图规划以形成3D堆栈（floorplanned into a 3D stack），并确定每个块的位置坐标。这完全对应于目标专利中“执行3D布图规划以将所述3D块及所述一或多个其它块封装成...全芯片设计”的技术特征。因此，特征G被对比文件直接公开。 |
| **技术特征H**：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**《未公开》** | [0008] “... systems and methods for floorplanning a 3D integrated circuit that **minimizes wirelength** and improves the overall power/performance envelope of the design.”<br>[0027] “The objective is determined by the weighted sum of area footprint, **wire length** and delay.” | 对比文件确实将最小化线长（wirelength）和面积占用（area footprint）作为布图规划的整体目标。但是，特征H限定了一种具体的实现该目标的手段：“选择I/O引脚位置以跨越多层复制，从而最小化总线长及占用面积”。这意味着引脚复制本身是实现优化目标的一个主动设计和选择过程。对比文件虽然公开了引脚可以位于每一层（隐含了复制的可能性），也公开了整体优化目标，但并未将“引脚复制”与“最小化总线长及占用面积”这一具体目标直接、明确地联系起来。没有证据表明对比文件公开了通过有选择地复制引脚位置来达成优化目标的技术方案。因此，特征H未被公开。 |
| **技术特征I**：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**《未公开》** | [0026] “... and inserting vias. ... For monolithic 3D applications, the vias are preferably high density inter-tier vias.” | 同特征E的分析，对比文件公开了在块内插入层间通孔（TSV），但未明确其用于连接“复制的I/O引脚位置”。通孔的一般作用是提供层间互连，可能用于连接内部电路、电源网络或信号引脚，但具体到“连接复制的I/O引脚位置”这一特定用途，对比文件没有给出任何教导或启示。因此，特征I未被公开。 |
| **技术特征J**：其中所述2D块及所述3D块包括知识产权IP块。<br>**《直接公开》** | [0014] “The disclosed embodiments include methodologies that may be used to construct new **3D IP blocks** to be used in designs that are built using monolithic 3D integration technology. In electronic design a semiconductor intellectual property (IP) core or **IP block** is a reusable unit of logic, cell, or chip layout design. **IP blocks/cores** are typically pre-designed circuitry that can be used as building blocks for a larger design...” | 对比文件明确其方法可用于构建新的“3D IP块”，并对“IP块”进行了定义，说明其是可重用的逻辑、单元或芯片布局设计单元。这表明对比文件所处理的2D和3D块，其性质就是知识产权（IP）块。因此，特征J被对比文件直接公开。 |
| **技术特征K**：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层。<br>**《直接公开》** | [0026] “The re-implementation includes **partitioning the netlist across the tiers**...” | 对比文件在描述重新实施（即折叠）步骤时，明确包括了“跨层分割网表”（partitioning the netlist across the tiers）。将2D块的网表跨层分割，就是“将2D块分割成多个层”的具体实施方式。因此，特征K被对比文件直接公开。 |
| **技术特征L**：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**《直接公开》** | [0026] “The re-implementation includes partitioning the netlist across the tiers, **placing and routing each tier**, and inserting vias.” | 对比文件明确说明重新实施包括“布置和路由每一层”（placing and routing each tier）。布置（placing）决定了电路组件在各层的位置分布，路由（routing）则实现了分布在多层中的电路组件之间的互连。插入通孔（vias）进一步辅助了层间互连。这完整地公开了特征L的全部内容：通过重新实施布置和路由，实现电路组件在多层中的分布和互连。因此，特征L被对比文件直接公开。 |
| **技术特征M**：其进一步包括：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间。<br>**《隐含公开》** | [0026] “The re-implementation includes partitioning the netlist across the tiers, **placing and routing each tier**...” | 此特征与特征B紧密相关。特征B是“确定共享空间”，而特征M进一步限定了确定共享空间的依据是“根据所重新实施的布置及所重新实施的路由”。对比文件公开了需要进行布置和路由。本领域技术人员理解，在执行布置和路由的过程中，工具或方法必须实时知晓和计算布局内的可用空间资源，包括垂直方向上层与层之间共享的占用面积内的空间，以便放置新的组件或布线。因此，“根据重新实施的布置和路由来确定共享空间”是实施对比文件公开的“布置和路由每一层”步骤时的内在、必然的逻辑过程。因此，特征M被对比文件隐含公开。 |
| **技术特征N**：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**《隐含公开》** | [0030] “... step 304 allows **the pins to be on each tier of the block**...” <br>结合对特征B、C、D的分析。 | 此特征是特征C和D的结合与具体化。对比文件隐含公开了“引脚可以位于每一层”（特征D），也隐含了需要将引脚放置在共享空间中（特征C）。因此，本领域技术人员可以合理推断，在实施引脚分配时，自然需要根据多层之间可用的共享空间来确定并放置这些位于各层的引脚（即复制的引脚）的位置。这是一种符合逻辑的、常规的实施方式。因此，特征N被对比文件隐含公开。 |
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