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权利要求与技术特征

F 其进一步包括： 根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。

G 其进一步包括： 执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。

H 其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。

I 其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。

J 其中所述2D块及所述3D块包括知识产权IP块。

K 其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层
L 及 重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的 2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。

M 其进一步包括： 根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间
N 及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。

O 其包括： 多个层
P 跨越所述多个层分布的一或多个电路组件
Q 及 跨越所述多个层复制的一或多个输入/输出I/O引脚位置，其中所述一或多个I/O引脚位置被放置于所述3D知识产权块中的跨越所述多个层可用的共享空间中，并且其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。

R 其进一步包括：放置于所述3D知识产权块内部的一或多个硅穿孔，其中所述一或多个硅穿孔连接跨越所述多个层复制的所述一或多个I/O引脚位置。

S 其中所述一或多个硅穿孔提供所复制的I/O引脚位置之间的垂直连接。

T 其中选择跨越所述多个层复制的所述一或多个I/O引脚位置以最小化包含所述3D知识产权块的3D集成电路中的总线长及占用面积。

U 其中所述3D知识产权块包括二维2D知识产权块，所述2D知识产权块已折叠成所述多个层并且经重新实施以在所述3D知识产权块中的所述多个层中分布及互连所述一或多个电路组件。

V 其包括： 至少一个3D块，其具有跨越多个层分布的一或多个电路组件及跨越所述多个层复制的一或多个输入/输出I/O引脚位置
W 及至少一个额外块，其位于所述多个层中的一者上，其中所述至少一个额外块根据其上定位所述至少一个额外块的所述多个层中的所述一者连接到所述至少一个3D块中所复制的I/O引脚位置中的一者，其中所述一或多个I/O引脚位置被放置于所述至少一个3D块中的跨越所述多个层可用的共享空间中，并且其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。

X 其中所述至少一个3D块进一步包括连接跨越所述至少一个3D块中的所述多个层复制的所述一或多个I/O引脚位置的一或多个块内硅穿孔。

Y 其中选择跨越所述至少一个3D块中的所述多个层复制的所述一或多个I/O引脚位置以最小化与所述3D集成电路相关联的总线长及占用面积。

Z 其中所述至少一个3D块包括已折叠成所述多个层并且经重新实施以在所述多个层中分布及互连所述一或多个电路组件的二维2D块。
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