替爷出征

专利无效挑战赛

目标专利:1000016A包含源极栅极的设备及方法

专利公开号:CN103782344B

专利权人:美光科技公司

无效请求书提交日期:2026年

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项目管理员
蒋 晓勇
@jxy

Invalidation of patent, the AI way

美光科技在欧洲正式起诉了江波龙的欧洲子公司。根据欧洲统一专利法院（UPC）2026年7月23日公布的案件信息显示，美光科技已经于7月14日向UPC曼海姆地方分院起诉了三家欧洲经销商：德国电脑零部件制造分销企业Ultron AG，雷克沙欧洲有限公司（Lexar Europe B.V.，雷克沙存储品牌欧洲运营主体），中国台湾的宇瞻科技欧洲子公司Apacer Technology B.V.，案号UPC-CFI-0002556/2026。此次涉案专利为美光科技于2011年申请的名为”包含源极栅极的装置及方法“的专利EP2745295，主要涉及3D NAND结构。

优先权日20110815

 



权利要求列表点击可跳转

序号 权利要求内容

11

一种包括源极栅极的设备，其包括： 多个电荷存储装置串，每一串包括与包括半导体材料的一相应柱相关联的相应多个电荷存储装置； 漏极选择栅极，其至少部分地环绕所述多个串的所述相应柱，其中所述漏极选择栅极在所述多个电荷存储装置串与相应数据线之间； 源极栅极，其至少部分地环绕所述多个串的所述相应柱，所述源极栅极耦合到源极，且经配置以控制所述柱与所述源极之间的导电；及源极选择栅极，其至少部分地环绕所述多个串的所述相应柱，其中所述源极选择栅极在所述多个电荷存储装置串与所述源极栅极之间，且经配置以控制所述柱与所述源极之间的导电。

12

根据权利要求11所述的设备，其中： 所述多个串包括两个串；且 其中所述漏极选择栅极、所述源极栅极及所述源极选择栅极中的每一者至少部分地环绕与所述两个串相关联的两个柱。

13

根据权利要求11所述的设备，其中所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。

14

根据权利要求11所述的设备，其中： 所述漏极选择栅极包括漏极选择装置的一部分；且 所述源极选择栅极包括源极选择装置的一部分。

15

根据权利要求11所述的设备，其中所述源极栅极包括源极栅极装置的一部分。

16

一种包括源极栅极的设备，其包括： 多个块，每一块包括多个串，每一串包括与从衬底延伸的一相应柱相关联的多个电荷存储装置，所述柱包括半导体材料；及导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极； 其中所述柱中的相应一者包含： 漏极选择装置，其与所述相应柱相关联且耦合于所述相应电荷存储装置串与数据线之间； 源极选择装置，其与所述相应柱相关联且耦合到所述相应串；及源极栅极装置，其与所述相应柱相关联且耦合于所述源极选择装置与所述共用源极之间，其中所述源极选择装置及所述源极栅极装置经配置以实质上控制所述柱与所述共用源极之间的导电。

17

根据权利要求16所述的设备，其中： 所述衬底包括p型衬底；且 所述导电部件耦合到所述p型衬底中的n+型扩散区域。

18

根据权利要求17所述的设备，其进一步包括所述p型衬底中的多个n+型扩散区域，其包含所述n+型扩散区域。

19

根据权利要求16所述的设备，其中所述导电部件具有从所述衬底突出的壁形状。

20

根据权利要求16所述的设备，其中所述导电部件包括半导体材料。

21

根据权利要求20所述的设备，其中所述导电部件包括多晶硅。

22

根据权利要求16所述的设备，其中所述导电部件包括金属。

23

一种包括源极栅极的方法，其包括： 将第一漏极选择栅极偏置为高于0伏的第一电压，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间； 将第二漏极选择栅极偏置为大致0伏，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从共用源极延伸的包括半导体材料的一相应柱相关联的相应多个电荷存储装置； 将所述共用源极偏置为大致0伏； 将源极栅极偏置为高于所述第一电压的第二电压，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间； 将第一源极选择栅极偏置为所述第一电压，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间； 将第二源极选择栅极偏置为大致0伏，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间； 将多个第一存取线偏置为高于所述第二电压的第三电压，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间； 将第一存取线中的选定一者偏置为介于0伏与所述第一电压之间以读取至少部分地由所述选定第一存取线环绕的所述第一多个串中的电荷存储装置；及将多个第二存取线偏置为所述第三电压，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。

24

一种包括源极栅极的方法，其包括： 将第一漏极选择栅极偏置为高于0伏的第一电压，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间； 将第二漏极选择栅极偏置为大致0伏，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从共用源极延伸的包括半导体材料的一相应柱相关联的相应多个电荷存储装置； 将所述共用源极偏置为介于0伏与所述第一电压之间； 将源极栅极偏置为大致0伏，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间； 将第一源极选择栅极偏置为介于0伏与所述第一电压之间，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间； 将第二源极选择栅极偏置为介于0伏与所述第一电压之间，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间； 将多个第一存取线偏置为高于所述第一电压的第二电压，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间； 将第一存取线中的选定一者偏置为高于所述第二电压的第三电压以将至少部分地由所述选定第一存取线环绕的所述第一多个串中的电荷存储装置编程；及将多个第二存取线偏置为所述第二电压，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。

25

一种包括源极栅极的方法，其包括： 允许第一漏极选择栅极浮动，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间； 允许第二漏极选择栅极浮动，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从衬底中的共用源极延伸的包括半导体材料的相应柱相关联的相应多个电荷存储装置； 将所述衬底偏置为高于0伏的擦除电压； 允许所述共用源极浮动； 允许源极栅极浮动，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间； 允许第一源极选择栅极浮动，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间； 允许第二源极选择栅极浮动，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间； 将多个第一存取线偏置为大致0伏，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱以擦除所述第一多个串中的电荷存储装置，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间；及将多个第二存取线偏置为大致0伏，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱以擦除所述第二多个串中的电荷存储装置，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。

26

分析

对比文件列表

编号 名称

权利要求11

一种包括源极栅极的设备，其包括： 多个电荷存储装置串，每一串包括与包括半导体材料的一相应柱相关联的相应多个电荷存储装置； 漏极选择栅极，其至少部分地环绕所述多个串的所述相应柱，其中所述漏极选择栅极在所述多个电荷存储装置串与相应数据线之间； 源极栅极，其至少部分地环绕所述多个串的所述相应柱，所述源极栅极耦合到源极，且经配置以控制所述柱与所述源极之间的导电；及源极选择栅极，其至少部分地环绕所述多个串的所述相应柱，其中所述源极选择栅极在所述多个电荷存储装置串与所述源极栅极之间，且经配置以控制所述柱与所述源极之间的导电。

技术特征:
A 其包括： 多个电荷存储装置串，每一串包括与包括半导体材料的一相应柱相关联的相应多个电荷存储装置 (0)
B 漏极选择栅极，其至少部分地环绕所述多个串的所述相应柱， (0)
C 其中所述漏极选择栅极在所述多个电荷存储装置串与相应数据线之间 (0)
D 源极栅极，其至少部分地环绕所述多个串的所述相应柱， (0)
E 所述源极栅极耦合到源极，且经配置以控制所述柱与所述源极之间的导电 (0)
F 及源极选择栅极，其至少部分地环绕所述多个串的所述相应柱， (0)
G 其中所述源极选择栅极在所述多个电荷存储装置串与所述源极栅极之间，且经配置以控制所述柱与所述源极之间的导电。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

可以。把现有针对权利要求1的检索结果重新按权利要求11的 A-G 七项特征审视后，结论比附件中此前的概括更进一步：

目前最值得直接转用于权利要求11的是 CN102148059A / US20110194357A1 同族。
它已经不是普通的“权1材料复用”，而是权11的第一顺位单篇对比文件候选。最值得采用的具体映射是以图6、图14中的第二行 NAND 串 NS21、NS22、NS23为对象：

NS21/NS22/NS23 → 各自半导体柱113 → 各自 BL1/BL2/BL3；
漏极侧共同 SSL2 → 电荷存储单元串 → GSL22 → GSL12 → CSL。

其中可尝试固定：
SSL2 = 漏极选择栅极；GSL22 = 源极选择栅极；GSL12 = 源极栅极；CSL = 源极。

真正剩余的核心争点已经缩小到：CN102148059A 的三个选择栅层是否能够被认定为“至少部分地环绕相应柱”以及外侧 GSL12 能否按其位置、结构和功能对应“源极栅极”。这也与附件此前已经指出的权11新增限制完全一致：权11不能机械套用权1，其新增重点正是三个栅极均“至少部分地环绕”柱。

一、权利要求11与现有权1材料的总体可用性

权1已检索材料 对权11的价值 目前定位
CN102148059A / US20110194357A1 多柱、多 NAND 串、charge-trap、SSL/位线、同一源端两级 GSL、CSL 及明确通断控制均在同一篇、同一3D体系中 第一顺位；单篇新颖性候选 + 创造性最接近现有技术
CN101651144A 极强的“环绕柱”证据；明确记载上选择线、字线板、下选择板均围绕/部分围绕竖直柱；上选择端接位线，下选择端控制源侧 权11最佳补强文献之一，尤其补 B/D/F 的“环绕柱”
US20100207194A1 / JP2010192569A 垂直 NAND、charge storage、两个源侧选择晶体管，权1中已经是强单篇候选 权11备用；但 U 形 NAND 的“一串—相应柱”对应比 CN102148059A 更容易产生争议
CN101971324A / US20090230454A1 / KR 同族 semiconductor pillar + charge-trap string + 单一源侧 selector 可证明 A 及部分栅控结构；缺第二源侧栅
CN102034829A 单晶半导体柱 + charge trap + 下选择晶体管 + 上选择晶体管 可证明传统3D NAND基本结构；源侧仍只有一级
CN101055875A / JP2007266143A / KR20070096972A “存储串+柱状半导体+电荷存储层”文字对应非常好 适合 A 补强；不足以单独打权11
CN101814508A、CN101800224A、KR20110034816A、US20100309729A1、JP2010118580A 等 证明2011年前垂直柱式 charge-storage NAND 和上下选择栅已经成熟 背景/组合补强
US20080253187A1、CN1519938A、JP2006049728A、US5912489A、CN101595528A 等 两个源侧串联选择晶体管及各自通断功能非常强 只能补 E/G 或双源侧拓扑；本身为平面 NAND，不能承担 A/B/D/F 的柱和环绕结构

附件本身也已经明确：针对权11，新颖性必须重新检查同一篇文件是否具有三个“环绕柱”的栅结构，而创造性可以复用权1材料但必须重新建立组合逻辑。

二、最重要：CN102148059A 与权利要求11逐项比对

CN102148059A 于 2011年8月10日公开，早于目标专利2011年8月15日的最早优先权日。其基本实施例明确公开多个垂直 NAND 串、多个柱113、P型硅柱体114、ONO 电荷存储层118、SSL、GSL、位线和共源线。(谷歌专利)

权11特征 CN102148059A对应公开 判断 比对缺口
A 多个电荷存储装置串；每串包括与相应半导体柱相关联的多个电荷存储装置 存储块具有多个 NAND 串、多个柱113；柱表层114为P型硅；柱+绝缘层116+导电栅层构成 NAND 串；116包含 ONO，其中氮化硅118为电荷存储/电荷俘获层；每个串包含多个晶体管/存储单元 ✓ 强直接公开 基本无实质缺口。宜采用图3-7基础实施例，不要以图18“一柱两串”的变形作为主要映射
B 漏极选择栅极至少部分环绕多个串的相应柱 每串设置 SST/SSL；SSL属于与柱形成晶体管的导电栅层；同一行多串共用一条 SSL，例如第二行 NS21-NS23 共用 SSL2 △～✓ **最大文字缺口之一：CN102未使用“围绕/环绕 pillar”的字面措辞。**需用图3-5横截面证明 SSL 栅层至少部分包围柱周界
C 漏极选择栅极在电荷存储串和相应数据线之间 SST位于存储单元串与位线之间；每串 SST连接对应 BL。可选第二行 NS21、NS22、NS23，分别连接 BL1、BL2、BL3，共用 SSL2 ✓ 直接公开 很小
D 源极栅极至少部分环绕相应柱 图14中第二行串具有两级 GSL；靠 CSL 的 GSL12可以映射为 source gate；其对应 GST形成在同一垂直柱上 △～✓ 同 B：需证明 GSL12 栅层“至少部分环绕”各柱；另存在GSL 被称为 ground select line 而非 source gate的术语争议
E 源极栅极耦合源极并控制柱—源极导电 对 GST 的 GSL施加高于阈值的电压后，在柱体114形成沟道N1；该沟道与掺杂区/CSL电连接。图14中 GSL12 又明确邻近 CSL ✓ 很强 名称不同，但位置+功能吻合。CN102明确记载 GST channel 与 CSL电连接，不只是附图推断
F 源极选择栅极至少部分环绕相应柱 图14：第二行 NS21-NS23 同时连接 GSL12 和 GSL22，GSL22邻近 WL1-WL6，可映射为 source select gate △～✓ 仍需把 GSL22 栅层“环绕/部分环绕柱”通过图3-5的空间结构钉死
G 源极选择栅极在存储串与源极栅极之间，并控制柱—源极导电 文献明确：GSL22靠近字线，GSL12靠近 CSL，即 memory cells → GSL22/GST → GSL12/GST → CSL；两者为独立受控地选择晶体管 ✓ 强公开 功能虽未以权11原句重复，但处于唯一串联导电路径中，关闭 GSL22 对应 GST 即切断 pillar→CSL 导电，技术上很强

CN102 对基本3D结构的公开尤其完整：多个柱113形成多个垂直 NAND 串，各串连接 SSL、GSL、WL、BL和CSL；SST位于串与位线之间，GST位于串与CSL之间。(谷歌专利)

对功能特征也不是“结构必然推测”。它明确写明：GSL 电压超过阈值后，在半导体柱体中形成 GST 沟道，GST 沟道与共源线 CSL 电连接；SSL 则形成 SST 沟道并连接漏极/位线。(谷歌专利)

更关键的是图14实施例明确存在：

WL1-WL6 → GSL22 → GSL12 → CSL

并明确区分：GSL12邻近共源线，GSL22邻近字线，而且两者施加不同电压。(谷歌专利)

因此，权11真正的新增难点并不是“双源侧栅”——CN102已经解决了，而是三个栅层的“至少部分环绕柱”的证据表达。

三、CN101651144A为什么对权11非常重要

这是此前权1材料中，针对权11新增“环绕柱”限定价值明显上升的一篇。

CN101651144A 明确公开：半导体材料形成的竖直立柱穿过下选择板、字线板和上选择线；并进一步直接记载：

  • 字线板围绕/包围竖直立柱壁的周界；

  • 下选择板同样围绕竖直立柱；

  • 上选择线同样围绕竖直立柱；

  • 顶部漏区与相应位线连接；

  • 上选择线控制柱与 bit line 的连接；

  • 下选择线控制柱与源极/基板侧之间的导电。(谷歌专利)

这几乎就是权11 B、D/F 中“至少部分地环绕柱”的现成技术语言。

但它单篇仍有一个关键不足：

它清楚公开的是
upper select gate → memory cells → lower select gate → source，
而权11要求
drain select gate → memory cells → source select gate → source gate → source。

也就是说，CN101651144A的缺口不是“环绕”，而是源端明确区分成两个独立串联栅极。

所以它与 CN102148059A 正好互补。

四、目前最值得采用的权11无效路线

路线1：CN102148059A 单篇攻击新颖性

我会把它放在第一顺位，但正式无效请求前应把“环绕柱”做成逐图证据闭环。

最干净的映射是：

权11 CN102148059A
plurality of strings 第二行 NS21、NS22、NS23
respective pillars 三个相应柱113
respective data lines BL1、BL2、BL3
drain select gate SSL2
charge-storage devices WL1-WL6对应的 charge-trap memory cells
source select gate GSL22，靠 WL 一侧
source gate GSL12，靠 CSL 一侧
source CSL

这样还有一个非常大的好处：

权11用的是单数 “a drain select gate / a source gate / a source select gate” 去环绕多个串的相应柱。CN102恰好公开同一行多个 NAND 串共享同一 SSL、共享相应 GSL。因此，比逐串找三个独立选择栅更加贴合权11的文字结构。CN102还明确说明同一行 NAND 串可以共用 SSL 和 GSL。(谷歌专利)

目前不宜在请求书中直接写“CN102无任何缺口完全逐字公开”。
更稳妥的做法是先取得 CN102 图3、图4、图5、图14的正式公报附图，证明 SSL、GSL12、GSL22的导电栅层在横截面上至少包围相应柱的一部分。

路线2：CN102148059A + CN101651144A——我认为是目前权11最重要的创造性组合

这个组合比权1时代大量采用的“3D NAND + 平面双SGS”更适合权11。

原因很简单：

CN102148059A 已经给出：

多个垂直柱/串
→ SSL
→ charge-trap cells
→ GSL22
→ GSL12
→ CSL

CN101651144A 又直接告诉本领域技术人员：

上选择栅、字线板和下选择栅在这种 vertical-pillar NAND 中均可围绕或部分围绕竖直柱。(谷歌专利)

二者都是截止日前的 3D vertical NAND，不存在 JP2006049728A、CN1519938A 那种明显的“平面 NAND → 三维 NAND”迁移争议。

如果合议组不接受 CN102 单篇中由图形直接认定“partial surrounding”，那么：

CN102负责双源侧栅+漏极侧栅+多串+功能拓扑；
CN101651144A负责选择栅围绕竖直柱的明确技术教导。

这一组合是目前我认为最适合权11的创造性主组合。

五、其他权1材料如何利用

US20100207194A1 / JP2010192569A仍值得保留。附件中已经确认它可以形成 memory stack → SGT2 → SGT1 → source 的两级源侧结构。
但它采用 U-shaped NAND，完整 string 可能跨两个 pillar legs，因此针对权11 A“每一串与一相应柱相关联”以及同一组柱上的 drain/source 三层栅，解释负担高于 CN102148059A。

CN101971324A、CN102034829A、CN101055875A、CN101814508A、CN101800224A、KR20110034816A 等继续有价值，但主要价值是证明：

semiconductor pillar + charge-storage string + drain/source selection gate

早已属于成熟3D NAND结构。它们大多只有一个源端选择级，所以不应把它们硬做成权11单篇文件。

US20080253187A1、CN1519938A、JP2006049728A、US5912489A 等则反过来：双源端栅非常强，但没有权11要求的三维柱/环绕结构。附件此前对它们用于权1的价值判断仍然成立，但到了权11，应降为第二文件/技术启示文件，不宜作为最接近现有技术。附件对这些双源侧材料的总结也显示，其核心贡献在 source-side 两器件拓扑。

六、目前权11最重要的比对缺口

我会把缺口严格压缩成以下四项，而不是笼统说“还缺权11证据”：

  1. B/D/F 的“至少部分环绕相应柱”是第一核心缺口。
    CN102148059A的结构非常接近，但目前检索到的文字没有像 CN101651144A 那样直接使用“围绕/包围”的表达。因此单篇新颖性主张必须重点依赖图3-5的横截面和空间关系。

  2. D/E 中“source gate”与 CN102 的 source-adjacent GSL/GST 的术语对应存在争议。
    CN102称两级器件均为 ground select gate/transistor；权11则把靠 source 一侧的一层命名为 source gate，靠 memory cells 一侧命名为 source select gate。
    但目标权11自身并没有进一步要求 source gate 必须控制硅阱横向通道、必须是特殊 block-wide gate 或必须采用不同于 SGS 的材料/控制方式。目标权11的文字确实主要限定位置、环绕关系和 pillar-source 导电控制。(谷歌专利)

  3. 必须选定正确的“多个串”集合。
    建议固定使用同一行 NS21、NS22、NS23，而不要随意把同一列共用 BL 的三个串作为权11“相应数据线”映射对象。采用第二行时，三个串共用 SSL2和两级 GSL，但分别对应 BL1、BL2、BL3，更贴合“respective data lines”。

  4. 不要把权1已经成立的功能对应直接替代权11的空间限定。
    权1主要关心 source gate/source select device 的位置和导电控制，而权11额外把三个“gate”本体与柱的三维空间关系写入权利要求。附件已经正确指出，这部分必须独立举证，不能只写“参见权1理由”。

最终建议

就目前已经检索到的权1材料，针对权11我会调整证据优先顺序为：

第一主攻：CN102148059A 单篇新颖性
重点把 NS21-NS23 / SSL2 / GSL22 / GSL12 / BL1-BL3 / CSL 固定为一套实施例映射，并专门补强三个 gate “至少部分环绕 pillar”的图示论证。

第一创造性备份：CN102148059A + CN101651144A。
这是目前最值得使用的权11组合，因为前者已经有双 source-side GSL，后者又对“upper/lower select gate 围绕 vertical pillar”给出了非常明确的文字公开，且两者都是3D vertical NAND，不需要跨越平面→垂直架构。

第二备份：CN101651144A + US20080253187A1 / CN1519938A / JP2006049728A。
技术特征也可以闭合，但平面双SGS文献带来的组合争议明显高于前一组合。

因此，**目前权11已经不是“必须重新从零检索”的状态；已有权1材料中至少 CN102148059A 和 CN101651144A 已经构成非常有价值的核心证据链。现在最值得继续定向检索的唯一高价值目标，是寻找2011-08-15以前一篇文字明确同时出现“vertical semiconductor pillars + drain select gate surrounds pillars + two source-side gates both surrounding pillars”的文献。**如果找到这种文件，权11的单篇新颖性证据链会显著变得更干净。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 权利要求11补充检索报告

一、检索结论摘要

**本轮最重要的发现，是应当重新评价 US20100207194A1：该文献不只有 U 型 NAND 串，其第三实施例、图15明确公开了“每根半导体柱分别形成独立直线型 NAND 串，并在同一柱的源侧设置两层选择栅”的结构。**因此，不能继续以“一个完整串跨两个柱腿”为由，整体降低这件文献对权利要求11的价值。第三实施例应当上升为本轮最优先的单篇新颖性候选。(专利图像)

本报告按照附件限定，仅分析权利要求11，现有技术公开日严格控制为不晚于2011年8月14日；同一专利族的不同国家公报不重复计算为独立技术来源。

核心结论如下：

问题 本轮结论
最值得优先使用的单篇文件 US20100207194A1，第三实施例、图15，而不是该文献前面的 U 型串实施例。
是否已经取得可以无保留全部标为✅的单篇文件 **尚不宜作此结论。**按从严证据评级，US20100207194A1 的 A、B、C、E、G 可形成较完整对应；D、F所要求的两个源侧栅极“至少部分环绕”具有较强附图基础，但仍保留几何解释风险。
CN102148059A 是否仍然重要 **重要，仍是并列保留的新颖性候选和优先的创造性基础文件。**其双 GSL 的位置、器件独立性和分别施加电压已经明确，主要争议仍是图3—5的空间结构如何落实到图14的三个选择栅。
最强的明确“环绕”补强文件 **CN101651144A / US20090310425A1。**其原文明确说明上选择线、字线板、下选择板至少部分围绕立柱，并非只有绝缘层围绕立柱。
是否核实 CN101651144A 存在独立第二源侧栅 **本轮未核实到。**不能把一个下选择栅形成的水平、竖直反型区域，或者复合栅的不同材料层，拆成两个源侧栅。
创造性主线 保留 CN102148059A＋CN101651144A；同时新增重点路线 US20100207194A1第三实施例＋CN101651144A。

上述判断分别建立在第三实施例的直线型串及双下选择栅记载、CN102148059A的图14—15双GSL记载，以及CN101651144A同族第[0062]段的明确环绕记载上。

本轮真正缩小的缺口，不再是“有没有直柱上的两个源侧选择栅”，而是“特定实施例中的两个源侧栅，其周向包围关系能否达到直接、无疑义的证明程度”。

二、文献总表与公开日核验

1. 五个独立专利族的总体比对

以下采用附件规定的评级：

✅：直接明确公开，包括可以由正文与附图直接确定的内容。
△：具有较强对应基础，但存在需要论证的解释空间。
❌：所选实施例未公开该完整特征。

其中，D、E映射为外侧源极栅极；F、G映射为内侧源极选择栅极。对于只有一个下选择栅的文献，不重复映射同一栅极。

编号、文件 已核实的公开日 A B C D E F G 单篇候选及主要缺口
D3：US20100207194A1，第三实施例、图15；同族JP2010192569A、KR20100094384A US：2010-08-19；JP：2010-09-02；KR：2010-08-26 ✅ ✅ ✅ △ ✅ △ ✅ **本轮首选单篇候选。**已明确直线型独立串及两个源侧实体栅；保留D、F的周向几何证明问题。
D1：CN102148059A / US20110194357A1 CN：2011-08-10；US：2011-08-11 ✅ △ ✅ △ ✅ △ ✅ **重要单篇候选。**双源侧路径明确，三个栅的环绕需通过结构图、等效电路图及实施例关联共同证明。
D2：CN101651144A / US20090310425A1 CN：2010-02-17；US：2009-12-17 ✅ ✅ ✅ ✅ ✅ ❌ ❌ 明确环绕的优选补强文件；未核得独立第二源侧栅。
D4：JP2010118580A 2010-05-27 ✅ ✅ ✅ ✅ ✅ ❌ ❌ 明确上下选择栅围绕柱侧面的独立补强来源；缺第二源侧栅。
D5：US20100214839A1 2010-08-26 ❌ ❌ ✅ ❌ ❌ ❌ ❌ 平面双源侧器件的启示文件；不满足本轮“柱及其环绕”完整限定。

D3的日期及第三实施例结构，可由美国公报、日韩同族公开记录相互核查；D1、D2及D4、D5的日期分别有相应公开文本或公报封面支持。(专利图像)

**关于D5的评级需要特别说明：**其确实提供两个源侧串联器件及其控制功能，但A、E、G等是带有“所述柱”关系的完整特征，不能仅因其公开了平面串联关系，就把完整特征标为✅。它的价值是组合启示，不是对权利要求11的逐字完整覆盖。

2. D1同族中，必须排除的晚公开成员

D1同族成员 公开日 本轮处理
CN102148059A 2011-08-10 可以作为截止日前公开文件
US20110194357A1 2011-08-11 可以作为截止日前公开文件
KR20110092523A 2011-08-18 超过截止日，不作为本轮普通现有技术主文件
JP2011165308A 2011-08-25 超过截止日，不作为本轮普通现有技术主文件

这意味着，该族的中文、英文公开公报恰好落在需要重点关注的2011年8月10日至14日期间，不能因韩文、日文公报较晚而误排除整个专利族；反过来，也不能把中文或英文的公开日赋予日韩成员。(专利图像)

三、最佳单篇新颖性候选：D3第三实施例，而不是U型实施例

1. 文献及最关键的定位

US20100207194A1
名称：Non-volatile semiconductor memory device and method for manufacturing same。
申请人：Toshiba。
公开日：2010年8月19日。
最重要的证据位置：

位置 证明内容
第[0226]—[0228]段、图15 第三实施例采用独立直线型NAND串；柱底不再相互连接形成U型串；源线位于半导体衬底内。
第[0229]—[0230]段 存储叠层上、下两侧均设置选择栅；下选择栅明确包含LSGA和LSGB两层。
第[0233]—[0234]段 LSGA、LSGB对应不同选择晶体管，并具有不同阈值特性。
第[0235]—[0236]段 上侧USGA、USGB同样对应不同选择晶体管。
第[0237]—[0238]段 两层下选择栅用于改善选择性及操作稳定性。
第[0046]—[0050]、[0059]段 选择栅、贯通孔、分柱及栅绝缘膜的基本空间关系。

其中，“独立直线型NAND串”和“下选择栅包含LSGA、LSGB”并不是从图中猜测出来的，而是正文直接记载。

2. 最佳对应路径

以图15中的相应半导体柱为对象，文献实际给出的路径是：

位线BL → 上选择栅USGA → 上选择栅USGB → 存储单元叠层ML → 下侧上层选择栅LSGA → 下侧下层选择栅LSGB → 衬底中的源线。

建议采用以下固定映射：

目标权利要求11中的部件 D3中的对应部件
漏极选择栅极 USGB
源极选择栅极，即内侧源侧栅 LSGA
源极栅极，即外侧源侧栅 LSGB
相应半导体柱 SP1、SP2等独立直线型柱
多个电荷存储装置 与各柱相关联、位于ML中的多个存储单元
数据线 BL
源极 第[0228]段所述衬底中的源线

上述次序在图15及第[0228]—[0235]段中可以对应，不需要把U型串的源端选择栅移动到另一个位置，也不需要借用另一件文献来增加第二源侧栅。

**额外存在USGA，不宜直接作为排除对应的理由。**权利要求11采用“其包括”的表述，并未限定漏极侧只能有一个栅极，也未要求所述漏极选择栅必须与数据线直接相邻。因此，将具体的USGB映射为所述漏极选择栅，比把USGA、USGB两层合称为“一个栅极”更稳妥。这里属于对权利要求文字与D3结构的比对判断，不是将两个物理栅合并处理。(谷歌专利)

3. A—G严格比对表

特征 D3对应及证据 评级 尚需注意的问题
A：多个电荷存储装置串，每串与相应半导体柱相关联 第[0227]—[0228]段明确每个柱形成独立直线型串；第[0055]—[0057]段说明半导体柱材料及电荷存储层。 ✅ 必须引用第三实施例，不能只引用U型串的图2、图5。
B：漏极选择栅至少部分环绕相应柱 USGB。上选择栅被贯通孔穿过，柱位于孔内，柱与选择栅之间有栅绝缘膜；结合分柱结构及图15，可以对应沿柱外侧周缘的部分包围关系。 ✅ 依据是“选择栅中的贯通孔＋孔内分柱＋栅绝缘膜＋图15”，不是仅凭栅在柱旁边。
C：漏极选择栅在存储串与数据线之间 USGB位于ML上方、BL下方。 ✅ 上方另有USGA，但不改变USGB位于存储串与BL之间。
D：外侧源极栅至少部分环绕相应柱 LSGB，图15最低的选择栅层。 △ 图15支持其在相同柱的外围布置；但本轮未核得针对该下层栅的独立横向截面或直接周向包围措辞。
E：外侧源极栅耦合源极并控制柱—源导电 LSGB对应下侧选择晶体管，邻近衬底中的源线；第[0233]—[0238]段说明其阈值、选择作用及双下栅的作用。 ✅ 不应把“耦合源极”误解成栅电极与源线短接；应按源侧器件耦合及导电控制关系论证。
F：另一源极选择栅至少部分环绕相应柱 LSGA，位于LSGB上方。 △ 与D相同，尚需强化第三实施例下选择栅的周向几何认定。
G：内侧源极选择栅在存储串与外侧源极栅之间，并控制柱—源导电 ML → LSGA → LSGB → 源线；LSGA、LSGB分别对应不同晶体管。 ✅ 不存在把同一个栅同时映射为D和F的问题。

A、B所涉及的柱材料、贯通孔及电荷存储层见原文第[0046]—[0059]段；其余核心位置和双下栅控制关系见第三实施例第[0226]—[0238]段及图15。

4. 为什么D、F仍暂列△，而不是直接全列✅

D3的几何证据已经明显强于仅有等效电路图的文件：

一方面，图15确实把上选择栅、存储叠层和两层下选择栅画在同一组直线型柱上；另一方面，基本结构说明明确了选择栅中的贯通孔和孔内分柱关系。这可以形成有力的“至少部分环绕”论证。

但从严格证据评价看，上侧选择栅有较具体的贯通孔和制造关系说明，而第三实施例新增的下侧LSGA、LSGB主要通过图15及层次说明呈现。能否将基本结构中的周向关系直接落实到这两层下选择栅，仍是对方可以提出异议的具体位置。

这不是“没有surrounding这个单词就不能破坏新颖性”。国家知识产权局关于附图公开的评析明确指出，附图可以公开文字未涉及的相对位置、层次和结构关系，但必须结合说明书达到直接、无疑义的程度，不能把推测当作公开。(国家知识产权局)

因此，本轮将D3定位为最强单篇新颖性候选，而不宣称其已经不存在任何解释缺口。

5. 两项需要预先处理的抗辩

**第一，耗尽型选择晶体管是否仍满足“控制导电”。**D3明确区分两层下选择晶体管的阈值类型。不能仅因其中一层是耗尽型，就推断它完全不受栅极控制；但正式论证应围绕其栅控导电作用，而不是未经原文支持就声称两个器件在所有工作状态下均独立执行完全关断。

**第二，“源极栅极”是否被解释为更特定的柱底源极连接结构。**本轮按授权权利要求11的结构、位置和功能进行对应，没有自动读入某个实施例的具体电压、尺寸或特殊工作状态。若对方主张更窄解释，需要具体结合目标说明书和相关审查材料判断，而不能仅凭D3使用“下选择栅”这一名称就排除对应。(谷歌专利)

四、D1：CN102148059A的价值及三个环绕关系

1. 文献与定位

CN102148059A / US20110194357A1
申请人：Samsung Electronics。
中文公开日：2011年8月10日。
英文公开日：2011年8月11日。
重点附图：图3、图4、图5、图6、图14、图15。
英文同族重点段落：第[0074]—[0085]、[0107]—[0110]段。(专利图像)

2. 双源侧栅的正确映射已经可以固定

以NS21、NS22、NS23这一行为对象：

BL1／BL2／BL3 → SSL2对应的SST → MC6至MC1 → GSL22对应的GST2 → GSL12对应的GST1 → CSL。

其中：

目标部件 D1对应
漏极选择栅极 SSL2对应的栅极
内侧源极选择栅极 GSL22对应的GST2栅极
外侧源极栅极 GSL12对应的GST1栅极

图14明确画出GST2、GST1两个器件；第[0107]段明确双GSL位于字线与CSL之间；第[0108]段进一步区分靠近CSL的GSL12、GSL13与靠近字线的GSL22、GSL23，并分别施加不同电压。器件独立性、串联次序和分别施加电压，不再是主要缺口。

3. SSL2、GSL22、GSL12的环绕证据分别如何评价

对象 有利证据 严格评价
SSL2 图3、图4中的上层栅与半导体柱的空间关系；柱、绝缘层、导电层及SST的对应说明。 可形成较强环绕论证，但图4本身是纵向剖面，不能单凭柱两侧各有栅极截面，就当作完整周向形状证明。
GSL12 图3、图4的底部栅层；图14—15明确其为靠近CSL的外侧源端选择栅。 需要把实体结构与双GSL实施方式的对应关系说清楚。
GSL22 图14明确其处于存储单元与GSL12之间；图14是对图6所示块的变形。 是三者中更需要论证的部分：不能只因它在电路图中处于中间，就认定其实体栅必然采用相同的周向结构。

这些判断来自图3的剖切透视图、图4的纵向剖面及图14的双源侧等效电路，而不是对图形尺寸进行测量。

特别注意两点。

其一，图4、图5不能误写成“明确显示环形栅的横截面”。它们承担的是纵向结构、栅介质和器件形成关系的证明作用。

其二，不建议在无效请求书中直接写成“GSL22就是图4的222”。可以讨论这种层位对应的技术理解，但图14并没有直接把GSL22重新标注为222，不能把重建性对应包装成原文明示。

4. 单篇新颖性应采用的证据链

D1的正确论证顺序应当是：

图3—5的实体结构 → 图6与实体结构的等效对应 → 第[0107]段明确引出的图14变形 → 图14、图15的双GSL结构及分别施加电压。

这种论证并非任意拼接彼此无关的实施例，因为文献明确建立了图6与图14之间的关系；但仍须证明双GSL变形延续了有关柱和栅的实体空间关系。(专利图像)

D1的单篇新颖性价值仍然较高，但在双下栅实体形态的直接呈现上，D3图15具有更明显的优势。

5. 真正出现dummy结构的是哪里

D1英文同族第[0110]段明确给出另一种选择：

靠近CSL的一条GSL，以及靠近该GSL的一条dummy word line。

这是真正核实到的“普通源侧选择栅＋相邻虚设栅结构”线索，但其原文名称是dummy word line，不是“dummy lower selection line”。不能在没有进一步功能对应的情况下直接改名；尤其需要解释该虚设器件是否位于所比对的完整电荷存储串之外，以及是否承担所要求的源侧导电控制。(专利图像)

实际使用时，优先采用同一文献已经明确公开的两个GST，不必舍强求弱，转而依赖dummy器件的身份解释。

五、其余三件文献的实际贡献

1. D2：CN101651144A / US20090310425A1——最优的明确环绕补强文件

申请人：Samsung Electronics。
公开日：US 2009年12月17日；CN 2010年2月17日。
重点位置：图1—5、图11；英文第[0057]—[0064]、[0070]段。(谷歌专利)

最重要的核实结果是：第[0062]段明确把环绕关系赋予栅极导电结构，而不只是栅绝缘膜。

该段说明半导体柱穿过下选择板LS_PT、字线板WL_PT和上选择线USL；柱在水平方向至少部分被这些结构围绕，并进一步说明上、下选择结构具有相应的包围柱壁周界关系。中文公开文本中也有对应记载。

其贡献可概括为：

项目 D2的贡献
A 每根竖直半导体柱形成包含多个存储单元的串
B、C 上选择栅围绕柱，并位于存储单元与位线之间
D、E 下选择栅围绕柱，通过反型区域形成柱与源区之间的导电连接
F、G 未核得独立第二源侧栅
最佳用途 将明确的“选择栅围绕柱”结构用于D1或D3的创造性备用论证

**关于dummy lower selection line：本轮不能确认其存在。**第[0070]段所述水平反型区域504A与竖直反型区域504B，均由同一个下选择结构的作用形成，不能把这两个导电区域当作两个栅极。相关制造段落中的不同下栅材料层，也不能仅凭“第一层、第二层”的名称认定为串联的两个选择晶体管。(专利图像)

因此，D2的“环绕”部分已不是缺口；其自身的缺口是独立第二源侧栅及对应空间次序。

2. D4：JP2010118580A——另一独立来源的明确环绕选择栅

申请人：Toshiba。
公开日：2010年5月27日。
重点位置：权利要求1、3，图3、图4及相关图15实施方式。(专利图像)

权利要求1对上侧选择晶体管的半导体层、其侧面周围的电荷存储层及控制电极作了明确限定；权利要求3对另一端选择晶体管给出相应的侧面包围结构。这比仅有“选择晶体管位于柱旁”的文字更有价值。(谷歌专利)

但其可用实施方式主要提供的是上侧选择栅＋下侧选择栅，没有因此得到两个不同的源侧栅。不能将其“第一选择晶体管”和“第二选择晶体管”都映射到源侧。

**用途：**作为D2之外的独立环绕结构补强来源。
**最大风险：**其选择晶体管中的电荷存储及阈值控制安排有自身目的；组合时应说明采用相关几何结构的理由，而不能将整套控制方案无解释地搬入D1或D3。

3. D5：US20100214839A1——平面双源侧器件，仅作备用启示

公开日：2010年8月26日。
名称：Nand flash memory string apparatus and methods of operation thereof。
公报列示发明人为Pietro Guzzi、Angelo Visconti；数据库将原始主体列为Individual，本轮不依据后来的权属记录，把它直接表述为2010年的SK hynix申请。(专利图像)

重点位置：第[0019]、[0021]—[0023]、[0078]—[0082]段，图1、图2及图5。

该文献在源端选择晶体管与存储单元之间设置额外的源侧器件，例如151与156、251与256，能够提供“两个不同源侧器件串联及分别控制”的启示。其一项选择还允许不设置相应的额外漏侧器件。(专利图像)

但它不能承担半导体柱及环绕栅的证明任务。现在已有D1和D3这类垂直双源侧结构后，D5不应再处于权利要求11主攻证据的前列。

六、最佳新颖性与创造性方案

方案一：最佳单篇新颖性主张

主文件：US20100207194A1。
主实施例：第三实施例。
主图：图15。

建议核心论证明确写为：

该文献的第三实施例中，各半导体柱分别形成独立直线型NAND串；位线位于柱上端，源线位于衬底侧；存储叠层ML下方依次设置LSGA和LSGB，二者分别对应不同选择晶体管。将USGB、LSGA、LSGB分别对应漏极选择栅、源极选择栅及源极栅，可以形成权利要求11要求的器件次序。结合文献对选择栅贯通孔、孔内半导体柱及栅绝缘结构的说明，主张相关栅极至少部分围绕对应半导体柱。

这一主张的依据集中在单篇文件内部，尤其是第[0046]—[0059]段和第[0226]—[0238]段。

**目前保留的真实缺口：**LSGA、LSGB的“至少部分环绕”仍需通过第三实施例的实体图及关联结构进一步说服审理者。

这应作为实质性的新颖性攻击提出，但不宜在内部评估中表述为“所有特征已毫无争议公开”。

方案二：最佳创造性组合1

CN102148059A＋CN101651144A

论证环节 分工
最接近现有技术 D1：直柱存储串、漏侧选择结构、两个源侧GST、明确串联次序和分别施加电压
假定需要补足的区别 三个相应选择栅与柱之间的“至少部分环绕”几何安排
补强文件 D2：明确公开上、下选择栅及字线板至少部分围绕柱，并公开下选择结构控制柱与源区导通
拟保留的结构 D1的双源侧GST及其相对位置、控制关系
拟采用的具体技术安排 D2所示沿柱周缘布置选择栅的几何结构

两件文献都涉及竖直柱沟道和源侧选择控制，D2并非只提供一个与存储器无关的抽象环形栅示意。因此，这条路线比“垂直单源栅文献＋平面双SGS文献”更集中。(专利图像)

**最大抗辩点：**不能把D2仅作为“替D1解释附图的字典”，然后仍宣称D1单篇明确公开。如果审理者认定D1没有公开有关环绕结构，创造性论证就应当承认这一几何区别，进一步说明为什么采用D2的结构，而不是把区别写成“只缺一个surrounding用词”。

方案三：最佳创造性组合2

US20100207194A1第三实施例＋CN101651144A

这条路线应当替代过去以D3的U型串为基础、再讨论如何改造成直线串的复杂组合。

**原因是，直线串及源侧LSGA、LSGB已经由D3自己明确给出。**不需要再从另一文献寻找把U型串拉直、增设源侧栅或重排器件的动机。D2的作用可以集中在选择栅围绕柱的具体几何结构及其源侧导电控制实现。(专利图像)

这条路线的技术论证应当保持：

D3的独立直线型柱、双下选择栅及阈值选择安排不变；针对被认为尚未明确公开的周向栅极结构，采用D2所示沿柱周缘至少部分围绕的布置。

**最大抗辩点：**D3具有一个贯通孔内分出多个柱部、并利用阈值差异选择的具体安排。组合时必须说明如何保留这一安排，不能笼统要求把每个柱改造成D2的另一种完整环形结构，却不讨论原有分柱、栅连接和选择机制是否仍能工作。

**两条组合建议并列保留：**D1＋D2的优势是源侧导电控制结构相近；D3＋D2的优势是双下选择栅已经在同一实体图中直接出现。D4可作为另一独立环绕来源备用，但不必为了增加文件数量把两篇组合扩展成三篇拼接。

七、对附件十个重点问题的直接回答

附件问题 回答
1. 是否找到截止日前单篇严格公开A—G的文件？ 找到了更强的完整结构候选D3第三实施例，但按本轮从严评级，D、F仍为△，因此不作无保留全✅结论。
2. 最接近单篇完整公开的是哪件？具体缺什么？ **US20100207194A1第三实施例、图15。**目前集中在LSGA、LSGB对相应柱的周向包围关系的证明强度，不再缺独立直线型串或第二源侧栅。
3. CN102148059A能否直接证明SSL2、GSL22、GSL12的环绕？ 可以构建正文与附图相互关联的论证，但本轮仍对三项保留△，尤其GSL22需要说明图14变形与实体栅层的对应。
4. 是否找到用更明确文字描述三层选择栅环绕的文件？ 找到D2对上下选择栅“至少部分围绕柱”的明确文字；但本轮未核得一件同时对“漏侧栅＋两个源侧栅”三者均作直接周向文字说明的更优独立文件。
5. 是否找到普通下选择栅＋dummy/additional下选择栅且均围绕柱？ D1明确有GSL＋dummy word line替代方案，D3明确有两层正式下选择栅；但不能把前者直接改称为dummy lower selection gate，更不能据此跳过功能与环绕比对。
6. CN101651144A的dummy lower selection line能否构成第二源侧栅？ 本轮未核实到该独立结构，不能作为已知公开使用。
7. 是否找到2008—2011相关申请中的更强双源栅结构？ **是，D3第三实施例是本轮最关键的深入核验结果。**对应韩国公开文本亦记载LSGA、LSGB及其不同阈值安排。
8. 最强新颖性文件是什么？ 首选D3第三实施例；并列保留D1图14方案。
9. 最强两篇创造性组合是什么？ D1＋D2，以及D3第三实施例＋D2。
10. 最大抗辩点是什么？ 新颖性方面是环绕几何的直接、无疑义认定及源极栅功能解释；创造性方面是几何结构采用的技术理由、原有分柱和选择机制的兼容性，不能仅以名称相近或同属3D NAND代替论证。

上表中关于D3直线型串、双下选择栅及韩文对应内容，分别有美国原始公报和韩国公开文本支持；关于D1的双GSL及dummy替代方案、D2的明确环绕说明，见前述对应段落。

八、证据使用边界与最终建议

本轮实质核验主要依托Google Patents中的公开文本及其所提供的原始公报，并检查了关键附图。**附件要求的Espacenet、PATENTSCOPE、J-PlatPat、KIPRIS及CNIPA原生检索入口，没有全部实现完整、可用的原生检索；论文辅助检索也未形成可以替代上述专利主证据的合格文件。**因此，本报告不宣称已完成所有数据库的穷尽检索，也不把未命中理解为不存在其他文件。

实际准备无效理由时，建议将重点调整为：

首先，围绕US20100207194A1第三实施例、图15组织新的单篇比对，不再停留于U型串。其次，保留CN102148059A的图3—6—14证据链。再次，以CN101651144A第[0062]段及对应中文记载，分别构建两条创造性备用路线。

本轮已经明确解决了“独立直柱上是否存在两个不同源侧选择栅”的问题。剩余工作应集中证明两个下选择栅的周向几何及源侧导电控制对应，而不是继续堆积普通“竖直NAND＋一个源侧选择栅”文献。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

是否找到2011年8月14日前单篇直接且无疑义公开权利要求11全部A-G的文件：是。

本轮最终补检中，出现了一件比 US20100207194A1 第三实施例更适合作为单篇新颖性主证据的文件：US20100195395A1，Samsung，公开日 2010-08-05。其价值不在于又是一篇普通 vertical NAND，而在于它把同一 vertical semiconductor pillar 上的两个不同 source-side ground-selection transistors直接做了出来，并且进一步公开二者分离、可独立工作。结合 Fig.3、Fig.13、Fig.14 及制造过程，能够形成：

BL → TS1/TS2 → charge-storage MC → TG2/GSL2 → TG1/GSL1 → CSL/source

的完整结构链。US20100195395A1 的公开日明确为 2010-08-05，远早于截止日。(谷歌专利)

这里的关键判断是：按照你本轮设定的证据规则——“正文、权利要求、明确附图或制造结构直接且无疑义公开”均可记✅，并不要求必须出现英文单词 surround——我认为 US20100195395A1 可以达到 S 级。若未来审理中对“至少部分环绕”采取异常严格解释，要求文字直接出现 surround/encompass/circumference，而不接受 Fig.3/11/14 + tunnel/CVD 制造结构，则 B/D/F 仍有被攻击为△的空间，这是目前这篇文件唯一值得认真防守的点。

一、最终最高价值文件

本表中 A-G 按本轮目标理解：A＝vertical charge-storage pillar/string；B＝drain-side select gate 至少部分环绕 pillar；C＝drain gate 位于 cells 与 bit/data line 之间；D＝outer source gate 至少部分环绕 pillar；E＝outer source gate 控制 pillar/channel—source 导电；F＝不同于 D 的 inner source-select gate 至少部分环绕 pillar；G＝inner gate 位于 cells 与 outer gate 之间并具有相应选择/导电控制功能。

文献 实际公开日 A B C D E F G 等级 真正缺口
US20100195395A1，Samsung 2010-08-05 ✅ ✅ ✅ ✅ ✅ ✅ ✅ S 仅存在“surround没有用该词直接表述”的解释性攻击点
US20100207194A1，Toshiba 2010-08-19 ✅ △ ✅ △ △ △ △ A+ LSGA/LSGB 环绕几何及各自控制 pillar-source conduction 的文字不够直接
CN102148059A / US20110194357A1，Samsung，同族 CN 2011-08-10；US 2011-08-11 ✅ △ ✅ △ ✅ △ ✅ A+ 两个 GSL 很明确，主要缺“每一个GSL环绕pillar”的直接文字
KR20090128776A / US20090310425A1 / CN101651144A，同族 KR 2009-12-16；US 2009-12-17；CN 2010-02-17 ✅ ✅ ✅ ✅ ✅ ❌ ❌ A 只有一个 source-side lower select gate
JP2010118580A / US20100124116A1，同族 US 2010-05-20；JP 2010-05-27 ✅ ✅ ✅ ✅ ✅ ❌ ❌ A− 同样缺第二个不同的 source-side gate
WO2010004706A1，Toshiba 2010-01-14 ✅ ✅ ✅ ❌ ❌ ❌ ❌ B+ / 几何桥梁 不是完整双源侧结构，但对“pillar + surrounding selection gate”的解释非常强

其中 US20100195395A1 的正文明确说明：vertical semiconductor poles 130，自其侧壁形成 NAND strings；底部 impurity-doped region 110 可以直接作为 source/common source line；存储介质包含 tunneling insulating layer、charge-storing layer 和 blocking layer。(谷歌专利)

更重要的是，它明确写明 TG1、TG2 两个 ground selection transistors 位于 common source line 与 memory cells 之间并串联，可交换 CSL 与 memory cells 间的信号；其 gate electrodes 162 位于 semiconductor pole 的 sidewalls。(谷歌专利)

修改实施例又进一步消除了“是不是一个晶体管的两个部分”的争议：TG1 与 TG2 “disposed apart from each other”并且“operate individually”，分别连接 GSL1、GSL2。(谷歌专利)

而制造过程是先形成 vertical semiconductor poles，再通过 isotropic etching 去除牺牲层，形成暴露 pole sidewalls 的 horizontal tunnels，随后在暴露侧壁形成 storage medium，再利用具有良好 step coverage 的 CVD/电镀沉积 conductive layer 填充 tunnels，最后形成 ground-selection gate electrodes 162、control gates 164 和 string-selection gates 166。这个制造序列是我将“至少部分环绕”评为✅而非仅△的主要理由。(谷歌专利)

二、为什么 US20100195395A1 是本轮真正的突破

它与之前普通“vertical NAND + 一个 GSL”文献有本质区别。

第一，正文直接给出一条 vertical NAND string 包含一对 TG1/TG2 ground selection transistors，而不是一个 GSL 的两个绘图面。(谷歌专利)

第二，TG1/TG2 对应的是两个 separated physical transistors，且可以 individually operate；因此不存在“把同一 source gate 重复映射两次”的问题。(谷歌专利)

第三，两个 ground selection gates 与 memory-control gates、string-selection gates 使用同一类围绕 vertical pole 侧壁的 tunnel/gate fabrication architecture。TG gate electrodes 162 明确设置在 semiconductor pole sidewalls，gate dielectric/storage medium 位于 gate 与 pole 之间。(谷歌专利)

第四，功能不是推断。基础实施例明确规定向 GSL 施加低于阈值的 OFF voltage 可以使 TG1/TG2 关闭，读操作时施加 ON voltage；因此二者就是控制 common-source 与 memory-string channel 之间通断的选择晶体管。(谷歌专利)

因此就权利要求11而言，可以采用：

  • inner source select gate = TG2/GSL2

  • outer source gate = TG1/GSL1

  • source = impurity-doped region 110 / CSL

  • drain select gate = TS2 或相应 drain/string selection transistor

  • data line = BL

Fig.13 所示顺序正是：

BL → TS1 → TS2 → MC… → TG2 → TG1 → CSL

而不是两个 GSL 并列连接到不同 string。

我对这篇文件单篇新颖性路线的技术证据强度评估为：约85%—90%。剩余风险主要是“at least partially surrounds”的权利要求解释，而不是双 source-side gate 本身。

三、US20100207194A1第三实施例最终A-G判断

US20100207194A1 的公开日为 2010-08-19，因此时间完全满足。第三实施例明确改为 independent rectilinear NAND strings，source line 位于 substrate 一侧；在 memory stacked body ML 下方依次设置 LSGA、LSGB，并将二者分别对应于不同 selection gate transistors LSGT1/LSGT2。(谷歌专利)

最终应当保持以下保守评价：

项目 结论 最终理由
A vertical pillar + charge-storage NAND ✅ 第三实施例明确 independent rectilinear NAND string / SP1-SP4；source 在 substrate 侧
B drain/upper select gate 环绕 pillar △ USG明确存在，但第三实施例本身没有直接写“surround”；需借前实施例 through-hole geometry
C drain select 位于 cells 与 BL 之间 ✅ Fig.15及正文空间关系明确
D outer source gate＝LSGB 环绕 pillar △ Fig.15位置很强，但环绕关系需从前实施例制造结构继承
E LSGB 控制 pillar-source conduction △ LSGB＝LSGT2、具有独立 threshold/type，但没有直接的 LSGB ON/OFF conduction sequence
F inner source-select＝LSGA 环绕 pillar △ 同 D
G LSGA 位于 cells 与 LSGB 之间并控制 conduction △ 空间次序✅；功能/环绕仍△

因此 US20100207194A1 仍然是一件很好的 A+ 文件，但在发现 US20100195395A1 后，不建议再让它承担第一顺位的单篇新颖性攻击。

1. LSGA环绕pillar的最强证据

最强的内部证据不是 Fig.15 单独看图，而是：

第三实施例明确说除 rectilinear arrangement 外，其他 configuration “may be similar to” memory device 110；而前述实施例制造过程中，through holes H0 明确穿过 upper-layer selection gate SGA、insulator 15、lower-layer selection gate SGB 和 memory stack ML，随后把 charge-storage film 和 semiconductor pillar SP 填入同一 through hole。(谷歌专利)

这一结构非常接近“gate around pillar”，但问题在于第三实施例使用 LSGA/LSGB，而被明确描述 through-hole 的是前实施例 SGA/SGB；“may be similar”是允许式表述。因此我仍不把它从△提升为✅。

外部解释桥梁则很强：同属 Toshiba 早期 vertical NAND 技术链的 WO2010004706A1，公开日2010-01-14，明确公开 semiconductor pillar 穿过 selection-gate electrode 的结构。(谷歌专利)

2. LSGB环绕pillar的最强证据

与 LSGA 相同。Fig.15明确把 LSGB 画在 LSGA 下方、substrate/source 上方，并由 SP1-SP4 垂直贯穿；前实施例又明确 through hole 同时穿过两个 selection-gate layers。(谷歌专利)

这对“LSGB至少部分环绕pillar”形成很强的结构推论，但严格按你的规则，仍存在“第三实施例没有明确继承这一具体横截面结构”的抗辩，因此为△。

3. LSGA与LSGB分别控制pillar-source conduction的最强证据

第三实施例明确：

  • LSGA → LSGT1；

  • LSGB → LSGT2；

  • LSGT1 为 enhancement type；

  • LSGT2 为 depletion/depression type；

  • 两层 gates 具有不同 thresholds。(谷歌专利)

这已经排除了“LSGA/LSGB只是同一 transistor 两个材料层”的解释。

但是这里缺少一句类似 Samsung US20100195395A1 的明确文字，例如：

OFF voltage applied to GSL2 turns TG2 off.

Toshiba只是通过“selection gate transistor + threshold + enhancement/depletion + distinct selection”来说明控制。因此从本领域技术理解，当然可以主张 depletion-type transistor 仍然是由 gate bias 控制 channel conduction 的场效应晶体管；但在新颖性的直接无疑义公开标准下，我建议仍记△而不是✅。

4. LSGA可否对应source select gate、LSGB可否对应source gate

可以，而且这是第三实施例最自然的对应方式：

可否对应source gate

可以，而且这是第三实施例最自然的对应方式：

memory cells → LSGA/LSGT1 → LSGB/LSGT2 → source/substrate

第三实施例明确规定 lower selection gate LSG 位于 stacked body ML 与 substrate 之(谷歌专利)er、LSGB 是 lower layer。citeturn913331view2

因此：

  • LSGA = inner source select gate

  • LSGB = outer source gate

在实体空间关系上非常强。

问题仅在于 Toshiba 自己把两个都称为“lower selection gate”，并没有分别命名“source select gate”和“source gate”。所以该映射属于按照权利要求结构/功能进行对应，不是原文术语一一相同。

5. 最大的反方解释

对 US20100207194A1 最强的抗辩不是“只有一个source gate”，这一点已经站不住；而是：

第三实施例只说其他 configuration “may be similar”，不能把第一实施例中“through hole penetrates SGA/SGB + pillar in the through hole”的全部制造细节强制并入第三实施例；Fig.15只是 schematic perspective drawing，不能仅凭柱从平面中穿过就证明 LSGA、LSGB 各自至少部分环绕 pillar；此外 LSGT2 是 depletion type，第三实施例也没有独立公开其通过 gate voltage 截止 pillar-source conduction。

这是我认为目前 Toshiba 单篇路线真正剩下的最窄缺口：环绕几何 + 独立控制导电二者兼有，其中环绕几何是第一缺口。

6. Toshiba单篇新颖性成功概率

若仅依赖 US20100207194A1第三实施例：

约62%—70%。

如果审理者接受“may be similar”结合前述 manufacturing embodiment 作为第三实施例明确结构解释，则可上升至约75%；若坚持第三实施例自身必须直接公开环绕几何，则很难达到80%以上。

相比之下，新发现的 US20100195395A1 单篇路线明显更强，我会评为 85%—90%。

四、CN102148059A / US20110194357A1 的最终地位

这里也需要修正此前对它的评价：它实际上已经非常接近完整结构。

CN102148059A 的实际公开日是 *2011-08-10(谷歌专利)在截止日前。citeturn566032view4turn135517view2

而且其 claims 直接规定第二 ground select line 与第三 ground select line 的空间次序，其中一条位于另一条(谷歌专利)“第二地选择线在第三地选择线与共源线之间”。citeturn566032view5

说明书进一步明确，同一 NAND string 可以有two ground select lines；一层邻 CSL，另一层邻 w(谷歌专利)-prohibition voltages。citeturn888226view3

所以它的真正剩余缺口已经不是“双源侧gate”，而主要是：

两个 GSL 各自是否直接、无疑义地“至少部分环绕 semiconductor pillar”。

其日韩晚公开成员不能用作主证据。例如 J(谷歌专利)8-25 才公开，因此只能作为家族核查资料。citeturn816326view0

五、最明确的surrounding-pillar文件

目前最适合作为“环绕几何教科书式证据”的仍然是：

KR20090128776A / US20090310425A1 / CN101651144A，同一专利族。

最早公开成员 KR20090128776A 为 **2009-12-1(谷歌专利)足时间条件。citeturn135517view1turn816326view3

US 文本几乎就是为本案“at least partially surrounds”量身定做：

  • vertical pillars 穿过 lower select plate、word-line plates 和 upper select lines；

  • 由此 pillars “at least partially surrounded in a horizontal direction”；

  • 并进一步明确 lower select plate 和 upper select lines 同样 surroun(谷歌专利)ter of pillar walls。citeturn913331view1

所以它是本轮最强的几何补强文件。

其唯一致命不足也非常明确：只有一个 lower/source-side select gate。绝不能把它本身说成“双源侧gate”。

六、最佳创造性组合1

US20100207194A1 + US20090310425A1/KR20090128776A

这是针对 Toshiba 路线的最佳补强。

区别特征：
US20100207194A1 已经最佳补强。

区别特征：
US20100207194A1 已经有：

memory cells → LSGA/LSGT1 → LSGB/LSGT2 → source

以及两个不同 selection transistors、不同 threshold。真正需要第二文件解决的是：

  1. LSGA/LSGB各自“至少部分环绕pillar”的明确几何；

  2. selection gate 对 vertical pillar channel 的明确电场/导电控制解释。

US20090310425A1 正好明确公开 lower select plate(谷歌专利)至少部分围绕 vertical pillar，甚至用 surround/encompass perimeter 表述。citeturn913331view1

第二文件解决的技术问题：
在 vertical channel NAND 中如何用 gate electrode 对 pillar 的侧壁channel进行有效栅控，同时形成 select transistor。

组合动机：
两件文件均属于截止日前成熟的 vertical NAND/vertical pillar 架构；Toshiba 已经明确设置两个上下堆叠的 lower selection-gate transistor，Samsung 文件则明确教导selection plate围绕pillar形成vertical selector。把 Toshiba 每一 lower gate level 采用这种已知 pillar-surround gate interface，不需要改变双LSG的基本目的。

组合后功能：
保持不变。LSGA/LSGB仍按 Toshiba 原设计执行不同 threshold 的 selection，只是其 gate-channel 几何采用已知的 pillar-surround configuration。

结构不兼容：
没有明显原理性不兼容。Toshiba (谷歌专利)netrates selection-gate layers、pillar填入 through-hole 的制造逻辑。citeturn913331view3

最大抗辩点：
US20090310425A1 只有一个lower select plate，并没有教导需要两个串联 source-side select transistors。对方会主张，将其 annular/plate geometry 分别套到 LSGA、LSGB，是在知道目标权利要求之后的 hindsight。

该抗辩的弱点是：这里并不是借第二文件“创造第二个gate”；第二个gate早已由 Toshiba 自己公开。第二文件只用于补足每个已有 gate 与 pillar 的已知空间构造。

创造性无效成功概率：约83%—88%。

七、最佳创造性组合2

CN102148059A / US20110194357A1 + US20090310425A1/KR20090128776A

从创造性角度，我认为这套组合甚至比 Toshiba 组合更干净。

第一文件已经明确：

  • vertical NAND；

  • bit line 与 CSL；

  • 同一 NAND string 中至少两个 GSL；

  • 一个 GSL 靠近 word li(谷歌专利)；

  • claim 级别还明确其中一个 GSL 位于另一个 GSL 与 CSL 之间。citeturn888226view3turn566032view5

因此第一文件剩余的核心区别几乎可以压缩为：

两个 source-side selection gates 分别至少部分环绕同一 semiconductor pillar。

第二文件则明确给出了 vertical pil(谷歌专利)plate 至少部分 surrounding / encompassing pillar perimeter 的结构。citeturn913331view1

第二文件解决的技术问题：
vertical pillar selection transistor 如何获得有效栅控，以及 lower/upper selection structure 如何与 vertical pillar channel 配合。

组合动机：
很强。两者还是同一申请人 Samsung 的相邻 vertical NAND 技术体系；第一文件需要在 vertical string 上实现两个 physically distinct GSL transistor，而第二文件已经提供了成熟的 vertical-pillar select-gate geometry。

组合后设备功能：
基本完全保持。两个 GSL 的相对位置和分别施加的 voltage 保持第一文件方案，只把各 GSL 与 pillar 的局部结构实施成已有的 surrounding-pillar selector。

结构不兼容：
比 Toshiba 组合还低。两者均以 vertical semiconductor body/pillar 与 horizontal gate level 交叉形成晶体管。

最大抗辩点：
US20090310425A1 的 lower select plate 是较大的 plate configuration，而 CN102148059A/US20110194357A1 的两个 GSL 在具体 array layout 上未必采用相同 plate topology；将两个 GSL 都改造成 circumferential plate 有可能涉及 array layout 重构。

但该抗辩更多针对具体版图优化，而不是二者基本工作原理的冲突。

创造性无效成功概率：约88%—92%。

八、最终建议的无效证据排序

本轮补检后，我建议不要再把 US20100207194A1 放在新颖性第一顺位。新的证据结构应当是：

  1. 第一顺位单篇新颖性：US20100195395A1
    这是目前最接近“BL → drain selectors → charge-storage vertical NAND → two distinct source-side selectors → CSL”的完整单篇。

  2. 第二顺位创造性：CN102148059A/US20110194357A1 + US20090310425A1
    一篇解决“双GSL及其位置/功能”，一篇解决“surrounding pillar”，职责分工非常干净。

  3. 第三顺位创造性：US20100207194A1 + US20090310425A1
    Toshiba 自己提供 two-layer LSG，Samsung 提供无争议 surrounding geometry。

  4. US20100207194A1单篇新颖性作为备选，重点不是再争论有没有两个 lower gates，而是集中论证“前述 through-hole geometry 是否由第三实施例的 ‘may be similar’ 继承”。

最终停止结论

本轮检索已经达到你设定的第一种停止条件。不需要再继续堆积普通 vertical NAND 文献。

最关键的新发现不是更多“pillar + one GSL”，而是 **US20100195395A1 已经在2010年直接给出了两个不同、分离且可独立操作的 source-side grou(谷歌专利)ical charge-storage NAND string 与 CSL 之间。**citeturn566032view2turn913331view0

因此，现在权利要求11的争点已经从“2011年前有没有双源侧gate”明显转变成一个非常窄的权利要求解释问题：

US20100195395A1 中由 semiconductor-pole sidewall gate + horizontal tunnel + conformal conductive fill 所形成的 TG1/TG2 gate structure，是否足以直接且无疑义满足“至少部分环绕pillar”。

按你给定的证据标准，我的结论是足以，因此记✅；但这也应当成为无效请求书中重点用Fig.3 + Fig.13 + Fig.14 + Fig.6–12制造过程四组证据共同锁死的部分，而不能只引用一句“gate electrodes on sidwalls”。这也是当前把单篇新颖性路线从原 Toshiba 的约60%—70%，提升到 US20100195395A1 路线约85%—90% 的关键。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：无效基础已经较强，但不宜把附件中的高胜率直接作为案件胜率

结合附件，并复核授权权利要求11、核心对比文件的公开文本及关键附图后，我的判断是：

针对CN103782344B目前授权文本中的权利要求11，现有证据支持的综合无效成功概率约为75%—85%，中间判断约80%。最优方案是“双主线”：以US20100195395A1提出单篇新颖性攻击，同时以CN102148059A＋CN101651144A提出主要创造性攻击。

这里的概率是基于证据强度、权利要求解释和组合争议作出的判断区间，不是统计模型计算结果。评估以权利要求11保持现有表述、相关证据及具体理由依法提出为前提；本次没有取得完整审查案卷、已经提交的正式无效请求书及专利权人答辩，因此不对这些未见材料作有利假定。现有文献均早于目标专利主张的2011年8月15日优先权日，本方案不依赖先推翻其优先权。(Google Patents)

附件最后一轮将US20100195395A1评为全部特征直接公开，并给出单篇新颖性约85%—90%、主要创造性组合约88%—92%的判断。**我认可该文献使证据明显增强，但不完全认可这些概率及“只剩一个措辞争议”的表述。**附件对实体栅极的周向结构、多串与相应柱的整体对应，以及“源极栅极”的解释风险，仍评价得偏乐观。

无效路线 我的成功概率判断 定位
US20100195395A1单篇新颖性 70%—80% 最值得提出的新颖性主张，但不宜作为唯一理由
CN102148059A＋CN101651144A创造性 75%—85% 目前最稳妥的两篇主组合
US20100195395A1＋CN101651144A创造性 70%—85% 应补入的创造性备用路线
US20100207194A1第三实施例＋CN101651144A创造性 65%—80% 第二层备用，不宜再承担全部主攻任务
以上主线合理组织后的整体判断 75%—85% 各路线风险高度相关，不能简单叠加概率

最薄弱的环节需要分层回答：单篇新颖性最薄弱的是D、F的“至少部分环绕相应柱”；整个无效方案共同面临的解释风险，则是E中的“源极栅极”能否按现有技术中的外侧源端选择栅对应。创造性方面最薄弱的是组合动机和结构兼容性，而不是第二个源侧栅是否存在。

二、首先固定权利要求11的评价边界

授权权利要求11是独立权利要求。其核心并不只是“垂直NAND＋两个源端晶体管”，而是：

多个存储串与相应半导体柱相关联；漏极选择栅、源极栅和源极选择栅分别至少部分环绕这些相应柱；其中源极选择栅位于存储串与源极栅之间，两个源侧栅均承担柱与源极之间的导电控制。

核对授权公报后，需要把握两个方向。

不能漏掉权利要求写入的空间关系。“位于柱侧面”“处于源侧”“属于选择晶体管”不能自动代替“至少部分环绕相应柱”；“有多个串”也不能代替对这些串、柱、数据线及三个栅极之间对应关系的说明。

**也不能额外提高对比门槛。**权利要求11没有要求完整360°环绕，没有限定漏极侧只能有一个选择栅，也没有明确要求两个源侧栅采用不同材料、不同晶体管类型或某一特定独立通断时序。因此，对比文件存在额外漏极侧选择栅，或者采用增强型与耗尽型选择晶体管，本身并不排除对应。上述判断以授权权利要求实际文字为依据。(专利图像)

这两点共同决定了本案应当采取的尺度：既不能凭名称和等效电路完成全部比对，也不应要求文献逐字复述本专利的命名及具体操作实施例。

三、核心证据及其最佳分工

下文采用新的分析编号，避免附件不同轮次排序变化造成混淆。

编号 对比文件及已核实公开日 最重要的证明内容 建议用途
E1 US20100195395A1，2010-08-05 垂直半导体柱；存储串；漏侧TS1、TS2；源侧TG1、TG2；图13—14变形中两个源侧器件分离、可分别控制 单篇新颖性首选
E2 CN102148059A，2011-08-10 同一行多个直柱NAND串；相应位线；同一串中两个源侧GST；明确串联位置和不同偏置 创造性主组合的基础文件
E3 CN101651144A，2010-02-17；对应英文公开文本US20090310425A1，2009-12-17 明确记载上、下选择结构至少部分围绕柱；下选择结构通过竖直、水平反型区连接柱与源区 环绕结构补强，同时补强源侧导电机理
E4 US20100207194A1，2010-08-19 第三实施例图15：独立直线型串；存储叠层下面具有LSGA、LSGB两层选择栅 备用基础文件

以上公开日期分别可由美国公开公报、中国公开公报首页及对应公开记录核实。特别是E2虽然只比目标优先权日早五天，但其公开日期确实在先，不能因为时间间隔短而排除。(专利图像)

对E3应作一次重要的价值调整

E3不应只被称为“环绕几何的补强文件”。

其中文说明书第10/23页明确记载，下选择板、字线板和上选择线在水平方向至少部分围绕竖直立柱；第13/23页进一步说明，下选择结构形成竖直反型区504B与水平反型区504A，使源区与竖直立柱电连接。这与本案“源极栅极”的潜在解释争议直接相关。(专利图像)

但其界限也必须守住：两个反型区域不是两个独立栅极，不能把E3一个下选择板重复对应为权利要求11中的源极栅和源极选择栅。

四、权利要求11的逐项技术特征比对

以下“明确对应”是指有较强的正文或结构依据；“需论证”不是认定未公开，而是该项仍涉及附图解释、实施例关联或权利要求解释。

E1主要依据其柱及栅结构说明、制造过程第[0073]—[0078]段，以及图13—14变形的第[0080]—[0089]段；E2主要依据图3—6与图14—15及相关说明；E3主要依据中文说明书第10/23、13/23页。(Google Patents)

特征 E1：US20100195395A1 E2：CN102148059A E3：CN101651144A的补强作用 评价
A：多个电荷存储装置串，每串包括与相应半导体柱相关联的多个电荷存储装置 半导体柱130；柱侧壁上的NAND串；存储介质150及电荷存储层144 多个柱113、含半导体材料的柱体114，以及相应NAND串和电荷存储单元 竖直立柱及沿柱设置的多个存储单元 总体较强。E1仍应明确选取哪些串、哪些相应柱，不能把局部结构画成原文没有的一一独占关系
B：漏极选择栅至少部分环绕相应柱 可取TS2对应的栅电极166；其在柱侧壁，环绕程度需结合制造结构解释 可取第二行SSL2对应的栅极；基础实体结构与图14之间需要关联 明确公开上选择线至少部分围绕柱 单篇新颖性仍有争议，组合补强很强
C：漏极选择栅位于存储串与相应数据线之间 TS2位于存储单元MC与BL之间，上方另有TS1不改变这一位置关系 SST位于存储单元与BL之间；第二行分别对应BL1、BL2、BL3 上选择结构位于存储单元与位线之间 明确对应，非主要缺口
D：源极栅至少部分环绕相应柱 可取外侧TG1对应的栅电极162；双源侧实体层明确，但周向包围需论证 可取靠近CSL的GSL12对应栅极；环绕关系需由实体结构与双GST变形共同说明 明确公开下选择板围绕柱 主要薄弱项之一
E：源极栅耦合源极并控制柱—源极导电 TG1位于源侧串联路径，存在栅控及关断电压记载；能否对应“源极栅”取决于术语解释 外侧GST1邻近CSL，具有栅控及不同偏置安排 不仅有源侧栅控，还明确公开柱与源区之间的竖直、水平反型连接 按位置、功能解释时较强；较窄解释下仍须补强
F：另一源极选择栅至少部分环绕相应柱 可取内侧TG2对应的另一栅电极162，不能与TG1混为一个栅 可取靠近字线的GSL22对应栅极 只能提供围绕柱的结构教导，不能单篇提供第二个源侧栅 主要薄弱项之一
G：源极选择栅在存储串与源极栅之间，控制柱—源极导电 MC→TG2→TG1→源区/CSL；两个器件分离，具有分别控制的记载 存储单元→GST2/GSL22→GST1/GSL12→CSL 对已有第二栅的结构实现提供启示，但不单独公开完整双栅次序 串联次序和两个器件的存在较强；仍与D、E、F的解释相联系

这张表所反映的实质是：

目前不再缺“直柱存储串＋源侧两个不同器件”这一基础结构。真正需要证明的是：这两个器件的实体栅极及其源侧控制关系，是否完整落入权利要求11写明的空间、功能限定。

五、最优无效方案如何组织

1. 新颖性主张：E1单篇，以图13—14变形为主，并结合其明确关联的基础结构

建议固定对应为：

BL → TS1 → TS2对应栅166〔漏极选择栅〕→ 存储单元MC → TG2对应栅162〔源极选择栅〕→ TG1对应栅162〔源极栅〕→ 源区110／CSL。

E1第[0080]段明确说明图13、14属于图1—4的变形；第[0082]段明确两个源侧选择晶体管可以分离并分别操作；第[0086]段涉及对两条源侧选择线施加关断电压；第[0089]段进一步说明相应栅电极与两条控制线的连接。因此，这不是把两个互不相关的实施例任意拼接起来。(专利图像)

但是，正式论证应当区分四种证明任务：

  • 图13证明两个源侧器件的串联次序；

  • 图14证明不同层栅电极的连接安排；

  • 图3及关联结构说明证明栅、柱和存储单元的实体关系；

  • 第[0073]—[0078]段证明成孔、暴露侧壁、沉积及回蚀后形成栅电极的制造关系。

**不能让图13的电路拓扑替代环绕几何，也不能让图14的阶梯接触结构替代柱周向结构。**我实际查看的图14主要显示阶梯栅层和接触连接，并不是展示栅极围绕柱的横向截面图。(专利图像)

这也是我把E1定位为“较强的新颖性攻击”，而不是“无争议单篇公开”的原因。

2. 创造性主组合：E2＋E3

这是目前最值得投入主要篇幅的两篇组合。

固定E2中的同一组对应对象

选择图14中的第二行NS21、NS22、NS23，对应三个柱和BL1、BL2、BL3；漏极侧选择栅对应SSL2；内侧源极选择栅对应GSL22；外侧源极栅对应GSL12。

E2不仅画出了两个器件，还明确区分靠近字线与靠近CSL的两个GSL，并记载对两者施加不同电压。两级源侧结构及其相对位置并不是由E3补出来的。(专利图像)

对可能的区别特征作条件性承认

请求书可以采取这样的层次：

首先主张E2自身的结构和关联实施方式已经公开相应环绕关系；即便审理者认为E2尚未明确公开三个选择栅各自至少部分环绕柱的具体周向结构，该几何安排也已由E3明确教导。

这样不会把“单篇直接公开”和“通过组合补足”混在一起。

把技术问题与组合动机写具体

建议将问题表述为：

在保留垂直存储串及两级源侧选择结构的条件下，如何具体实现选择栅与竖直柱沟道之间的有效栅控配合。

E3给出的不是抽象的环形图案，而是用于竖直柱存储器上、下选择结构的实际栅—柱布置。因此，请求人可主张：把这种沿柱周缘布置的选择栅结构用于E2已经存在的各选择栅层，并不需要再发明第二个源侧器件。E3的相关结构和导电控制说明具有直接技术关联。(专利图像)

但还必须解释：采用该局部几何结构后，为什么能够保留E2不同栅层之间的绝缘、行选择关系及原有偏置安排。

不能只写“两篇都是三星专利”“都属于3D NAND，所以显而易见”。同一申请人不是组合动机的替代证明；也不能把E3的整块下选择板不加说明地复制到E2的两个栅层，导致原有控制关系被改变。

3. 创造性备用：E1＋E3应当补入

附件最后一轮把E1放在新颖性首位，却主要保留E2＋E3和E4＋E3的创造性路线。这个安排还可以完善。

既然E1已是最强单篇候选，就不应在其新颖性主张因环绕认定受阻时放弃这件文件。

备用论证可限定为：保留E1的柱、存储串、两个源側器件及其串联次序；针对审理者认为未明确公开的栅—柱周向关系，采用E3的相应选择栅结构。

不过，E1涉及侧壁栅、横向通道填充及回蚀，组合时对栅电极连续性、串的选择关系和制造兼容性的说明负担，可能高于E2＋E3。因此，我仍将E2＋E3排在主要创造性组合的首位，而不是机械地认为“最新找到的文件必然在所有路线中都最优”。

4. E4第三实施例保留备用，不再泛泛讨论U形串

E4第三实施例确实明确公开独立直线型NAND串及两层下选择栅LSGA、LSGB。继续用“一个完整串跨两个柱腿”的理由整体否定E4，是不准确的。(专利图像)

其主要风险仍是前述成孔、分柱几何如何落实到第三实施例的两个下选择栅，以及采用E3结构后如何保留原来的分柱和阈值选择安排。

此外，**不能仅因某选择晶体管为耗尽型，或文献没有单独列出该栅的完整ON/OFF时序，就认定其不具备“控制导电”的能力。**权利要求11没有写入那种具体时序要求。附件最后一轮对E4功能项的降级，可以作为谨慎提示，但不宜直接写成对比文件存在确定缺口的结论。

六、请求人最薄弱的环节：具体会怎样被专利权人攻击

（一）单篇新颖性最薄弱：D、F的“环绕”认定，不只是缺少一个英文单词

附件将E1剩余风险主要表述为：文献没有直接使用“surround”，只有在特别严格解释下才会产生问题。这个表述不够客观。

对方真正有效的抗辩可能是：

文献证明了栅电极位于柱侧壁、两个源侧栅沿轴向排列，却没有充分证明回蚀完成后的每个实体栅极，在相应柱的周向上形成了权利要求要求的至少部分包围关系。

这一抗辩不能仅靠“采用了保形沉积”排除。E1的工艺并不止于沉积，第[0078]段还有对暴露导电层进行选择性蚀刻、形成栅电极的步骤。最终栅的几何关系应结合成孔形状、侧壁暴露范围和回蚀后保留结构判断，不能把中间沉积层的覆盖范围直接等同于最终栅电极。(专利图像)

请求人最有力的回应不是“缺少该单词不重要”，而是逐项说明：

在所选具体实施方式中，最终保留的哪一部分导体构成TS2、TG2、TG1的栅；该导体相对于对应柱的周缘如何布置；为什么这一关系已由正文与制造结构共同确定，而不是事后重构。

这项论证完成得好，E1可以达到较高的新颖性攻击强度；完成不好，即使所有电路连接完全对应，仍可能在D、F处受阻。

（二）整个方案的共同风险：把普通外侧选择栅对应为“源极栅极”

这是比栅极名称不同更深一层的问题。

目标专利说明书明确描述：源极栅极控制串中的第一通道以及衬底中的第二通道；在具体结构中，源极栅位于源极选择栅与硅阱之间，并参与形成柱经硅阱连接共用源极的导电路径。其读取实施例还将源极栅的开启与其他柱的源极选择栅关闭相配合。(Google Patents)

因此，专利权人可能主张：

本案源极栅并非任意源侧选择晶体管，而是与柱底、衬底导电路径和共用源极连接有关的栅控结构；另一源极选择栅承担对存储串的进一步隔离。

请求人不能仅以“两个栅都在源端，所以分别对应即可”作回应。

但也不能反过来直接接受对方把整个实施例读入权利要求11。权利要求11没有明文写入“必须同时形成衬底水平通道”“必须由全块共用”“必须采用某组读取电压”等限制。请求人的第一层立场应当是：按照权利要求已经限定的结构、位置及导电控制功能解释，而不是自动追加实施例中的全部安排。(专利图像)

**第二层防守则应充分利用E3。**E3明确公开的水平、竖直反型连接说明，意味着它并非只能解决“环绕”问题，还能为较窄源极栅解释提供现有技术基础。(专利图像)

需要注意：若真进入这一较窄解释，组合论证就可能不再只是“换一种栅的几何形状”。此时应另外论证保留E3源侧连接结构、结合已有双源侧选择技术的理由及实现方式，不能宣称原来的几何补强论证当然覆盖了所有更窄解释。

（三）容易被抓住的比对错误：栅电极、控制线、晶体管及多串对象混用

本案建议特别检查三个对应层级：

**栅电极不等于控制线名称。**TS2、TG1、TG2是晶体管标号；166、162是栅电极标号；SSL、GSL是相应控制线。正式比对“环绕柱”时，必须落实到实际栅电极，而不能停在电路图的控制线。

**同一控制线连接多个栅，不当然证明其环绕多个相应柱。**需要说明实际导体的连接和空间关系；同时，也不应擅自把权利要求的“栅极”额外限定为不可分割的一整块导体。

**不同实施方式中的相似标号不一定具有相同层级含义。**例如E1基础阵列与图13变形中，GSL1、GSL2的使用语境不同。应避免把阵列的不同行选择线与同一串中的上下两层控制线混成同一套映射。E1本身明确区分了基础连接安排与图13—14的分别连接安排。(Google Patents)

相比之下，E2固定采用NS21—NS23、BL1—BL3、SSL2、GSL22和GSL12这一组对象，整体对应更容易讲清楚。这也是其创造性主组合地位较稳的一个原因。

（四）创造性最薄弱：只证明“能够组合”，没有证明“为何这样组合”

对E2＋E3，对方最可能提出的有效问题是：

为什么技术人员会将E3的选择板周向结构用于E2各个已有栅层？采用后是否影响E2行选择、源侧偏置及原有工作机制？

请求人需要回答的不是“有没有两个栅”，而是采用第二文件相关结构的技术理由以及改动范围。

最稳妥的论证应围绕已有竖直沟道选择器件的具体实现展开，明确只采用与争议特征有关的栅—柱结构，并说明不同栅层和不同行之间的控制关系如何保留。若主张进一步引入E3的衬底源侧连接机理，就应另行说明该调整，而不能继续称其为单纯局部几何替换。

七、附件还存在一个必须修正的理由组织问题

附件几轮理由的“法律依据”均出现“专利法第二条”，但正文实际讨论的是新颖性和创造性。

**本案这两类攻击应分别落在专利法第二十二条第二款、第三款，而不是仅以第二条概括。**第二条有关发明等保护客体的定义，不能替代对新颖性和创造性的具体评价。(中国国家知识产权局)

如果这只是检索系统导出的默认分类，修正即可；如果正式请求书也沿用了这种条款与理由不匹配的表述，则应当及时核对和处理。但仅凭当前附件，不能认定已经提交的请求书确有这一程序问题。

此外，附件中的“S级”“全部打勾”“检索停止条件已经满足”均属于内部评估，不能替代正式请求中的证明。建议最终材料把每条路线分别写清：**针对哪一项权利要求、依据哪一法律理由、采用哪一具体文件或组合、对应哪些段落和附图、对争议特征如何论证。**不同路线不能只写成一个泛泛的文献集合。

八、最终建议

证据部署上，采用“E1单篇新颖性＋E2与E3创造性”的双主线；同时保留E1＋E3备用，E4第三实施例＋E3作为第二层备用。没有必要再把多篇普通垂直NAND或平面双选择栅文献叠加进主组合。

**论证资源上，优先投入D、F的实体环绕关系，以及E中“源极栅极”的解释，而不是继续证明已经较清楚的双源侧器件数量和串联次序。**尤其应将E3从单纯的“环绕结构补强文件”，提升为同时服务于源侧导电机理解释的关键证据。

我的最终评价仍为：现有授权权利要求11的无效成功概率约75%—85%，中心约80%。案件已经具备较强的实质证据基础，但尚不适合对外承诺“单篇毫无争议公开”或“九成以上把握”。决定结果的关键，是请求人能否把图示、制造结构与权利要求解释连成完整证据链，而不是对比文件数量是否足够多。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、检索结论摘要

是。本轮核验到比US20100195395A1更适合证明“两个不同源侧栅均至少部分环绕同一半导体柱”的单篇候选：US20100207194A1，重点是其第三实施例、图15及说明书[0226]—[0238]。 这不是新发现的专利族，而是对您已列文献中一个关键实施例的重新定位和原文核验。不能因为其前面的实施例采用U形串，就把第三实施例一并排除。

本轮最重要的变化是：

主证据可以从“TG1/TG2电路及纵向截面，周向结构需要解释”，转向“LSGA/LSGB两个实体栅层、同一柱穿过两层、不同阈值、直线型NAND串”的具体结构。

不过，我将US20100207194A1列为A级首位候选，而没有直接列为无保留的S级文件。其双源侧栅实体关系明显增强，但“外侧LSGB所控制的柱底沟道如何具体接入衬底内源配线”的功能对应，仍需要依据选择晶体管性质、排列位置和源配线设置作出完整解释；第三实施例没有像另一件三星文献那样，逐项描述源侧反型沟道和源区导通过程。(Google Patents)

因此，本轮结论是：

可以按照停止条件2停止扩大普通检索；尚不宜按照停止条件1宣布已经找到“全部结构及功能均无争议锁定”的文件。

以下所有作为实质证据推荐的具体公开文本，公开日均不晚于2011年8月14日。晚公开同族只用于溯源，不将其日期或新增内容倒推给早期成员。

二、S/A级候选文件总表

“✅”包括原文明确记载，以及由明确制造结构直接确定的关系；“△”表示存在较强对应，但尚须解释。涉及环绕关系时，不能把电路图中的两个晶体管直接当作两个周向栅结构。

文献及本轮等级 具体公开日 A B C D E F G 最大价值 最大缺口
US20100207194A1，A级首位 2010-08-19 ✅ ✅ ✅ ✅ △ ✅ △ 图15直线型串；LSGA、LSGB两个不同下部栅层；同一柱贯穿；对应不同选择晶体管、不同阈值 源配线在衬底11中，但第三实施例未具体展开LSGB门控沟道到该源配线的导通结构与操作。
US20100195395A1，A级，保留为控制功能主证据 2010-08-05 ✅ △ ✅ △ ✅ △ ✅ TG1/TG2串联位置、GSL1/GSL2分别连接、可单独操作，证据直接 电极沿柱侧壁设置明确，但两个源侧电极各自的周向包围关系仍不如前者具体。(专利图像)
CN102148059A／US20110194357A1，A级，电路及偏置补强型 CN：2011-08-10；US：2011-08-11 ✅ △ ✅ △ ✅ △ ✅ 同一串两个源侧选择晶体管；靠近源线者与靠近存储单元者施加不同电压 图14、15主要是电路和时序证据，没有直接补齐“两源侧实体栅均围绕同一柱”的专门横向结构。

第一行E、G的“△”对应同一个剩余问题，不是两个独立结构缺口：源侧选择晶体管的门控作用，如何完整对应到权利要求中的“柱—源极导电路径”。其中G的前后排列关系已经明确。

三、候选文件详细核验

3.1 首位候选：US20100207194A1第三实施例

（1）文献身份、公开日及同族

名称为《非易失性半导体存储装置及其制造方法》，申请人为东芝。本轮核验使用以下三个原始公开成员：

具体公开文本 该文本的公开日 本轮用途
US20100207194A1 2010-08-19 英文说明书、制造过程、图15
KR20100094384A 2010-08-26 韩文原始公报交叉核对双下部栅、晶体管类型及图15
JP2010192569A 2010-09-02 日文原文核对第三实施例、上下层命名、阈值关系

在本轮已经核验的该族公开成员中，最早的是上述美国公开文本。日本基础申请JP2009-033759的2009年2月17日是优先权基础申请日，不是公众可获得日。(专利图像)

（2）必须选第三实施例，而不是从U形串中拆取两个器件

最关键位置为：

  • 美国文本：说明书第13页，PDF第30页，[0226]—[0238]；图15为附图第15页。

  • 日本文本：[0149]—[0159]，公报第22—23页；图15。

日本原文明确区分：第三实施例中的SP不再连接成U形，而构成独立直线型NAND串；衬底11中设置源配线。下部选择结构明确具有LSGA和LSGB，分别为下侧的上层选择栅与下层选择栅。

以SP1这一根柱为比对对象，图15与对应文字给出的顺序为：

位线BL → 上部选择结构USG → 存储单元层叠ML → LSGA／LSGT1 → LSGB／LSGT2 → 衬底侧源配线。

这里应当把：

LSGB对应D中的外侧源极栅；LSGA对应F中的内侧源极选择栅。

不能把LSGT1和LSGT3作为同一串的两个源侧器件，因为后二者对应的是不同柱组。

（3）A—G逐项对应

特征 对应结构及原始位置 评价
A 多个电荷存储串及相应柱 SP1—SP4、ML、存储层结构24；[0056]—[0057]、[0227]—[0228]及图15 ✅ 第三实施例明确采用独立直线型NAND串
B 漏极选择栅部分环绕相应柱 USGA或USGB；图15，结合[0049]、[0059]及[0227]的结构承接 ✅ 依据贯通孔、柱、栅绝缘及实体栅层关系，不是只靠电路符号
C 漏极选择栅位于串与数据线之间 USG位于ML上方、BL连接路径下方；[0228]—[0230] ✅
D 外侧源极栅部分环绕柱 LSGB，对应SP1上的LSGT2；图15、[0230]、[0233] ✅ 两层中的下层实体栅
E 外侧源极栅控制柱—源极导电 [0228]说明衬底内源配线；[0233]—[0234]说明LSGB对应选择晶体管及其阈值类型 △ 门控性质和源侧位置很强，但具体源配线接口及导通过程未展开
F 另一不同源极选择栅部分环绕柱 LSGA，对应SP1上的LSGT1；[0230]—[0234]、图15 ✅ 与LSGB是不同栅层、不同晶体管
G 内侧栅位于串与外侧栅之间，并控制导电 图15明确ML—LSGA—LSGB顺序；[0237]—[0238]说明选择作用 △ 排列关系✅；完整柱—源极功能对应仍需与E一起论证

上述结构依据可由美国原始公报及日、韩原文交叉确认。(专利图像)

（4）“两个栅均至少部分环绕”的证据类型

主要属于您定义的D类：制造结构直接确定；由图15的实体透视结构补强。

证据链不是“截面左右都有栅，所以一定环绕”，而是：

栅层中形成贯通孔 → 孔内形成半导体柱 → 柱与栅之间存在栅绝缘膜 → 导电栅层保留在柱外围。

美国文本[0049]、[0059]及[0142]—[0145]交代相关孔、栅层和绝缘结构；[0227]又明确说明第三实施例除所述变化外可采用前述装置110的结构。因此，将前述孔—柱—栅绝缘关系用于解读图15，具有原文承接依据，不是任意拼接实施例。(专利图像)

但需要保留两个边界：

第一，不应写成两个完整360°环形栅。 该方案存在一个扁圆孔内分出的两个半导体柱及其间绝缘分隔层；适合主张的是每一栅对相应柱的至少部分环绕。

第二，不能把图1A的存储层平面图直接说成两个下选择栅的横向剖面。 它只能辅助解释孔和分柱形状；下部双栅的直接实体定位仍应落在图15及其说明文字。(专利图像)

本轮没有核验到一句同时逐字写出“LSGA和LSGB均surround同一柱”的原文。因此，增强的是实体结构证据，不是新增了一句原本不存在的surround文字。

（5）两个源侧器件独立性

核验项目 结果
不同栅标记 LSGA、LSGB
不同实体栅层 上下分离的两个下部选择栅层
同一柱上的不同晶体管 对SP1为LSGT1、LSGT2
不同阈值 明确公开；日文[0153]及美国[0231]
不同晶体管类型 对应增强型与耗尽型配置；美国[0234]、日文[0155]，韩文亦有对应
分别连接不同控制线、分别施加何种电压 第三实施例没有给出像GSL1/GSL2那样明确的完整连接及偏置表
单独操作 明确存在利用阈值组合区分选择柱的效果；不宜直接改写成两个LSG各自具有完整独立操作时序

因此，它不是一个栅的两个材料层，也不是同一晶体管的两个反型区域。不同阈值和不同选择晶体管的文字，足以显著加强两个实体器件的区分。

另需注意：美国权利要求15涉及的是柱的上端选择结构，不能把它直接引用成“双下部源侧选择栅”的权利要求依据。 本轮双下部栅的主要依据应当是第三实施例和图15。(专利图像)

3.2 US20100195395A1：仍然是较强的独立控制证据

申请人为三星电子，名称为《具有垂直结构的非易失性存储器件及其操作方法》，美国具体公开日为2010年8月5日。相关申请链中还核验到KR20100089022A及后续美国部分继续申请US20100315875A1；本轮不借用后续文本给原文增加内容。(Google Patents)

最有用的原始位置为：

位置 本轮可使用的内容
权利要求1、2、4 垂直柱、垂直NAND串，以及位于共源线与存储单元之间的一对选择晶体管
[0045]—[0047]，说明书第3页 TG1/TG2位于存储单元与CSL之间，具有源侧通断操作
图13；[0082]，说明书第6页 MC→TG2→TG1→CSL；分别连接GSL2、GSL1；可单独操作
图14；[0089]，说明书第6页 两个源侧电极层162通过相应接触170连接控制线

这些内容比仅引用图1的共同GSL连接方式更有力。(专利图像)

两个电极都标为162，不等于它们是同一个实体。 图14显示的是上下分离的电极层，并有分别引出的接触连接；TG1/TG2的电路身份也已分开。但是，“分成两个实体栅层”与“每个栅层在周向上部分环绕柱”仍是不同证明事项。对后者，本轮继续保留解释空间，不因独立控制已经明确就一并标为✅。

对环绕关系的评价：目前仍以侧壁结构记载及截面解释为主，不如东芝图15的孔—柱—双层选择栅关系完整。

3.3 CN102148059A／US20110194357A1：双源侧差异偏置明确，但未替代周向结构证据

申请人为三星电子，名称为《非易失性存储器件、其操作方法和包括其的存储系统》。中国公开日2011年8月10日、美国公开日2011年8月11日，均符合截止条件。该族韩国公开文本KR20110092523A的公开日为2011年8月18日，不能把它本身列为截止日前证据。

本轮关键核验位置为美国文本：

说明书第8页[0107]—[0109]，图14、图15，以及权利要求6—8、14—16。

必须沿同一串取两个栅。例如对NS21，应取：

存储单元 → GSL22控制的内侧GST2 → GSL12控制的外侧GST1 → CSL。

图15和[0108]—[0109]进一步明确：靠近CSL的GSL12施加Vm3，靠近存储单元的GSL22施加Vm4，并描述二者电平差异。这里不能误把GSL11与GSL12作为同一串的两个源侧栅，它们对应不同串行。

权利要求14—15也对同一第二串上的附加地选择线、相对于共源线的位置及不同电压作了限定，可用于加强“两个源侧器件不是虚拟划分”的论证。但这些权利要求不是“两栅均环绕柱”的文字证据。(专利图像)

其定位应保持为：双源侧电路、排列及差异偏置的A级候选，而不是已经独立解决双环绕结构的S级文件。

3.4 B级功能补强：US20090310425A1及其原始同族

这组材料虽然只有一个下部选择栅，但对您目标3中的source gate功能非常有价值，不应按普通单选择栅文件直接丢弃。

名称为《包括垂直柱的存储器件及其制造和操作方法》，申请人为三星电子。本轮核验的公开成员包括：

原始公开文本 公开日
KR20090128776A 2009-12-16
US20090310425A1 2009-12-17
DE102009023789A1 2009-12-31
CN101651144A 2010-02-17

在上述已核验成员中，韩国文本最早；德国文本不是2011年以后的翻译线索，而是截止日前已经公开的德文公报。(Google Patents)

最强原文位置

美国文本[0062]，说明书第5页： 明确记载下选择板LS_PT、字线板WL_PT及上选择线USL对垂直柱PL的至少部分水平包围关系；栅绝缘膜GI位于导电栅结构与柱之间。因此，这里不是仅有绝缘膜环绕柱。其环绕证据属于您定义的A类文字证据。

美国文本[0069]—[0072]，说明书第6页，图11： 下选择线LSL施加读电压后，在柱下部形成垂直反型区域504B，同时在下栅绝缘层110下方形成水平反型区域504A，使源区S与垂直柱PL建立电连接。图11还给出了这些区域与LSL、源区及阱100的位置关系。

德国原始公报的对应内容在**[0073]—[0075]、第11页**，也明确说明源区S与垂直柱的电连接以及下选择板的MOS栅作用。它可以用于核对术语，不必依赖英文机器翻译。(专利图像)

A—G评价与使用边界

A✅、B✅、C✅、D✅、E✅、F❌、G❌。

它能够有力证明：

源侧栅并不只是一个名称；它可以通过控制柱底和衬底表面的沟道，使柱与源区连接或断开。

但它不能单篇证明两个不同源侧栅。不能把504A和504B拆成两个栅，也不能把形成同一栅结构的材料层拆成两个选择晶体管。其正确用途是功能补强或备用两篇组合中的源端连接依据，而不是冒充S级完整结构证据。

3.5 引用链追踪及未升级为主证据的结果

本轮没有把后公开同族简单当作早期证据，而是实际沿相关链条向前核对：

追踪路线 核验结果及处理
东芝文件所引用的早期技术，包括US20070252201A1、US20080002475A1 核对了相关选择器件及柱结构披露。已核查部分没有提供比图15更直接的“同一柱上的双下部栅”证据；没有把一源一漏两个选择器件当成两个源侧器件。(Google Patents)
东芝后续申请US20130228850A1及其关联原案 将相关技术定位回2010年原始公开文本；不使用2013年公开日反向证明早期可获得性。(Google Patents)
三星US20100315875A1与US20100195395A1申请链 核验为部分继续申请关系，具体公开日在2010年12月16日。其相关控制披露没有使原TG1/TG2的周向结构自动变得明确，故不因同族关系扩大原案披露。(Google Patents)
晚公开的US20110310670A1相关链条，向前追到US20100202206A1 早期文本中相关上下选择器件不能直接重映射为同一串源端两个上下堆叠器件；晚案新增结构未倒灌至早案。(Google Patents)

检索覆盖说明： 本轮实际使用了中、日、韩、英、法、德关键词并进行了同族及引用链核验；实质证据主要来自原始公报及其全文镜像。CNIPA、PATENTSCOPE、J-PlatPat、KIPRIS、Espacenet等入口存在访问或动态页面限制，因此不能把本轮描述为“六个官方数据库均已完成无遗漏全文检索”。法文路径未取得可升级为S/A级的新增原始公报；没有用机器翻译页面冒充法文原始公开文本。

四、与US20100195395A1的直接比较

比较事项 US20100195395A1 US20100207194A1第三实施例 本轮判断
两个源侧器件是否物理不同 TG1/TG2、两个162电极层、分别接触 LSGA/LSGB、LSGT1/LSGT2、不同层与不同阈值 两者都强
是否属于同一垂直串源端 电路图和实体截面对应 图15直线型串直接定位 东芝更直观
两个栅各自部分环绕柱 仍需侧壁及截面解释 孔—柱—栅绝缘—双栅层结构，结合图15 东芝明显更强
是否有直接针对两个源侧栅的surround文字 本轮未核验到 本轮也未核验到同时针对LSGA/LSGB的该句文字 不能声称文字命中；优势在实体结构
分别控制、分别接线 GSL1/GSL2及单独操作明确 不同阈值明确，完整分别接线与时序未展开 三星更强
具体源端反型及源区连接 不如US20090310425A1详细 第三实施例也未详细展开 功能专项证据仍以US20090310425A1为强
是否可减少组合数量 仍须补周向结构 可作为单篇新颖性首位候选，或主组合中的结构文件 有减少必要拼接事项的实际价值

上述比较以原始图13—15、相关栅层及偏置说明为基础，不是认为东芝文件在每一项披露上都比三星文件更强。

五、最佳无效证据建议

5.1 最佳单篇新颖性候选

US20100207194A1，第三实施例＋图15

建议把它提升为权利要求11的首位单篇候选。

论证时应固定使用SP1这一根柱，依次映射上部选择栅、存储单元、LSGA、LSGB及衬底内源配线。对于环绕关系，使用原文明示的结构承接和制造结构，不要写成“根据NAND常识，选择栅当然环绕柱”。

新颖性主张的关键解释： LSGA、LSGB已经被原文明确定义为作用于该柱的两个选择晶体管，且位于存储单元与源侧之间。因此，可以主张其对柱—源导电路径的门控作用属于该结构所必然具有的功能，而不需要原文逐字使用“source gate”名称。

但在证据评价上，应区分：

“有充分理由主张必然公开”与“已经获得逐项操作文字、毫无解释空间”不是同一强度。 本轮保留E、G的△，正是为了不把该解释步骤隐藏掉。

5.2 最佳两篇创造性组合

US20100195395A1 ＋ US20100207194A1

建议以US20100195395A1的图13／图14实施方式为起点，由东芝第三实施例提供同一柱上的双层部分环绕选择栅结构。

文件 在组合中的具体职责
US20100195395A1 提供同一垂直串源端TG2→TG1→CSL的串联关系、两个实体器件、分别控制线及通断控制
US20100207194A1 提供两个源侧实体栅层围绕相应柱的具体实施结构，补D、F的周向证据

这比“普通单源选择栅环绕柱文献＋TG1/TG2”更有针对性。 东芝不是仅教导把一个源侧栅做在柱周围，而是已经给出同一垂直串下方两层选择栅的配置。其关于改善选择性及稳定操作的说明，也比仅凭“都是3D NAND”更有利于解释采用该结构的技术理由。

组合论证仍须说明：在保留三星两个源侧器件及各自控制关系的情况下，如何采用东芝的孔—柱—栅层实现方式。 不能直接宣称三星原图本来就画出了东芝结构，也不应照搬东芝全部分柱寻址方案而不讨论兼容性。

5.3 第二备用两篇组合

US20100207194A1 ＋ US20090310425A1

该方案适合应对专利权人重点强调：

“外侧source gate不仅是普通串选择器件，还应当实现柱底至源区的栅控连接。”

具体分工为：

东芝提供同一柱的双下部选择栅和正确排列；三星US20090310425A1提供外侧源栅形成柱侧、衬底表面沟道并连接源区的明确教导。

这条备用路线的弱点也应明确：它涉及柱底、源区、下栅绝缘层厚度及衬底接触方式的适配，比主组合更容易遇到“需要额外结构改造”的反驳。因此，不能把它写成仅替换一个器件名称即可完成的组合。

不建议为了稳妥，把上述三件文件同时堆进一个主组合。 主组合与备用组合应分别完整论证，避免把每一处争议都转化成新增第三篇文件。

六、仍未完全消除的主要技术联系

本轮之后，主要薄弱点已经不宜继续笼统写成：

“找不到两个源侧栅”或“没有两个栅环绕同一柱的证据”。

更准确的剩余争点是：

图15中外侧LSGB所对应的选择晶体管，如何在原文已明确的直线型串结构内，通过其门控沟道与衬底11中的源配线建立对应，从而完整满足“源极栅控制相应柱与源极之间导电”的功能限定。

其中，“两个实体”“同一柱”“上下顺序”“各自部分环绕”已经有明显加强的证据；需要集中论证的是以下这一条联系：

相应柱下段 → LSGB控制的沟道 → 衬底内源配线。

还应防止反向增加权利要求条件。目标专利说明书确实描述源极栅350与SGS340／370之间的区别及柱—硅阱导电作用，但不能未经权利要求解释，就自动把具体实施例中的水平反型沟道、特定源区形状或特定偏置值加入权利要求11的工作性A—G限定。(Google Patents)

最终建议：将US20100207194A1第三实施例提升为单篇结构证据首位；保留US20100195395A1作为两源侧器件独立控制与串联功能的主证据；将US20090310425A1放在针对source gate功能解释的备用两篇方案中。 下一步证据整理的价值，已明显高于继续增加普通vertical NAND文献数量。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：现有证据已形成较强无效基础，但仍不宜评为“九成以上、基本无争议”

结合本次附件，重新核对授权权利要求11、主要对比文件的公开文本及关键附图后，我对权利要求11按现有授权文字被宣告无效的综合成功概率，评估为75%—85%，中心判断约80%。

最佳两篇创造性组合，我仍优先选择：CN102148059A＋CN101651144A。
单篇新颖性方面，应将US20100207194A1的第三实施例、图15提升到第一顺位，并保留US20100195395A1作为另一条独立攻击路线。

这与附件最新一轮建议存在一个重要区别：**我认可东芝第三实施例的结构证据得到加强，但不认为这就足以把“US20100195395A1＋US20100207194A1”直接提升为最稳妥的创造性主组合。**附件最新部分确实推荐了这一组合，但同时承认，还须解释三星侧壁栅结构与东芝孔—柱—双层选择栅结构的具体适配方式。

以下概率是基于当前证据强度、解释争议和组合论证负担作出的专业判断区间，不是统计模型计算出的案件胜率。评估以权利要求11保持现有文字、证据及具体理由被适当提出为前提；本次未取得完整审查案卷、实际提交的无效请求书、专利权人答辩或修改文本。

无效路线 我的成功概率判断 建议定位
CN102148059A＋CN101651144A，创造性 75%—85% 主要创造性组合，优先投入论证资源
US20100207194A1第三实施例，单篇新颖性 70%—80% 单篇新颖性第一顺位
US20100195395A1，单篇新颖性 65%—80% 独立保留，源侧串联及控制证据较强
US20100207194A1＋CN101651144A，创造性 70%—85% 重要备用组合
US20100195395A1＋US20100207194A1，创造性 65%—80% 有价值，但不宜取代最稳妥的主组合
上述主、备用理由合理组织后的整体评价 75%—85% 各路线风险相关，不能相加或按独立事件计算

这些区间明显重叠，排序主要反映证明事项是否集中、结构改动是否容易解释、共同解释风险是否得到覆盖，不代表可以精确测量几个百分点的差异。

目前请求人最薄弱的环节，不再是“有没有两个源侧栅”，而是：在同一组选定的存储串和相应柱上，能否同时证明两个源侧实体栅的周向关系，以及外侧栅与本案“源极栅极”所要求的源侧导电控制关系。

二、先固定评价边界，避免把权利要求11比宽或比窄

授权权利要求11要求的是：多个电荷存储装置串与相应半导体柱相关联；漏极选择栅、源极栅和源极选择栅分别至少部分环绕这些相应柱；源极选择栅位于存储串与源极栅之间，两个源侧栅均承担柱与源极之间的导电控制。权利要求12又明确列举了两个串、两个柱的情形。(Google Patents)

因此，比对时需要坚持两个方向。

不能省略已经写入的限制。“位于柱侧壁”“存在两层栅”“位于源侧”“连接同一条控制线”，均不能单独替代完整的“至少部分环绕多个串的相应柱”关系。

**也不能额外加入权利要求没有写入的条件。**权利要求11没有明文要求完整360°环绕，没有要求漏极侧只能存在一个选择栅，也没有要求两个源侧栅必须采用不同类型、必须分别给出完整开关时序，或者必须采用某个特定读取电压。是否还应包含说明书所述柱底、衬底沟道的特定含义，需要另行作权利要求解释，不能预先自动加入。(Google Patents)

本次四组核心证据的时间条件没有构成主要障碍：

文件 核实的具体公开日 最重要的用途
CN102148059A 2011-08-10 多柱、多串、相应位线，以及同一串中两个源侧GST的位置和差异偏置
CN101651144A 2010-02-17 明确的选择栅环绕柱结构，以及柱底、衬底表面至源区的栅控连接
US20100207194A1 2010-08-19 第三实施例图15：独立直线型串与同一柱上的两层下选择栅
US20100195395A1 2010-08-05 TG1/TG2两源侧器件串联、分离及分别控制

上述日期可由公开记录或原始公报核实，均早于目标专利主张的2011年8月15日优先权日；本方案不需要先以优先权失效为前提。(Google Patents)

三、权利要求11的逐项特征比对

下表沿用附件A—G划分。“较强对应”表示已有具体文字、结构或功能依据；“需论证”不等于确定未公开，而是还涉及几何认定、实施例承接或权利要求解释。附件的A—G内容见首页。

1. 主要创造性组合：CN102148059A＋CN101651144A

建议固定CN102148059A中的第二行NS21、NS22、NS23作为比对对象，而不是在不同列、不同实施方式之间随意切换。对应关系为：

各自BL1／BL2／BL3 → SSL2对应的漏侧选择栅 → 存储单元 → GSL22对应的内侧源选择栅 → GSL12对应的外侧源极栅 → CSL。

双源侧器件、共同控制线及源侧先后位置，可由图14和有关文字相互核对。

特征 CN102148059A的对应内容 CN101651144A的补强作用 综合判断
A：多个电荷存储串；每串包括与相应半导体柱相关联的多个电荷存储装置 NS21—NS23及相应柱113；柱体114包含半导体材料；ONO结构包含电荷存储层118 同样公开竖直半导体柱及沿柱设置的存储单元串 较强对应，非主要缺口
B：漏极选择栅至少部分环绕相应柱 采用SSL2对应的实际栅电极；基础实体结构见图3—5 明确公开上选择线USL至少部分围绕竖直柱 单篇几何认定仍须说明，组合补强较强
C：漏极选择栅位于存储串与相应数据线之间 SST位于存储单元与BL之间；选定的三个串分别对应BL1—BL3 上选择结构位于存储单元与位线之间 明确对应
D：源极栅至少部分环绕相应柱 以靠近CSL的GSL12对应外侧GST1栅；须说明图14变形与实体栅层的关系 下选择板LS_PT至少部分围绕柱的文字直接 主要几何争点之一，但有针对性补强
E：源极栅耦合源极并控制柱—源极导电 GST栅压形成沟道，沟道经边缘场与源侧掺杂区／CSL连接；图14明确外侧GSL的位置 进一步公开竖直反转区504B、水平反转区504A，使柱与源区电连接 按位置、功能解释时较强；较窄源极栅解释下仍须专门论证
F：另一源极选择栅至少部分环绕相应柱 以靠近字线的GSL22对应内侧GST2栅，与GSL12不是同一器件 提供已有选择栅沿柱周缘设置的具体结构教导；不是由该文献补出第二个源侧器件 主要几何争点之一
G：源极选择栅在存储串与源极栅之间，并控制柱—源极导电 存储单元→GST2/GSL22→GST1/GSL12→CSL；两层施加不同偏置 补充局部栅—柱配合和源侧连接机理 串联位置较强，仍须与D、E、F统一解释

表中基础结构、存储介质、串—柱—位线关系及GST沟道至CSL的连接，见CN102148059A图3—7的有关说明；双GST及差异偏置见图14—15。CN101651144A的关键中文证据分别位于说明书第10/23页、第13/23页，不仅是英文同族的翻译推断。(Google Patents)

**这个组合的真正优势是：第一文件已经有第二个源侧器件，第二文件不承担“凭空增加一个栅”的任务。**第二文件主要解决的是这些既有选择器件如何与柱形成所要求的空间及栅控关系。

2. 东芝第三实施例的单篇新颖性比对

US20100207194A1第三实施例并非U形串。原始公报第[0227]—[0230]段明确说明独立直线型串、衬底内源线以及下侧LSGA、LSGB两层选择栅；图15将这些部件放在同一实体结构中。

特征 建议固定的对应 我的评价
A SP1、SP2等相应半导体柱及ML中的存储单元 明确的结构基础，不能再以U形串理由整体否定
B、C 以USGB对应漏极选择栅，其位于ML与BL之间 位置明确；环绕关系结合孔、柱、栅绝缘及第三实施例承接说明论证
D 以LSGB对应外侧源极栅 两层中的下层实体栅明确；“至少部分环绕”具有较强结构依据
E LSGB所对应的下侧选择晶体管，位于柱与衬底内源线的路径上 有较强的必然功能对应基础，但需解释其与本案“源极栅”的关系
F 以LSGA对应内侧源极选择栅 与LSGB属于不同栅层、不同选择晶体管；环绕关系仍应完整展开证据
G ML→LSGA→LSGB→衬底侧源线 位置次序明确；导电控制须与E一起论证

有关孔、分柱、栅绝缘的具体依据见第[0049]—[0059]段，制造过程见第[0142]—[0144]段；第三实施例通过第[0227]段与前述结构建立联系。这是一条有原文基础的实施例承接论证，但不能把前一实施例的全部制造细节不加区分地自动并入。(专利图像)

这里需要纠正附件最新结论可能引起的一种误解：

**第三实施例未展开源线接触的全部工艺、没有列出LSGB完整开关电压表，并不当然意味着E、G存在实质性技术缺口。**原文已经把它们定义为具有不同阈值的选择晶体管，并说明双下选择栅用于改善选择性和稳定操作。按权利要求11目前的功能表述，可以主张其栅控功能由该结构必然体现；不能反向要求现有技术提供权利要求没有要求的完整操作表。

不过，“有较强理由主张必然公开”仍不同于“已经不存在解释争议”。因此，这件文献值得实质提出新颖性理由，但我仍不将其评价为无保留的全特征明确公开。

四、为什么最优创造性主组合仍是CN102148059A＋CN101651144A

1. 它把真正需要组合解决的问题压缩得较小

CN102148059A自身已经提供：

多个相应柱／串＋漏侧选择结构＋两个源侧GST＋明确串联位置＋差异偏置。

CN101651144A则直接提供：

上、下选择结构至少部分围绕柱，以及下选择结构使柱与源区建立栅控连接的实现方式。

因此，主要创造性理由可以采取这样的层次：

首先，主张CN102148059A自身的实体结构与图14变形已经支持相关环绕关系；其次，即使审理者认为其未明确公开这一具体几何安排，也由CN101651144A提供相应技术教导。

这两层必须分开。不能用第二文件补足第一文件的缺失后，仍称第一文件单篇已经明确公开全部特征。

2. 技术问题应当围绕既有选择器件的实现，而不是倒写目标答案

建议表述为：

在保留垂直存储串及两级源侧选择控制的条件下，如何实现选择栅对相应柱沟道的有效栅控配合。

不建议写成“如何使两个源侧栅均至少部分环绕柱”，因为这种表述已把拟采用的具体答案放入技术问题。

请求人的组合论证应说明：采用第二文件所示栅—柱布置时，保留第一文件中的两个独立栅层、层间绝缘、行选择关系及原有偏置安排；并非复制第二文件整个公共下选择板及全部控制方案。**我的判断是，这种限定改动范围的论证，比整体移植另一套分柱寻址结构更容易成立。**相关技术基础来自上述两件文件的实际选择结构，而不是仅仅因为两者申请人相同。(Google Patents)

3. 为什么不把“US20100195395A1＋US20100207194A1”列为第一位

这一组合的优点是真实的：三星文件明确给出TG1/TG2的串联和分别控制；东芝第三实施例给出同一柱上的双下选择栅实体结构。三星第[0082]段及图13—14的控制关系，比仅看基础电路图更有利。

但从创造性举证看，它仍有三项负担：

问题 对组合强度的影响
东芝的部分环绕关系仍需由孔—柱结构及第三实施例承接说明共同确定 第二文件并不是毫无解释负担的“直接环绕文字”
三星涉及侧壁栅、横向隧道填充和选择性蚀刻；东芝涉及扁圆孔分柱及阈值选择 必须说明取用何种局部结构，不是简单把两张图叠加
东芝关于提高选择性、稳定性的说明，直接关联两层选择栅及不同阈值 不能未经论证，把这一效果全部归因于拟借用的“环绕几何”

这些差异分别见三星制造过程第[0073]—[0078]段与东芝第三实施例第[0231]—[0238]段。

**关键在于：第一文件已经有两个源侧器件时，第二文件是否也有两个源侧器件，并非组合优劣的决定因素。**第二文件是否明确教导真正的区别特征，以及该教导能否不破坏第一文件的工作方式，更重要。

因此，我建议将附件最新推荐的这一组合保留为独立备用理由，而不是替代中文两篇主组合。

五、请求人最薄弱的环节：按对案件结果的影响排序

（一）共同的解释风险：外侧普通选择栅能否对应本案“源极栅极”

这是最值得优先准备的共同风险，因为它可能同时影响多条路线。

目标说明书并不只是把源端的两个晶体管换了不同名称。其图1A、1B对应说明提到，源极栅控制串中的第一通道与衬底中的第二通道；其他实施方式又描述源极栅与柱底、硅阱及共用源极之间的连接。(Google Patents)

专利权人可能据此主张：

本案“源极栅”是控制柱底至源区连接的栅结构，而不仅是普通串选择器件；另一个“源极选择栅”才承担进一步的串隔离作用。

请求人有两层回应。

**第一层是权利要求解释。**要求对方指出拟加入的特殊限制在权利要求文字、说明书定义及审查过程中的具体依据，不能仅凭实施例有水平通道，就把这一结构的所有细节自动加入权利要求11。当前授权文字本身没有明示特定水平通道形状、全块共用方式或操作电压。(Google Patents)

**第二层是技术证据。**充分利用CN101651144A第13/23页：它明确公开同一个下选择结构形成柱侧竖直反转区和阱表面水平反转区，从而使柱与源区连接。这使它不仅能补“环绕”，也能服务于“源极栅究竟控制什么”的争议。

但必须保留界限：**如果审理者接受更窄的源极栅解释，组合就可能涉及柱底、衬底接口和绝缘层安排的调整，不再只是几何形状替换。**此时必须另行展开结构适配论证，不能宣称原有“环绕补强”理由自动覆盖所有较窄解释。

（二）单篇新颖性的主要薄弱点：最终实体栅的周向关系

这一问题在三星US20100195395A1中尤其明显。

它的TG1、TG2分离及控制关系较强，但**电路图上的两个串联器件，不证明实际栅电极各自如何围绕柱；图14的阶梯接触结构，也不是柱周向截面。**环绕关系必须落实到最终保留下来的实际栅电极。

而且，该文献的制造过程不止于保形沉积。第[0078]段还有选择性蚀刻步骤，因此不能以中间导电层覆盖了侧壁，直接替代最终栅电极的几何判断。

对东芝第三实施例，图15使这一证据明显更强；但请求书仍应具体说明：

哪个导电层构成USGB、LSGA、LSGB；各层与选定柱的周缘如何配合；前述成孔、分柱和栅绝缘结构为什么适用于该第三实施例。

有效论证不是“没有surround这个词也没关系”，而是“原文及附图已经确定了该空间关系”。

（三）容易被忽略的整体对应：不能只证明SP1一根柱

附件最新部分建议固定SP1作比对。这便于解释单串器件次序，但单独完成SP1的比对，还不等于完成权利要求11的全部比对。

权利要求11要求多个串及相应柱，且三个栅极分别与这些柱建立所述关系。请求书至少应进一步明确：

所选两个或更多串分别对应哪些柱；各柱如何连接相应数据线；所选漏极选择栅、源极栅、源极选择栅如何同时对应这一组选定柱。

东芝原文已有SP1—SP4及不同连接部、接触通孔至位线的安排，因此这不是没有材料，而是必须把材料组织成同一组对象的完整对应。(Google Patents)

中文主组合在这一点上更容易表达：固定NS21—NS23、相应柱、BL1—BL3、SSL2、GSL22、GSL12，避免在不同组对象之间切换。(Google Patents)

（四）创造性最薄弱：证明“能够改造”，却未证明“为何作该改造”

专利权人对主组合最有效的质疑，可能不是“第二篇只有一个下选择栅”，而是：

为什么技术人员会将第二篇的栅—柱结构用于第一篇已有的各个选择栅层？这种采用是否保留了第一篇的行选择、不同栅层偏置及源侧工作机制？

因此，请求人不能只写“同属3D NAND”“同一申请人”“属于常规设计”。应把拟采用的结构、解决的问题及保留的控制关系逐一说清楚。

**这里需要证明的是一个有技术理由的局部采用，而不是仅仅画出一台事后可以工作的组合装置。**主组合的第一文件已有差异偏置，第二文件已有明确的栅—柱配合及源区连接，这为论证提供了基础，但并不自动替代组合理由。

六、正式无效理由的推荐组织

建议将材料组织为三层，而不是把四件文件混成一个总组合。

第一层：主要创造性理由——CN102148059A＋CN101651144A。
完成固定多串对象、双源侧器件位置、环绕结构采用及控制兼容性的完整论证。

第二层：两条分别成立的单篇新颖性理由。
以US20100207194A1第三实施例、图15为首选；以US20100195395A1图13—14变形及其关联实体结构为另一条理由。两条应分别完整比对，不能相互补缺后仍称为单篇新颖性攻击。

第三层：有针对性的备用创造性理由。
优先保留US20100207194A1＋CN101651144A；附件最新的US20100195395A1＋US20100207194A1可以另外保留，但应明确其结构适配过程，不必为了覆盖每个争议继续增加第三篇、第四篇文件。

此外，附件多轮条目将法律依据列为“专利法第二条”，但正文讨论的是新颖性、创造性。**正式理由应分别对应专利法第二十二条第二款、第三款。**若只是系统导出的默认分类，修正即可；不能仅凭本附件认定实际提交文件已经存在程序错误。 (国家知识产权局)

最终判断

权利要求11当前属于“已有较强无效证据，但仍依赖关键解释和组合论证”的状态，整体把握约75%—85%。

本次最新补检的主要价值，是使东芝第三实施例成为更有竞争力的单篇新颖性证据，而不是消除了全部争议。最优两篇创造性组合仍建议采用CN102148059A＋CN101651144A；最应投入论证的地方，是D、F的实体环绕关系、E中“源极栅极”的解释，以及这些关系在同一组多个串和相应柱上的统一对应。

目前继续增加普通垂直NAND文献的边际价值，已经低于把这三项证明做完整的价值。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 权利要求16：补充检索及证据评估报告

技术公开截止日：2011年8月14日。
以下页码均从原始 PDF 首页起算，采用“PDF第几页／说明书印刷第几页”格式；附图另列图号及图纸页。授权文本仅用于解释目标权利要求，不作为结合动机的来源。

A. 新发现与结论

1. 是否找到比 D2 更强的 O3 证据？

找到，但最重要的进展来自已知家族 E1 的重新核图，而非新增专利号。

E1 的 FIGS. 6C、7C → 8C → 10C → 12 可以形成此前未充分利用的完整证据链：先明确标出两行、多列的实际 memory blocks MB，再在相邻块列的边界形成连续的 CSL 沟槽导电体，最后将存储层刻蚀分隔至 CSL 表面。由此可以提出“每侧包含上下两个实际块”的组间空间对应，不需要借助 D2 的接触省略选项。这是“直接支持的结构对应”，不是原文明确命名的“block groups”。(专利图像)

这一结论仍有一项必须正面处理的限制：E1 [0084] 称沟槽形成于“各存储块中”。因此，论证应建立在最终存储串／字线堆叠的块边界及其源接触边缘位置上，不能声称 E1 明文规定 CSL 完全位于所有块区域之外。下文给出具体对应及反方意见。(专利图像)

2. 是否解决 D1 + D2 的具体物理实现问题？

解决了一个重要的实施例关联问题，并明显改善了接触着陆对象；没有把整个实现问题一次性解决。

D1 不仅在 [0119] 将板状源区 315 的实施例回接到 FIGS. 4–17，还在该实施例内的 [0129]–[0130] 再次明确允许每串至少两个 GSL，并允许不同栅压。因此，315 与双源侧器件的结合不再仅依赖跨实施例推测。315 提供了比原先分散源区311–314更直接的公共源接触着陆对象。(专利图像)

但代价必须写清：315 实施例通过源区／衬底 PN 结及热空穴机制提升柱体电位，不能说它保留了早期实施例的直接体区供给方式。边界接触如何接入315、连接哪些块的源域、擦除时如何共同浮置，仍需要结合分析。(专利图像)

3. 是否找到完整桥接文献或实质增强的部分桥接文献？

没有核实到一篇合格文献完整、无争议地公开全部 N–R 关系。找到两种有实质价值的部分桥接：

  • **E1：已知家族中新近有用的证据链。**实际多块布局、组边界 CSL、衬底着陆、源／阱关系及制造顺序均可连起来；但不能把其一个 LST 的纵向部分和横向反型通路直接宣布为已经明确公开的两个独立源侧器件。

  • **新增 F2：US20100195395A1。**图示同柱串联 TG1/TG2、其下源区110、两个实际栅电极162及控制接触170，并给出采用两个较短选择栅以避免填充空洞的具体制造理由；缺少实际块组边界。(专利图像)

另新增 F1：US20060268612A1，提供平面 NAND 的交替接触布局、源导电体26实际下接源扩散23s以及独立阱接触。它增强了块组布局与着陆的对应，但不是垂直双源侧桥梁。(专利图像)

4. 当前最佳组合是否应改变？

不宜把原 D1 + D2 原样保留为“已经完整闭合”的两文献路线；也不宜简单宣布 E1 已经无条件替代 D2。

本次检索后，最值得主推分析的是：

D1 的315／双GSL实施例 + D2 的内部源接触与绝缘着陆教导 + E1 的实际多块组边界布局。

这是三文献路线：E1 承担不可隐去的 O3 空间教导，D2 承担内部接触接入公共源区及其具体技术理由，D1 提供双源侧器件和相应操作框架。

若限定两篇，D1 + D2 仍是接触物理适配相对直接的路线，但严格多块组对应仍有争论；D1 + E1 的 O3 更强，却不能因此省略源区接入、源域兼容及结合动机的论证。本次结果提高了挑战的证据质量，但不足以支持“单篇破坏新颖性”或“高把握、无剩余技术争议”的结论。

B. 原始公开版本及公开日期

下表保留九个独立技术家族。日期已与对应 A1 原始公开 PDF 首页的 publication date 核对；未使用优先权日替代公开日。

标识、原始公开及链接 原始英文标题 实际公开日、语言 已核实申请人／受让人及家族识别 本次性质
D1 — US20110194357A1 Nonvolatile memory devices, operating methods thereof and memory systems including the same 2011-08-11；英文 Samsung；US12/985,695；与 CN102148059A 同族 已知家族中新近有用段落：[0119]、[0129]–[0130]。(专利图像)
D2 — US20090267128A1 Three dimensional stacked nonvolatile semiconductor memory 2009-10-29；英文 Hiroshi Maejima；原受让人书目记录为 Toshiba；US12/407,403，JP2008-112658 已知家族证据复核。(专利图像)
E1 — US20110090737A1 3D non-volatile memory device and method for operating and fabricating the same 2011-04-21；英文 Hynix Semiconductor；KR10-2009-0099233 已知家族中新近有用的附图／制造链条。(专利图像)
S1 — US20110002178A1 Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device 2011-01-06；英文 Samsung，转让记录可核；KR2009-0061204 已知家族证据复核。(专利图像)
B1 — US20100193861A1 Three-Dimensional Memory Device 2010-08-05；英文 Samsung；KR2009-0007945；与 CN101794789A 同族 已知家族证据复核。(专利图像)
B2 — US20100258947A1 Nonvolatile memory devices 2010-10-14；英文 Samsung；KR2009-0031368 已知家族的聚焦实现证据。(专利图像)
T1 — US20100014350A1 NAND flash memory 2010-01-21；英文 Kiyofumi Sakurai、Takuya Futatsuyama；Toshiba 转让记录；JP2008-184056 已知家族证据复核。(专利图像)
F1 — US20060268612A1 Semiconductor memory device 2006-11-30；英文 Toshiba；Ken Takeuchi；US11/409,043，JP2005-155387 新增独立家族，非 T1 或 D2 同族。(专利图像)
F2 — US20100195395A1 Non-volatile memory device having vertical structure and method of operating the same 2010-08-05；英文 Samsung；US12/658,072；KR2009-0008041、KR2009-0083148 新增独立家族，并非 B1 的 KR2009-0007945 家族。(专利图像)

中文同族的单独核验。
CN102148059A 原始 PDF 首页确认 2011-08-10 公开；CN101794789A 原始 PDF 首页确认 2010-08-04 公开。两者均为中文原始公开，仅作为同族及指定段落核验，不另计独立技术来源；下文实质技术论证主要依据上述合格英文 A1。(专利图像)

C. 权利要求边界与聚焦证据卡

C0. 授权权利要求16及说明书所支持的解释

已检查 CN103782344B 授权原始 PDF。权利要求16位于 PDF第3页／权利要求书第2/4页。其中 O 的原文关键关系为：

“导电部件，其耦合到所述衬底在多个所述块的群组之间……”

其余部分确实要求同柱相关的漏极选择装置、源极选择装置，以及位于后者与共用源极之间的源极栅极装置。(专利图像)

FIG. 2 的实际块标号为210、212、214、216、218；结合224及220的位置，可提出说明书中的自然分组，例如：

[212，214] — 导电部件224 — [216，218]。

FIGS. 2–3 位于 PDF第18页／附图第3/9页；相关结构说明见 [0023]–[0031]，PDF第7–8页／说明书第2–3页。(专利图像)

本报告据此采用以下边界：普通解释仍须保留“块群组之间”的空间关系，但不把每组至少两块、连续导电墙、特定材料、独立源栅驱动等加入权利要求16。对双源侧器件，也不预设二者必须都是不同的垂直栅层；不过，同一导通路径的两个区段不当然等于两个已公开器件。

C1. E1：本次最有价值的 O3 增强证据

分类：已知家族中新近有用的段落／附图链条。

证据定位

内容 精确位置
隔离层63定义实际 MB；每 MB 具有板状 LSL，块内串共享 LSL [0080]–[0082]，PDF27／印刷5；FIG. 6C：PDF12／图纸11；FIG. 7C：PDF14／图纸13
CSL 沟槽、衬底底部注入、导电填充及金属选项 [0083]–[0087]，PDF27／印刷5；FIG. 8C：PDF16／图纸15
CP 实际为 LSL 控制接触 [0091]–[0092]，PDF27／印刷5；FIG. 10C：PDF20／图纸19
最终块隔离刻蚀到 CSL；另行形成未画出的 CSL 接触插塞 [0101]、[0104]，PDF28／印刷6；FIG. 12：PDF22／图纸21

这些不是互不相干的实施例，而是同一制造流程连续阶段。(专利图像)

原文中必须同时保留的两句话是：

“formed in each of the memory blocks MB”
译：形成于各存储块 MB 中。

“until the surface of the common source line CSL is exposed”
译：直到共源线 CSL 的表面被暴露。

前者阻止把早期沟槽说成完全在块外；后者及 FIG. 12 则支持其位于最终块分隔槽底部／块边缘的结构对应。(专利图像)

实际块、组及导电体的一致对应

原图只标 MB，不给每个块独立编号。以下下标是本报告分析性标注，不是原图标号：

G左={MB左上，MB左下} | CSL左 | G中={MB中上，MB中下} | CSL右 | G右={MB右上，MB右下}

FIGS. 6C、7C 明确显示这些是实际 MB，而非六串或六个柱；FIGS. 8C、10C 的两条 CSL 则沿相邻块列间的边缘延伸，跨越上下两行的位置。FIG. 12 确认最终存储层在对应 CSL 上方分隔。(专利图像)

紧凑对应：

实际 MB 六个位置
→ 按同列上下两个 MB 成组
→ 相邻块列的最终堆叠分隔边界
→ 沟槽填充导电体 CSL
→ 沟槽底部的衬底60及 N 型注入接触区
→ WELL 表面受控反型通路、下选择沟道67、存储沟道71
→ 相应源域内的存储串。

O1–O4 始终使用 CSL 沟槽导电体自身。不使用 CP；也不把 [0104] 未画出的上接插塞的位置挪到 CSL 的位置上。剖面中的隔离63还意味着，不能仅凭这张图断言某一 CSL 对其左右两侧所有块均作对称供源；在图示对应中，其向相应一侧块内源路径的连接更清楚。权利要求并未要求每个边界接触必须同时供给两侧全部块。(专利图像)

O3 评价。普通解释：直接支持的结构对应；较严格的“两侧均有多块集合”测试：也有直接结构支持，但仍取决于接受上述最终堆叠边界／边缘接触的解释。其优势是分组直接来自原图的多行、多列 MB 和 CSL 走向，而非先任意划组再寻找一根 X。

**器件及操作限制。**E1 [0042]–[0044]、[0052]–[0055] 描述源 CSL、P 型 WELL 与 N 型下选择沟道的关系；[0064]–[0066] 描述擦除时 CSL 浮置及阱向沟道供给空穴，分别位于 PDF25–26／印刷3–4。这是一套具体源／体操作框架，但文献把所述结构称为 LST，尚不足以无争议地同时映射 Q 与 R 两个器件。(专利图像)

C2. D1：315 实施例确实与双源侧选择结构连接，但操作方式改变

分类：已知家族中新近有用段落；不是新独立家族。

基线与中文指定段落核验

版本 段落、图及页码 核验结果
CN102148059A [0060]：PDF8／说明书5；[0088]：PDF12／说明书9；[0106]–[0108]：PDF15／说明书12；FIG.14：PDF33／图纸13 CSL 驱动、311–314的连接，以及同串双 GSL／禁止擦除控制均可核实。
US20110194357A1 [0089]：PDF37／印刷6；[0100]–[0101]：PDF38／印刷7；[0107]–[0109]：PDF39／印刷8；FIG.14：PDF15／图纸14 美国公开的编号不同；未把中文编号转移至美国版本。

对应原页已检查。(专利图像)

[0089] 的既有教导是：311–314可通过衬底上的有源区连接，也可通过接触连接到上层并在上层共接。这说明源节点允许在所述块内共接，却没有给出该接触的块组边界位置，也不能直接扩张为所有块永久共源。(专利图像)

FIG.14 的顺序可明确对应：

CSL → GST1〔R〕 → GST2〔Q〕 → 存储单元 → SST〔P〕→ BL。

[0108]–[0109] 的具体理由是源侧不同禁止擦除栅压对 GIDL 的控制，而非泛泛“增加一个晶体管更好”。(专利图像)

315 的新增证据链

[0119]，PDF40／印刷9，称315为：

“a plate type conductor under pillars”
译：位于柱下方的板状导体。

该段明确回指 FIGS. 4–17；更关键的 [0129]，PDF41／印刷10，又在315实施例内部公开每个 NAND 串至少两个 GSL 的选项；[0130] 允许相应不同电压。FIGS.19、20分别位于 PDF20、21／图纸19、20。(专利图像)

因此，采用“315 + 双GST”属于同一公开框架中的已公开选项选择，不再是未经支持地把315移植到图14。

但须分别处理两套操作：

  • **早期311–314方案：**保留柱体与 P 型体区的相应连接及 [0100]–[0101] 操作。

  • 315方案：[0120]–[0128] 以 CSL 浮置、衬底电压变化、315／衬底 PN 关系及热空穴提升柱体电位，非选串通过相应栅压限制不希望的空穴产生。(专利图像)

紧凑对应及限制：

BLK1–BLKZ 中的 BLKj
→ 原文未给出接触边界分组
→ 边界位置未建立
→ 原有未编号源接触／拟接入315的接触
→ 311–314或另选315
→ GST1、GST2、存储串
→ 所选公共源域中的串。

D1 的新增价值是明确可用的源节点与双器件实施例关联，不是 O3 本身。

C3. D2：X 的身份及着陆很强；不能把“允许省略”升格为指定分组模式

分类：已知家族复核，并补充限制分析。

关键位置为：[0010]–[0011] PDF34／印刷1；[0050]–[0053] PDF35／印刷2；[0147]–[0149] PDF39／印刷6；[0183]–[0186] PDF40／印刷7；[0190]–[0198] PDF41／印刷8；权利要求5 PDF42／印刷9。FIGS.15、19、21、23、25、26分别在 PDF16、20、22、24、26、27。(专利图像)

[0148] 对 X 的功能表述为：

“supply a source potential”
译：供给源极电位。

**O1–O4 的一致对应是 X 本身：**X 下端接衬底源扩散层24，上端接 STL；X 位于实际 BK 之间，且处于不与存储柱及栅层相混的接触区域。图19、21的剖面支持该着陆与绝缘路径。不能以跨块的上层 STL 位置替代 X 的位置。(专利图像)

紧凑对应：

BK〈0〉、BK〈1〉……实际块
→ 拟按连续块集合分组
→ 对应 BK 边界
→ X
→ N 型源扩散24，位于 P 阱23之上
→ 源侧 SGS、垂直串 AA
→ 与该源扩散24共接的块／串。

D2 的 [0190] 明确周期性及非周期性安排，[0191] 允许某些块间区域不设置 X。它没有明确指定：

[BK0，BK1] — X — [BK2，BK3] — X — [BK4，BK5]。

该图式应列为从已公开选项中选择并安排的方案，不是原文直接画出的两块一组模式。(专利图像)

同时也不宜反向过度限制 D2：权利要求16没有禁止组内还有其他接触。因而，在所有边界都有 X 的布局中，仍可提出两个多块集合及其中间 X 的结构解释；问题在于，应具体说明分组依据，不能把任意划线本身当成已公开的组级关系。FIG.15 的成对选择线连接与 FIG.23 的整体布局能够辅助这一分析，但不能把一对块内部的 X 说成该对块与另一组之间的 X。(专利图像)

上层线与局部接触共存已确认。[0194]–[0198]、FIGS.25–26及权利要求5支持上层公共源线与内部 X 共存。31L、31R 是中央驱动／译码区两侧的阵列区域；本报告没有把内部 X 搬到中央区。(专利图像)

**对结合最有价值的部分：**其改善对象是底部源扩散区的接入路径和电位稳定性。这可用于分析 D1 的315公共源路径；不能直接证明 D1 原有受栅控的 P 型横向通路阻值会因增加接触而消失。

C4. 新增 F1：交替块边界接触、真实源着陆和独立阱路径

分类：新增独立专利家族；平面 NAND 部分证据。

[0056]–[0058]、[0065]、[0069]，PDF22／印刷3；[0072]、[0077]–[0078]，PDF23／印刷4。FIGS.1–3分别位于 PDF2–4／图纸1–3。原文使用：

“source line contact portions CT2”
译：源线接触部分 CT2。(专利图像)

FIG.1 的 BLK0、BLK1、BLK2 是实际存储块；CT1、CT2分别位于不同类型的相邻块边界。FIG.3 与 [0072] 把真正的导体落实为 CELSRC26的下接部分，接触公共 N+ 源扩散23s；不是把“接触区域 CT2”当作材料导体。CPWEL35及CT5是独立的 P 阱连接。(专利图像)

紧凑对应：

BLK0、BLK1、BLK2及明确交替布局的延续
→ [BLK0，BLK1]／[BLK2，后续BLK3]
→ BLK1／BLK2 的源接触边界
→ CELSRC26在CT2处的下接导电部分
→ P阱12内的N+源扩散23s
→ 相邻源侧选择晶体管S2
→ 对应NAND串。

这里的 BLK3 是沿原文交替布局所作的延续性对应，不是 FIG.1 实际标出的第四个块。因此，其四块组直观性不优于 T1；优势在于源导体、源扩散与阱接触的剖面更加具体。不能据此省略垂直结构及双源侧器件的适配。

C5. T1：四个实际块的组边界关系仍是有力对照，但不是垂直实现证据

分类：已知家族证据确认。

[0123]–[0125]，PDF15／印刷5；权利要求4，PDF16／印刷6；FIGS.11–12，PDF9–10／图纸8–9。四块关系可直接整理为：

[BK1 — 漏接触 — BK2] — 源接触 — [BK3 — 漏接触 — BK4]。

这属于直接支持的结构对应，不需要文字出现“group”。源接触边界与组内漏接触边界具有真实的布局区别。[0123]–[0125] 还将两类接触布局与不同间隔联系起来。(专利图像)

**限制：**平面 NAND；上述决定性图页没有独立建立目标垂直源接触的完整衬底着陆与双源侧路径。其间距结论也不能直接移用于 D1。若以 T1 作为两块一组的不可缺少布局来源，路线必须标为 D1 + D2 + T1。

C6. 新增 F2：源区下方接入与同柱双器件有实际剖面，并有具体制造理由

分类：新增独立专利家族；部分实现／动机桥梁。

[0043]–[0049]、[0051]–[0052]，PDF20／印刷3；[0058]–[0067]，PDF21／印刷4；[0068]–[0079]，PDF22／印刷5。FIGS.3–4位于 PDF4–5／图纸3–4。(专利图像)

FIG.3 明确把 TG1、TG2 的两个栅电极162放在同一半导体柱130的串路径上，110位于其下。FIG.4 则显示170是接到162的选择栅控制接触，不是源接触。可对应为：

CSL／源区110 → TG1〔R〕 → TG2〔Q〕 → MC → 漏侧选择器件 → BL。

两栅可共接一个 GSL，不妨碍识别两个实际串联器件。(专利图像)

其采用双器件的具体理由见 [0067]–[0070]、[0077]：

“without causing a void”
译：避免产生空洞。

文献将两个较短选择栅与栅腔填充、控制可靠性联系起来；这比仅说“可用两个选择晶体管”更有结合理由上的价值。(专利图像)

**限制：**NS11等是串，不是块；110的接触没有放到实际块组边界。其擦除体电压表述也没有 D1 的315实施例那样完整解释边界共源后的操作。因此，F2没有取代D1成为整体更强的起点。

C7. S1、B1、B2：复核后保留的准确用途

文献 精确证据及一致导体 实质贡献 不能承担的证明
S1 [0039]–[0040]：PDF39／印刷2；[0046]–[0049]：PDF40／印刷3；FIG.1及2A–2D：PDF2–6。导体始终为 180，下接150／155；[0039]的关键是串联双GST选项，而非 GSL1/GSL2的名称。 双源侧选项与实际源导电线180处于明确连接的器件框架，所需结构跳跃少于纯电路文献。 180在图示串／行之间；未核实其对应实际块组边界。不能把 block13内的行改称块组。(专利图像)
B1 [0031]–[0039]：PDF30／印刷2；[0047]：PDF31／印刷3；[0066]：PDF33／印刷5；FIGS.4A–4E：PDF5–7。所映射接触为 175→104，不要与阵列内源结构106互换。 GSTa为柱侧纵向器件，GSTb为衬底横向受控路径，二者可共用161；同时给出源路径电阻与体区擦除说明。不同物理方向不能自动排除其 Q/R 对应。 MAn是column memory arrays，不足以直接证明多个实际块及块组；175的位置不能借用106的位置。(专利图像)
B2 [0037]–[0047]：PDF16–17／印刷2–3；[0056]：PDF18／印刷4；FIGS.2A、2B、2D：PDF3、4、6。导体为连接 170S、113 的源插塞191，不是连接170W的阱插塞191。 112→横向源strap113→191→170S 是很具体的源区延伸／着陆方案；114／170W保留另一条阱路径。原文称“source strapping region 113”，即源极跨接区113。 130a、130b未建立为块组；没有第二源侧器件。把它用于解决D1条状源区到边界的接入时，应计为额外技术来源。(专利图像)

D. 权利要求特征矩阵

分级用语如下：明确＝明确公开；结构＝直接支持的结构对应；选项＝已公开选项但需选择；结合＝需要结合或改造；未证＝未建立。没有将本次任何有争议对应提升为“必然隐含”。

矩阵中的 N 是包含多个实际块的完整 N，不是仅有垂直柱或串。O1–O4按各行所列同一导体评估。

文献／所映射导体 N O1 O2 O3：普通解释 O3：两侧多块集合测试 O4 P Q R
D1 图14支路：§0089源接触 明确 明确，未编号 明确 未证 未证 明确 明确 明确 明确
D1 315替代方案 明确 315本身明确；边界接触需结合 源区明确 未证 未证 明确 明确 双GSL选项 双GSL选项
D2：X 明确 明确 明确 结构，但分组解释有争议 指定重复两块组：选项／结合；保留组内X的分组解释另论 明确 明确 明确 未证
E1：沟槽CSL 明确 明确 明确 结构，须处理块边缘措辞 结构，两侧均可识别两个MB 明确 明确 明确LST 未证第二器件
S1：180 完整多块布局未证 明确 明确 未证 未证 明确 明确 双器件选项 双器件选项
B1：175 实际块层级未证 明确 明确 未证 未证 明确 明确 结构GSTa 结构GSTb
B2：源插塞191 实际块层级未证 明确 明确 未证 未证 明确 明确 明确 未证
T1：源接触S 平面，完整N未证 明确 所选决定性图未建立完整着陆 结构 结构：四块直接排列 明确 平面选择器件，目标P未证 同左 未证
F1：26的CT2下接部分 平面，完整N未证 明确 明确 结构 结构，需按明确交替模式延续 明确 平面，目标P未证 同左 未证
F2：源区110／CSL 实际多块层级未证 源区明确，边界接触未证 明确 未证 未证 明确 明确 明确TG2 明确TG1

该矩阵的关键不是“所有格子能在文献集合中找到”，而是：**E1提供的块组边界、D2提供的绝缘接触路径与D1提供的315／双GST必须在一个有理由采用、能够工作的结果结构中连接起来。**以上分级的原图及段落依据见 C1–C7，尤其 D1 的实施例关联、D2 的省略选项以及 E1 的最终块分隔过程。(专利图像)

E. 最强路线、实现方式及最强反驳

E1. 各路线的比较

路线 本次评价
D1 + D2 保留。以315／双GSL实施例为基础，比继续只依赖311–314条状源区更容易说明着陆；严格组边界及跨块源域仍需论证。
D1 + E1 O3明显更强，但不能把E1的底部沟槽CSL直接当作D1现成的315接触。源区延伸、公共连接范围及操作保持仍属改造。
E1 + D1 可保留E1实际块组／CSL布局，再增加第二源侧器件；但E1的N型沟道、阱供空穴机制与D1的栅压安排不完全相同。不能仅引用双GST电路即宣布操作兼容。
S1 + D2／E1 S1的180与可选双GST同框架有优势；缺少块级布局，使源线到组边界的重定位仍需解释。未明显减少总体重构。
B1 + D2／E1 Q/R方向映射及直接体路径有价值；实际块层级、175与106的位置分离又增加重构。不是更简单替代。
D1 + D2 + B2 适合继续使用311–314时，聚焦解决源扩散延伸／strap着陆；不能因此自动解决O3。
D1 + D2 + E1 本次最值得主推的三文献论证路线：D1双器件／315，D2接触与源路径理由，E1组边界。仍有源域与操作适配不确定性。
D2 + F2 F2提供双栅制造理由及实际剖面；D2的O3争议并未消失，F2也不比D1更充分解释擦除源／体关系。

这些结论是基于上述已核实结构作出的组合评价，不是任何一篇原文直接画出的最终器件。

E2. 建议采用的起点、区别及中性技术问题

起点：D1 的315实施例，选择 [0129]–[0130] 允许的双GSL结构。

**主要区别：**源偏置接入导体的实际块组边界位置，以及与该位置相配套的接触分布和着陆结构。

中性技术问题：

在多块垂直串阵列中，如何为公共源节点设置可制造的阵列内部接入路径，并安排其与块分隔区域的关系，同时保持源侧串联控制和必要的源／体偏置条件？

它没有把“在每两个块之间放一根源墙”预先写进问题，也不假定 D1 已有某个数值的压降或接触间距。

**采用次级教导的理由。**D2针对内部公共源扩散的接入与电位稳定性，给出 X 接触及其绝缘路径；E1给出实际块边缘的源导电沟槽及最终块分隔关系。这些理由来源于现有技术本身，而非目标专利。(专利图像)

E3. 结果结构必须怎样工作

拟议拓扑如下，这是组合分析，不是原文引图：

源偏置网络 → 块组边界导电接入部件 → 公共源区315
→ GST1〔R〕→ GST2〔Q〕→ 存储单元 → SST〔P〕→ 数据线。

对 O1–O4，可把“边界导电接入部件”限定为同一边界区域内直接相连的源接触及局部源轨；上层全局偏置网络不纳入该部件的空间边界。只有这些组成部分物理连续、服务同一源节点，且接触段本身也处于相关块组边界，才适合主张复合导电部件。不能把远处上层线纳入后，用其位置补救实际接触不在边界的缺陷。

实现问题 有依据的实现／限制
着陆 接触应落在315的露出部或延伸着陆区。D2的X→24提供底部公共源区着陆范例；将其用于315仍是结构适配，而非D1现成画出的边界孔。
Q/R保留及无旁路 接触落点必须位于GST1的源侧，不能进入GST1/GST2之间，也不能接到受控柱体中段。这样读电流仍顺序经过两个器件。
绝缘 利用块分隔区域开口及绝缘侧壁隔离栅层、柱体。D2图19、21支持不误接栅层的接触路径；E1提供先形成底部CSL、后将存储层分隔到其上的另一制造思路。
源／体分离 源接触接N型315，不接P型111。体区仍需要其自身偏置路径；增加源接触不等于增加阱接触。
源域范围 不把D1块内共接自动扩展到所有块。只有被选作同一偏置域、具有相容偏置条件的源节点才可合并。
浮置及擦除 新增接触不应使315永久接地；其外部网络必须允许源域浮置。D1的315方案及E1都提供浮置源操作依据，但跨块共同浮置的具体控制仍需设计选择。

上述着陆、绝缘与操作依据分别来自 D2 剖面、E1制造过程和 D1 的315操作段；不应说成三个文献已经共同公开了同一最终实施例。(专利图像)

具体受益的源路径段。在315方案中，讨论对象是外部接入点至各柱底部公共源节点之间、沿315传播的公共源路径。内部接入点相对仅在外围或较稀疏的接入点，能够提供更短的可用源区访问路径；这不是宣称已经测得 D1 的源电阻下降。相反，相对于每个可用边界都有接触的方案，省略接触可能增加间距和源区路径，不能同时无条件主张“电阻更低、面积更小”。仅删除插塞而不改变布局，也不能据此量化面积节省。

E4. 专利权人最强的技术反驳

**反驳：**你们把 D1 的块内315／串选择操作、D2 的跨块公共源扩散和 E1 的块边缘CSL拼成了一个新结构。D1并未证明多个不同块的315可以按E1的长条边界导体共接；共接可能改变擦除时的源电位和体区耦合。E1自己的LST操作也不等于D1的双GST。与此同时，[0084]还说CSL在块内，并非组间。

这是实质性反驳，不宜仅用“常规设计”回答。

有证据支持的回应：

首先，315与双GSL的关联已由 D1 [0119]、[0129]–[0130]建立，故不再存在“完全未经文献支持地把源板和双GST拼接”的问题。其次，E1 的空间证据不是 CP 或上层线，而是同一制造流程中最终块隔离槽底部的 CSL；两侧多块集合可从原图直接识别。再次，源轨共接并不必然使源节点失去浮置能力，只要外部偏置域整体可以浮置。(专利图像)

但回应有边界。可以提出“同源域在擦除阶段统一浮置、非选块施加相容的禁止偏置、该阶段不要求其他块同时读”的实现选择，以免强行保留原本没有核实的并行操作能力。它具有 D1 非选串控制及浮置源教导的基础，却仍是组合后的控制安排，不是已找到原文逐项验证的跨块时序。不能把这一点写成“原全部操作完全不变”。这也是三文献路线剩余最重要的技术争点。

F. 检索记录、排除项及精确剩余缺口

F1. 实际使用的检索路径

实际使用了网页搜索工具、Google Patents 的公开文本／家族／引证入口及原始专利 PDF 库，并以 Justia 作部分交叉导航。Espacenet 和 PATENTSCOPE 入口访问未成功，因此没有把它们描述为已完成实质数据库检索，更未声称穷尽检索。部分关键词查询返回结果相关性较差；本报告的决定性结果来自原始公开、附图和引证追踪，而不是搜索摘要。

使用及扩展的查询族包括：

查询族 实际检索方向
块组空间关系 NAND、groups of blocks、block groups、between blocks、block pairs 与 source contact／common source
接触分布 periodic、alternating、every blocks、internal contacts、source shunt／strap
具体实现 source diffusion、strapping region、well contact、vertical memory、common source plate
双源侧器件 ground selection、source selection、series、auxiliary selection、pillar、source resistance

引证追踪包括 D2 → F1及早期源／阱跨接文献、D1 → F2及相关垂直选择栅文献、以及 US20110216593A1 → T1原始公开。种子原页提取的检索信息包括 D1／F1／F2 的 G11C16/04、D2 的 H01L29/788，以及相关发明人、Samsung、Toshiba、Hynix。没有把后来分类体系中的代码伪称为当年公开首页的分类。(专利图像)

F2. 重要排除或未升格线索

线索 处理
US20110216593A1，2011-09-08 超过截止日；仅用于追溯同族 T1。实质使用的是已检查的 US20100014350A1，不倒推后公开文字。(Google Patents)
US20110255334A1，2011-10-20 超期；早优先权不足以证明早公开，未找到可据以采用相关技术内容的截止日前版本。(Google Patents)
US20120273965A1，2012-11-01 超期；未以2011年优先权回溯其内容。(Google Patents)
US20050128843A1 追踪到源／阱跨接与周期性安排，但有关周期主要相对位线，不足以证明实际块组接触。未保留为决定性证据。(Google Patents)
US20080006869A1 多块图中的相关 CP 不能直接当作源接触；不以栅／字线连接补 O。(Google Patents)
US20070096187A1、US20070252201A1等 源strap、源板或体操作有关键词重合，但未在筛查中建立更强的实际块组接触关系；未升格为实质依据。(Google Patents)
2009 IMW BiCS 技术文献线索 找到题名／摘要线索，但未取得足以核实目标布局及其实际公众可得日期的完整证据；不凭会议日期或作者稿使用。(ResearchGate)

F3. 最终剩余缺口

本次之后，缺口已不是笼统的“还要找源接触专利”，而是下列具体关系：

第一，D1所选多个实际块的315源节点，究竟可以在什么偏置域范围内被同一组边界接触／源轨连接。D1的块内源共接和双GST控制、D2的跨块公共源扩散、E1的跨多行块边缘CSL分别有依据，但尚未获得一项截止日前公开，将这些块级源域连接与相容的选择／非选择擦除条件在同一具体实现中直接连起来。

**第二，若坚持保留D1早期311–314及其体路径，而不采用315实施例，仍缺少该早期源区如何延伸到实际块组边界、同时不覆盖或旁路受控P型通路的直接实现证据。**B2可提供113式源strap思路，但它必须作为额外技术来源，不能隐含在“D1 + D2”四个字中。

**第三，E1的O3已得到实质增强，但仍需围绕授权文字说明：为什么最终块堆叠分隔槽底部、与一侧块源区接触的边缘CSL属于“块群组之间”的导电部件。**这一点现在有连续制造图支持，不再只是关键词推断；但不能抹去[0084]的“in each … MB”措辞。(专利图像)

最终判断：本次检索实质增强了 O3，并解决了 D1 板状源区与双GSL之间的重要实施例关联问题。最有价值的结果是 E1 的块边界证据链和 D1 [0129]–[0130]，而不是新增文献数量。当前可以提出更具体的三文献创造性论证，但尚不宜把跨块源域与擦除兼容性写成已经由原始公开完全证明的事实。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16

日文专利最终定向补充检索报告

**本轮最有价值的增量，不是找到一篇比D2更直接的“块群间接触”文献，而是重新核验出JP2010192569A中一套此前容易被U形串实施例掩盖的方案：直线型垂直NAND串、同一柱上的两个源侧选择器件，以及采用双源侧器件的明确技术理由。**相关内容位于日本原公报第[0149]—[0161]段、图15，不是根据两条选择线推测出来的。(专利图像)

据此，应新增并优先展开“D2＋JP2010192569A第三实施方式”路线，与原D1＋D2路线并列比较。它的意义是保留D2已经具体公开的衬底源区及接触落点，改进源侧选择结构，而不是继续设法把D2接触搬入D1较复杂的源／体区结构。下文将JP2010192569A简称为 J1；这只是报告编号，不是新增独立专利族的计数。

本报告所列PDF页码均从封面起算，第1页为封面。已核对授权权利要求16所在的PDF第3页，并保留“其中所述柱中的相应一者包含”的前提；没有将后续从属权利要求中的掺杂类型、墙体形式等额外限定并入权利要求16。(专利图像)

A. 本轮真正新增的结论

1. 对三个检索任务的回答

检索问题 本轮结论 对现有方案的影响
是否找到比D2更直接的块群间接触证据？ 未找到经本轮原公报、附图核验后，明显优于D2的新独立日文专利族。 D2仍是本轮最强的位置证据，但必须区分“实际块边界的结构映射”与“原文明确组织的块群”。
是否解决D1的某一具体适配问题？ 没有补齐D1源区延伸至块群边界、且保留其源／体区连接及操作关系的完整依据。 不能把本轮结果写成“D1＋D2的适配缺口已经消失”。
是否找到更强的连接性证据？ 找到J1第三实施方式：直线型垂直串与同柱双源侧器件直接联系，并明确说明双层、不同阈值结构的采用理由。 可以反向组合：以D2保留接触布局，以J1补入双源侧结构，减少对D1源区改造的依赖。(专利图像)
是否找到单篇完整方案？ 未找到可以据此认定单篇完整公开N—R及稳健O3关系的日文原公开。 仍应作为创造性组合路线论证，不能改称单篇完整公开。

2. 新增证据的性质必须分开

类别 文献／内容 本轮真正增量
已知族中重新定位的重要有效段落 J1：JP2010192569A第[0149]—[0161]段、图15 纠正“整篇仅为U形串、不能证明同一柱双源端器件”的过度降级；但不增加独立族数量。
同族日文核验 D2：JP2009266945A 独立确认日本段落号、X接触身份、实际块边界、接触省略选项及附图位置；不作为新增技术来源。
新检出的独立族，但不构成所需补强 JP2011507142A 公开分层共源线及局部开关逻辑，但不是同一柱上的双源端器件，也未建立块群边界接触的物理落点。
公开期限核验，排除晚公开日文本 D1对应JP2011165308A 实际公开日为2011年8月25日，不能作为截止日前日文证据；不影响另行使用符合期限的D1中文、英文公开。

上述分类分别由J1原文、D2原文以及JP2011507142A、JP2011165308A公报书目信息支持。(专利图像)

B. 文献、公开日期及原始公报入口

下表前五篇均取得了日文原公报PDF，并查看了与本轮判断有关的附图。最后一篇为明确排除的晚公开日文本。

编号／公开号 名称、公开形式及原始语言 实际公开日 申请关系及本轮处理 原公报
D2：JP2009266945A 三次元積層不揮発性半導体メモリ；公开特许公报A；日文 2009-11-12 日本申请2008-112658；与US20090267128A1的日本优先权申请对应，不重复计族 日文PDF
J1：JP2010192569A 不揮発性半導体記憶装置及びその製造方法；公开特许公报A；日文 2010-09-02 日本申请2009-033759；US20100207194A1明确援引该日本申请 日文PDF
JP2011507142A NANDフラッシュメモリにおける階層的な共通ソース線構造；公表特许公报A；日本国家阶段日文文本 2011-03-03 日本申请2010-538301；PCT/CA2008/002253，关联WO2009/079783；本报告不把该WO当然列为“日文国际公开” 日文PDF
JP2011138962A 半導体記憶装置及びその製造方法；公开特许公报A；日文 2011-07-14 既有日文线索回核；保留为有限的源接触结构证据 日文PDF
JP2008091921A NANDメモリーアレイおよびNANDフラッシュアレイ；公开特许公报A；日文 2008-04-17 日本申请2007-258003；已核对其与CN101154446系列的同族关联，不重复计为新独立来源 日文PDF
D1日文本：JP2011165308A 不揮発性メモリ装置およびその動作方法と、それを含むメモリシステム；公开特许公报A；日文 2011-08-25 晚于期限，排除作为截止日前日文证据；仅用于申请关系及来源核对 日文PDF

日期依据为原公报标示的公开日期，而非优先权日或申请日；D2、J1的美日关系还分别核对了美国文本中的日本申请信息。(专利图像)

**两个重要的核验空缺：**本轮未能取得T1的JP2010027097A原始全文及附图，也未完成S1的US20110002178A1对应日文公开核验。因此，T1报告所记“2010年2月4日”、图11—12、权利要求4等，没有被升级为本轮独立核验结论；S1也没有被猜配日本公开号。

C. 重点证据卡

C1. D2：JP2009266945A——仍是最强的位置证据，但“分组方式”不能伪装为原图

（1）日本原公报定位

核验内容 日本本位置 PDF页码／附图
内部接触相对于外围接触的技术背景与理由 [0007]—[0008]、[0013]—[0016] 第3—4页
源扩散层与衬底、阱的关系 [0034] 第5页
X下接源扩散层、上接STL并供给源电位 [0109]—[0111]；第二实施方式另见[0131]—[0133] 第11页、第13页
块内SH与块间X的区别、X结构 [0145]—[0148] 第14页；图19—22在第23页
周期／非周期设置及部分接触可省略 [0151]—[0152] 第15页；图23在第24页
上层共同源线与内部接触共存 [0154]—[0159] 第15页；图24—26在第24页

日本本第[0132]段说明X用于“ソース電位を供給する”，即“供给源极电位”；第[0151]段说明其“必ずしも定期的に設ける必要はない”，即“不必按周期设置”。第[0152]段进一步允许部分块间区域不设置X。(专利图像)

（2）O1—O4坚持对应同一个X

本轮采用的对应对象是接触插塞X本身，不是“X＋全部上层源线＋整个源扩散层”的无限扩大整体。

其证据链为：

实际块BK〈i〉、BK〈i＋1〉及重复排列的其他BK → 实际块间边界 → 接触插塞X → 衬底内源扩散层24 → 各相关柱AA的源侧选择器件及存储串。

STL是X的上端供电对象，源扩散层24是X的下端连接对象，二者用于解释供源路径，不用于替换X自身的位置。原文至少明确两个相邻块共用的下方源扩散及X供源关系；更大的共连范围必须依其具体实施方式说明。(专利图像)

（3）O3应作两层判断，不能过强肯定，也不能过度排除

普通解释：可以提出“图文支持的结构映射”。

图23中的X确实位于实际BK之间，不是位于两个随意命名的单元阵列之间。对阵列内部的一个X，可以根据它两侧的真实BK划定两个块集合。

例如，以下仅是分析框线和接触编号，不是原公报标号或新增结构：

〔BK0—X₀₁—BK1〕—X₁₂—〔BK2—X₂₃—BK3〕

选择中间X₁₂作为对应导体时，两侧集合均可包含实际块。组内仍有其他X，并不当然违反权利要求16；因此，不能仅以“图23每个块间边界都有接触”为由否定O3。另一方面，分析者划出的方括号不能被写成原文已经明确命名、组织了这些块群。图23及相关说明是该映射的基础，而不是一张原文已经完成分组标注的图。(专利图像)

较强稳健性检验：应明确选取哪个内部X、它两侧有哪些真实BK。

在两侧各能识别多个BK的情况下，可以继续提出上述结构映射；但本轮没有取得更直接的日文说明，将这些集合明确组织成按源接触边界划分的块群。

另一个不同命题是：

〔BK0、BK1〕—X—〔BK2、BK3〕—X—……

若该表示还意味着组内接触被省略，则它属于第[0152]段一般省略选项之下的具体布局选择，不能称为原图直接公开或技术上必然采用。不能把“允许省略部分X”扩大成“任何指定的交替省略模式都已被明确公开”。(专利图像)

（4）两项错误映射已经排除

图23的31L、31R之间具有中央驱动／译码相关区域；被讨论的X位于各自阵列内部。**不能将31L、31R直接定义为两群，再把内部X搬到两阵列之间。**同样，不能把两个相邻BK先合并为一群，再把该二块内部的X称为群间接触。(专利图像)

另外，内部接触相对于外围接触的源路径改善，与省略已有接触后的间距变化，是两个比较基准。不能无条件声称“省略接触同时降低电阻和面积”。

**保留结论：**D2足以稳定支撑O1、O2、O4，并对O3提供有实质内容的结构映射和布局选项；但没有因本轮日文核验就变成“原文明确公开指定多块分组模式”。

C2. J1：JP2010192569A——本轮最重要的有效增量

（1）不能再将整篇文献按U形串降级

日本本第[0149]段明确进入第三实施方式，说明其采用：

「直線形状のＮＡＮＤストリング」
中文：直线形状的NAND串。

第[0149]段还明确说明，除此之外可与前述装置110相同，并可将该构成用于此前说明的实施方式。第[0150]—[0155]段进一步给出独立直线型柱、衬底侧源配线及上下两层源侧选择栅。其位置为PDF第22页；图15位于PDF第30页左下部。(专利图像)

以SP1为例，可作如下结构对应：

衬底11侧的源配线
→ 下层源侧器件LSGT2〔对应R〕
→ 上层源侧器件LSGT1〔对应Q〕
→ SP1上的存储单元串
→ 上侧选择器件
→ 位线BL。

这是同一柱源侧的两个器件，不是把U形串的两端各取一个器件拼成Q、R，也不是由两个GSL名称反推两个串联晶体管。(专利图像)

（2）采用双源侧器件具有可引用的理由

第[0159]段，PDF第23页，说明下侧选择栅可以是一层；但采用两层且阈值不同的结构时：

「選択性が向上し、動作が安定する」
中文：选择性提高，操作更加稳定。

因此，J1不仅给出双器件结构，也给出为何选择该结构而非单层结构的具体理由。不过，该理由联系着文中的阈值分配及选择控制，不能只保留“两个器件”的外形，却无条件继承其选择性收益。(专利图像)

（3）真实块层级可以承接，但O3没有因此补齐

第[0040]、[0044]段及图3涉及BN1、BN2等实际块；图3位于PDF第27页。结合第[0149]段的承接说明，可以提出第三实施方式保留实际块组织的结构映射，不必任意拼接互不承接的实施例。

但是，J1的O关系只能追踪到：

BN1、BN2等实际块 → 块间绝缘分隔关系 → 未识别出该边界上的源接触导体 → 衬底11侧未单独编号的源配线。

其中，块间的ILS是绝缘结构，不能充当导电接触。“衬底侧设有源配线”也不足以单独证明具体源扩散落点、块群边界位置及所服务的块群范围。

还有一处必须特别防止的实施方式混淆：在第三实施方式第[0150]段中，M01、M0V1及V1、V2用于上端位线连接。不能沿用前面U形实施方式的源配线认识，把这些上部连接重新当作O的源接触。(专利图像)

（4）必须保留的不利记载

第[0161]段认为U形方案在减小供电端位置相关的电气特性变化、避免布线复杂化及提高密度方面更为有利。因此，不能声称J1无条件推荐用直线型替换U形型。(专利图像)

但本轮拟议路线是从已经采用直线型垂直柱的D2出发，考虑J1公开的双源侧选择技术，不是先把J1偏好的U形结构强改为直线型。该区别可以减弱上述不利记载的影响，却不能替代具体适配论证。

**保留结论：**J1是有明确技术理由的同柱双源侧器件证据；不是新的O3强证据，也不是单篇完整公开权利要求16。

C3. JP2011138962A——确有实际块定义，但没有多块群边界增量

核验位置为第[0017]—[0023]段，尤其第[0022]—[0023]段，PDF第5—6页；相关图1—4位于PDF第12页。

第[0022]段确实使用“データ消去の単位となるブロック”，即“作为数据擦除单位的块”。因此，不能简单说该文献只提相邻串、完全没有真实块层级。第[0023]段及附图则将插塞18连接到相邻源侧选择器件之间的共享N型扩散层11c。(专利图像)

其对应链为：

字线组织所定义的实际块
→ 相向的源端区域
→ 插塞18
→ N型扩散层11c
→ 源线及相关NAND串。

**限制在于：**原文和本轮查看的附图没有进一步明确“接触两侧分别为多个实际块组成的集合”。其存储单元串也是平面结构；两端选择器件不能算作同一源端的Q、R。

**处理：**保留O1、O2、O4的有限支持及相邻块／串边界的映射价值，不升级为优于D2的块群接触证据。

C4. JP2008091921A——源跨接与阱偏置必须分开，块内跨接区不能自动变成块群边界

关键位置为第[0031]—[0035]段，PDF第9—10页；图1—4在第11页，图5—6在第12页。

原文中的“ストラッピング領域”为“跨接区域”。实际块标号包括MBj及相邻块；但跨接区301本身与块内单元区域302的组织有关。源线部分可以经源侧接触垫和导电配线103连接，配线105承担的阱连接不能与103的源连接混用。(专利图像)

对于拟议复合对应对象，应限定为：

源侧配线103＋其源接触垫／连接部分，
而不是把独立的阱偏置配线105并入。

其链条可追踪到：

实际MBj、MBj＋1 → 共享源线区域与跨接区的交会 → 源侧配线103及源连接部分 → 共源路径 → 相关块的串。

但跨接区两侧的单元区域不能未经证明被改称两个块群。这不意味着导体部分位于块边缘就当然不满足O；问题是该文献尚未提供所需的完整块群—接触位置关系。

**处理：**作为源／阱分路的辅助核验资料，不作为已经解决D1具体适配的第三篇关键文献，也不重复计为新族。

C5. JP2011507142A——新独立族，但其“开关”不是目标R

日本原公报第[0021]—[0028]段，PDF第7—8页，涉及实际存储块与局部共源线；第[0045]—[0051]段及图8—9涉及控制关系，图8—9位于PDF第16页。

文中的“ローカルスイッチ論理ユニット”意为“局部开关逻辑单元”。图8中，802与GSL驱动有关，804连接全局与局部共源线，806用于相应的接地路径。不能把802、804当成同一柱上串联的两个源端器件。(专利图像)

该文献说明局部共源域及其操作控制需要分别处理，但没有建立块群边界接触的具体衬底落点，也不能为Q、R提供所需柱相关结构。

处理：新独立族，筛查后不进入主组合。

D. 特征比对表

以下表格评价的是各文献自身，不把组合后拟增加的结构倒写成原文公开。J1的“共源范围”与其双源侧器件结构分开处理。

特征 D1：以符合期限的CN／US文本为准 D2：JP2009266945A J1：JP2010192569A第三实施方式
N：多块、多串、半导体柱及存储装置 明确公开 明确公开 柱及串结构明确公开；多块组织结合[0149]承接说明作图文支持的结构映射
O1：同一导电部件身份 明确公开既有源连接／接触选项，但具体接触未单独编号 明确公开：X 源配线存在明确公开；作为群组边界接触的具体对象尚未建立
O2：衬底源区落点 既有源区连接明确公开；搬到群组边界仍需适配 明确公开：X下接源扩散层24 尚未建立具体边界接触及扩散落点
O3：普通解释 尚未建立目标群组间位置 图文支持的结构映射：从实际BK边界选取X并识别两侧集合 尚未建立
O3：两侧各有多个实际块的稳健性检验 尚未建立 可提出图文支持的结构映射，但须明确选取的内部X与两侧BK；指定周期省略模式属明确选项，仍需选择 尚未建立
O4：向共源传递电位 明确公开既有源区共连关系 明确公开：STL→X→源扩散层24 源端供电有公开；与特定块群共源服务范围一起对应仍需要结合或适配
P：柱相关漏侧选择器件 明确公开 明确公开：SGD相关器件 明确公开上侧选择器件及位线连接
Q：柱相关源侧选择器件 明确公开：GST2对应 明确公开：SGS相关器件 明确公开：例如LSGT1
R：Q与共源之间的另一柱相关源端器件 明确公开：GST1及同串先后关系 尚未建立第二源端器件 双器件及先后关系明确公开／图文支持：例如LSGT2在LSGT1下方；完整共源服务范围仍需结合

D1部分依据其源区连接及双GST实施方式；D2依据日本本第[0119]—[0133]、[0145]—[0152]段；J1依据第[0149]—[0159]段。(专利图像)

辅助文献不宜因某一子项较强而整体升级：

辅助文献 可保留的贡献 决定性限制
JP2011138962A O1、O2、O4；有真实块定义 没有稳健多块群关系；N为平面结构，R未建立
JP2008091921A 实际块、源跨接及源／阱分路 跨接区不能直接替代块群边界；不解决同柱双源端适配
JP2011507142A 多块及局部共源操作关系 外部局部开关不是柱相关R；物理O2、O3未建立

上述限制分别来自各文献原文与附图，而不是仅凭关键词缺失作出的排除。(专利图像)

E. 最优组合、必要适配及最强反驳

1. 本轮优先路线：D2＋J1第三实施方式

按“保留已知接触落点、减少源／体区改造”的标准，本轮更值得优先展开的是：

D2：JP2009266945A／US20090267128A1
＋
J1：JP2010192569A第三实施方式。

这是本轮的技术论证优先级判断，不是认定该组合已经无争议成立。原D1＋D2仍应保留为并列或备用路线。

最接近现有技术及区别

以D2第二实施方式及其承接的接触布局为起点，可以保留实际BK、柱AA、源扩散层24、X及源侧单选择结构。其源接触与选择层关系在同一文献内已有具体说明。(专利图像)

相对于目标，主要还需要处理：

第一，增加位于源侧选择器件与共源之间的另一柱相关器件。

**第二，O3究竟可以由现有实际块边界布局完成结构映射，还是需要进一步选择分组／接触分布。**这取决于最终采用的权利要求解释与具体对应方案，不能提前把O3争议删除。

不预含答案的技术问题

针对第一项，可以表述为：

如何改善垂直NAND串的选择控制及操作稳定性。

不宜写成“如何在源端增加第二个选择晶体管”，否则问题已经包含拟采用手段。J1第[0159]段提供了与前述中性问题直接相关的双层、不同阈值选择结构教导。(专利图像)

拟议组合拓扑

以下为本报告的组合分析，不是任何一篇原图：

STL → X → 源扩散层24
→ 下层源侧器件R
→ 上层源侧器件Q
→ 柱AA上的存储串
→ 漏侧选择器件P
→ BL。

该方向的优势是：**X的落点不必迁入D1结构；源／阱分路也不必因采用D1而重做。**需要论证的改造集中到D2柱下部选择层、绝缘及控制配合，而不是同时改造接触分布和D1源／体区连接。

2. 必要适配不能省略

适配事项 可以保留的基础 仍须明确的内容
源接触落点 D2的X下接24 新增选择层后，X仍落在两个源端器件的共源侧，不落到Q、R之间
串联次序 J1提供上下两层源侧器件 组合后的源电流必须依次经过R、Q，不因源区或接触延伸形成旁路
工艺隔离 D2的块间接触区与栅层关系已有依据 新增栅层后的层间绝缘、引出及接触高度调整不能仅用“常规修改”一笔带过
选择及阈值控制 J1明确不同阈值结构及其收益 如何与D2既有SGD／SGS选择组织配合；不能只增加一层栅就当然取得J1效果
源／体区关系 保留D2的源区、阱结构 分别交代读取、编程、擦除时新增器件的偏置；不得未经论证声称原操作完全不变
O3 D2提供实际块边界X及接触分布选项 固定对应的X及两侧真实BK；需要省略接触时，明确这是布局选择而非直接公开

这些是依据两篇文献提出的适配审查项目，并非声称原公报已画出组合后的完整产品。其结构基础分别来自D2的接触／选择层布局与J1的双源侧方案。(专利图像)

3. 为什么不能宣布D1＋D2的原缺口已经消失

D1的符合期限美国文本第[0089]段允许源区311—314通过衬底中的有源区域或上层接触连接；双GST方案又与柱体、衬底及源端导通关系相联系。仅据“允许源区共连”，不能直接推出“可将接触移至实际块群边界且保持全部原操作”。(专利图像)

J1并未替D1补画源区横向延伸、柱根连接或阱操作。它的价值是提供另一条组合方向，而不是充当一句万能的D1适配证明。

4. 专利权人最强的反驳及可支持的回应

最强反驳 有证据支持的回应及边界
D2中的群组是事后划分。 回应应固定一个实际块边界X，列出其两侧真实BK，说明这是结构映射；权16没有要求组内不得有其他接触。但若主张原文明确设计了周期性的二块一组，则本轮证据仍不足。
J1的双源侧技术绑定特定阈值及柱选择组织，不能只剪下两个晶体管。 这一反驳有实质分量。无效论证应说明阈值与控制怎样适用于D2，而不能仅引用第[0159]段的效果句。
J1自己认为U形方案更优，缺乏采用直线型的动机。 D2本来就是垂直直线型起点，拟借用的是J1第三实施方式公开的源侧选择改进，不是把U形方案整体改直。但仍应正面保留第[0161]段的不利记载。
新增器件会改变偏置、擦除或串电阻，不能认定简单替换。 可以指出保留D2接触落点减少了一类结构改造；不能据此否认新增选择层仍需控制及工艺适配。当前材料不足以支持“所有原操作完全保持”的断言。

J1关于阈值、选择收益及U形优点的原文，应在无效材料中成组呈现，而不是只摘有利句。(专利图像)

5. 路线排序

路线 本轮评价
D2＋J1第三实施方式 优先展开：接触身份及落点保留最直接；新增源侧选择结构有具体理由。O3映射及控制适配仍需论证。
D1＋D2 保留：D1的同串双源端基础较完整，但具体接触布局进入D1结构的适配问题仍在。
J1作为起点＋D2 可以提出，但J1自己的源接触落点未具体化，不如从D2保留已知供源结构来得直接。
D1＋D2＋第三篇日文适配文献 本轮没有找到真正解决特定适配缺口的第三篇，不宜为了凑成三篇而加入弱辅助材料。
S1＋位置文献 S1日文原公开未完成核验，本轮不能重新排序。
单篇日文完整方案 未找到可据此提出完整单篇公开的方案。

F. 排除／降级清单、检索范围与剩余缺口

1. 指定线索的处理结果

文献 本轮处理 原因或尚未完成的部分
JP2011165308A 日期排除 2011-08-25公开，超过截止日。
JP2010027097A／T1 未完成原文核验 多次准确号码访问、检索未取得可用原公报；不重述其四块布局为本轮事实。
US20110002178A1／S1 未完成日文来源核验 未取得可确认的日本公开及对应原文，不猜测日本公开号。
JP2010192569A 提升为核心双源侧证据 第三实施方式并非U形串；但O3不随之补齐。
JP2011138962A 有限保留 有实际块定义和插塞18／扩散层11c；没有更强的多块群边界证据。
JP2008091921A 有限保留、同族不重复计数 源跨接与阱偏置分开；块内跨接区不能直接认定为块群边界。
JP2009026458A 位置证据降级 查看了相关平面／剖面图。源扩散21、接触22及源线23不能混为同一位置对象；源线延伸至块边界不能自动证明接触22位于块群之间。
JP2007317923A 层级不足 有块及NAND单元组织，但共享源端关系没有建立目标多块群接触；不能把不同串的源侧选择器件算成同串Q、R。
JP2007123514A 层级不足 第四实施方式的源接触跨多个有源区，不等于跨多个实际存储块；未形成O3增量。
JP2005044844A、JP2003078043A 未采为位置证据 本轮取得网页全文并作筛查，但没有完成足以支持目标位置关系的原图证据链；不据此断言整篇绝无相关内容。
B1、B2、E1 未新增日文证据 所核对族表中未找到可进一步核验的截止日前日本公开；这不是“确定不存在日本同族”的结论。

有关JP2009026458A、JP2007317923A、JP2007123514A的降级，分别依据已查看的实际附图及原文，而不是仅凭平面／三维标签排除。(专利图像)
B1、B2、E1的日文来源结论限于本轮查到的族表范围。(Google Patents)

此外，沿引用链、相邻公开及后期分案来源筛查了JP2008103429A、JP2009266944A、JP2009266946A、JP2008004614A等线索；没有将仅完成初筛的结果冒充“全文及所有实施方式均已排除”。JP2011507142A则是经后期来源追溯到、并完成原公报及关键附图核验的新独立族，但未进入主组合。

2. 实际检索渠道与检索式

本轮使用了Google Patents的日文全文、原公报PDF及申请关系／引用链；对关键日期以原公报书目信息复核。**J-PlatPat访问受到交互页面限制，没有完成可复现的全库交互检索；不能据此声称穷尽日本专利。**部分准确号码入口，特别是T1、S1，访问未成功，已在上表单独保留。

实际使用的主要日文检索组合包括：

"ブロック群" "ソースコンタクト"
"複数のブロック" "ソース拡散層"
"ブロック間" "ソースコンタクト"
"複数のブロックごと" ソース
"ブロック群" "コンタクトプラグ"
"ブロック" "間引き" "ソース"
"共通ソース線" "ブロック群"
"ソース" "ブロック対"
"共通ソース線" "引き出し" "半導体柱"

也使用了“ソース線コンタクト”“メモリブロック群”等单词扩展，并对候选内部检索柱、选择栅、源扩散、阱及浮置操作；没有把出现“ブロック群”作为必要命中条件。

3. 最终判断

**本轮应调整的不是成功概率数字，而是证据组织方式：把J1第三实施方式从“U形串风险线索”提升为有明确采用理由的同柱双源侧证据，优先检验D2＋J1，同时保留D1＋D2。**新增路线避免了一部分D1特有的接触迁移问题，但没有消除D2的分组解释争议，也没有完成新增选择结构的全部操作适配。

剩余缺口是：尚缺截止日前日文原公开或有明确针对性承接的技术教导，将由真实多块集合界定的边界源接触及其衬底落点，与同一垂直柱上的双源端器件、相应选择偏置和分离的源／体区路径联系起来，而不依赖分析者补定关键分组模式或关键接线。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

指定条件で最終限定しました。結論からいうと、2011年8月14日以前に実際に公開されたJP公報だけでは、Target Aの全連鎖を一つの実施形態・一つの同一導電部材で満たす文献は確認できませんでした。一方、Target Bにはかなり強い期限内文献があり、Target Cにも3D文献＋平面NANDの補完文献があります。

CN103782344B請求項16自体は、「複数のblock」→「複数blockのgroupsの間のconductive member」→「stringsのcommon sourceをbias」し、各pillarにはsource-select deviceと、そのsource-select deviceとcommon sourceの間の別のsource-gate deviceを置く構成です。なお、p型基板中のn+拡散領域への接続は従属請求項17に明記されています。(Google Patents) 原優先日は2011年8月15日なので、今回の8月14日 cutoff はその直前です。(Google Patents)

1. Target A — 最有力だが完全一致せず

JP2008042001A「半導体装置およびその製造方法」、公開日2008年2月21日。US20080036095A1／US7812405B2、後のJP4921884B2が同族です。後発B2の記載は今回の技術的根拠には使用していません。(Google Patents)

図面・請求項・本文箇所：請求項1、図1、図2(a)、図3(a)～(c)が中心です。請求項1は、第1・第2ソース線を接続する「ソースシャント線構造」を「隣接する複数ブロックのビット線間」に配置すると明示します。(Google Patents) 本文ではSH1を「100～150本のビット線構造BLのブロック毎」に設け、ソースノードの浮き上がりを防ぎVssを安定化すると説明しています。(Google Patents)

同一導電経路の追跡は非常に明瞭です。

n型拡散層4 → ソース線コンタクトCS → 第1金属ソース線SL1 → Via1 → ソースシャントSH1 → Via2 → 第2ソース線SL2

n型拡散層4→CS→SL1は直接記載され、Via1、SH1、Via2、SL2まで同一実施形態で追えます。(Google Patents)

判定は次のとおりです。

  • 直接開示：ソースシャントSH1、複数の「ブロック」の間への配置、ソース拡散層→コンタクト→ソース配線、Vss安定化。

  • 図文に基づく構造対応：基板側ソース拡散層から上層ソース線までの連続した電気経路。

  • 未確立：ここでいう「100～150本のビット線構造BLのブロック」が、請求項16でいう実際の消去メモリブロックであるとの明示がない。また、SH1の左右がそれぞれ「複数の実メモリブロックからなる第1群／第2群」であるとの記載もない。

  • 未確立：「N個の実ブロックごと」「内部ブロック境界ではコンタクト省略」「非周期配置」「選択したブロック群境界のみ」の選択肢も確認できない。

  • 未確立（同一部材）：全経路は電気的に連続するものの、単一の同じ導電部材ではなくCS、SL1、Via1、SH1、Via2、SL2という複数部材です。

したがって、これは今回のTarget A最接近文献ですが、ユーザー指定の「group-of-multiple-actual-blocks × group-of-multiple-actual-blocks」の境界部材までは到達しません。

2. Target B — JP2011054267A が強い

JP2011054267A「垂直構造の不揮発性メモリ装置及びその動作方法」、公開日2011年3月17日。KR優先権を有し、Google Patentsではfamily ID 43969374、台湾同族も表示されています。したがって公開日は cutoff 内です。(Google Patents)

図1では、垂直NAND string NSが、複数memory cells MCと、ソース側に「少なくとも一対」の第1・第2接地選択トランジスタを備え、その先端がCSLに接続されます。両接地選択トランジスタは個別動作でき、別実施例として同じGSLに共通接続する選択肢も明記されています。(Google Patents) 請求項10も、3次元メモリストリングの各端に少なくとも2つの選択トランジスタを置くことを明記します。(Google Patents)

したがって同一string上の構造は、

memory cells → 第1 source-side ground-select device → 第2 source-side ground-select device → CSL

まで追えます。

ここは分類を厳格にすると、「二つのsource-side deviceが直列に存在すること」は直接開示、そのうち一方を請求項16のsource-select device Q、他方を別個のsource-gate device Rに対応させることは図文に基づく構造対応です。文献自身は両方を「接地選択トランジスタ」と呼んでいるため、Q/Rという異なる機能名を直接用いてはいません。

重要な欠落があります。図5～9のコンタクトプラグ170、171、174等は接地選択ゲート／ストリング選択ゲートへのgate contactであり、source contactではありません。(Google Patents)

したがって、

memory cells → Q → R → common source

は強いですが、

common source → source contact → source line

という物理的コンタクト経路は未確立です。ユーザー指定どおり、gate contactをsource contactとして代用していません。

3. Target C — 3D側の最有力は JP2007180389A

JP2007180389A「半導体記憶装置及びその製造方法」、公開日2007年7月12日。同族にはUS20070158736A1、US7696559B2、US20100159657A1等があります。(Google Patents)

請求項1は、セルアレイ領域全面の不純物拡散層を「共通ソース線」とし、その上に積層ゲートとピラー状半導体を形成する3D構造を直接規定します。(Google Patents) 図6ではN+層11がCELSRCであり、ワード線方向のNAND unit集合を「消去単位となるブロック」と明示します。(Google Patents)

さらに図22の実施形態では、P型シリコン基板1にN+共通ソース拡散層11を形成すると明記されています。したがってN+ common-source regionとP substrateのPN接合関係は図文に基づく構造対応として非常に明瞭です。(Google Patents)

ただし消去時にはCELSRCをfloatingにするのではなく、正の昇圧erase voltage VeraをCELSRCに印加します。(Google Patents)

したがってTarget Cについては、直接開示＝3D、実消去ブロック、N+ common-source layer、P型基板、common sourceによるbody potential規定。未確立＝独立well erase経路、erase時CSL floating/high-Z、別個のsource contact→metal source line、二つのsource-side devicesです。

4. Target C補完 — JP2007329366A

JP2007329366A「半導体記憶装置」、公開日2007年12月20日。US11/549,770、KR1020060100219Aへの対応関係が記録されています。(Google Patents) これは3D文献ではなく部分SOI型平面NANDなので、3D要件の独立技術源としては扱っていません。

しかし残欠に対してはかなり明確です。source-side select transistor SG2のsource region 32sにCELSRC 10sが接触し、source-contact位置にn+拡散層を形成します。(Google Patents)

消去時には、実際のerase blockについて、SGD、SGS、BL、CELSRCをfloatingにし、一方でwell terminal CPWELに+Veraを独立印加します。(Google Patents)

従ってTarget Cの「CSL floating」「wellへの独立erase voltage」は直接開示です。ただし3D/pillarでもなく、二つのsource-side gateもなく、Target Aのblock-group boundary conductorもありません。

5. Target C補完 — JP2005116119A

JP2005116119A「不揮発性半導体記憶装置」、公開日2005年4月28日。US10/801,597→US6850439B1、KR20050035097A／KR100632330B1等が同族です。(Google Patents)

この文献はsource系とwell/body系の別経路を非常に明確にします。図1の回路レベルでsource-line control circuit 4とwell control circuit 5を別々に設け、請求項3でも「common source line voltage」と「semiconductor well voltage」を別制御回路で制御します。(Google Patents)

物理経路も、

S2 source diffusion → contact plug 21b → first-metal CELSRC 22b → source-line control circuit 4

に対し、

n-well 10 / p-well 11 → separate well wiring 22c → well control circuit 5

と明示されています。(Google Patents)

これはTarget Cの「source系配線とwell/body系配線が別経路」を直接開示します。ただし平面NANDであり、Target A/Bの3D構造を補うものではありません。

最終マトリクス

文献 Target A Target B Target C 同一導電部材の結論
JP2008042001A 部分的に強い。block間SH1＋Vss安定化。ただし実消去block群×block群は未確立 対象外 source拡散→contact→source配線あり 全経路は複数部材。単一部材ではない
JP2011054267A 未確立 強い直接開示＋構造対応。vertical string上に2個のsource-side select devices CSL endpointあり source contactは未開示。示されたplugはgate contact
JP2007180389A group-boundary memberなし source側selectは1個 3Dで強い。N+ CELSRC/P基板。ただしeraseでCSL=+Vera N+層自身がCELSRC。別contact/metal lineなし
JP2007329366A 未確立 未確立 直接：CELSRC floating＋CPWEL erase voltage source contactあり、wellは別ノード
JP2005116119A 未確立 未確立 直接：source routeとwell routeを分離 source diffusion→plug→CELSRCは明示

**Target Aについては最終的に「未確立」**です。特に指定された「Nブロック毎にsource contact」「一部の実ブロック境界ではcontactを省略」「非周期配置」「複数の実ブロックからなる群どうしの境界だけにsource contact」という開示は、今回の期限内JP検索では確認できませんでした。JP2008042001Aが最も近いものの、その「ブロック」は100～150本のBL構造単位として記載され、実消去メモリブロック群とは明示されていません。

また、検索中に現れたJP4455017B2は既知JP2005142493Aそのものの後発登録公報なので、独立技術源から除外しました。(Google Patents) JP2011165308Aも関連性はありますが、実際の公開日は2011年8月25日であり、期限を11日超えるため採用していません。優先日2010年2月9日で代用することもしていません。(Google Patents)

なお、Google Patentsの日本語HTMLでは上記公報の公式【00xx】段落番号が表示されないものがあります。そのため、段落番号を推測して捏造せず、図番号＋本文位置で特定しました。主要3文献（JP2008042001A、JP2011054267A、JP2007180389A）は公報PDFの図面とも照合済みです。

技術的な残り方を一言でまとめると、Bの「同一vertical string上の二つのsource-side devices」は期限前にかなり明確、Cのsource/well分離・erase floatingも別文献で明確ですが、Aの「複数実ブロック群｜同一source conductive member｜複数実ブロック群」という配置限定が依然として最も残っています。 これは開示調査上の評価であり、新規性・進歩性についての法的結論ではありません。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

本轮按你设定的截止条件重新收口后，结论比较明确：在实际公开日不晚于2011年8月14日、且有中文原始公开文本可核验的范围内，我没有找到能够把目标A或目标B单篇完整补齐的新文献。 但找到了两条很实用的补强链：CN102122661A把垂直串一直连续到共源区和实体接触插塞；CN101165909A则非常清楚地解决了C中的“源极/共源与P阱擦除偏置可分开”的问题。对A，最接近的是CN101933097A的“真实block＋分级CSL”，但它缺的恰恰就是你要求的同一物理源接触O。

以下用 D＝直接公开；E＝明确可选方案；M＝图文支持的结构映射；—＝未建立。这里的字母O只专指你要求追踪的同一个物理导电部件，不拿来表示评价等级。

一、候选总表

中文公开 实际公开日 / 原始申请人 与已知文献同族？ 相关图 A B C O追踪
CN102122661A《半导体器件及其制造方法》 2011-07-13；Samsung Electronics。该日期是CN公开日，不是优先权/申请日。(Google Patents) **否。**该族以KR1020090125618A（2009-12-16）为基础，另有US/CN成员；未落入你列出的已知族。(Google Patents) 图1、图2，图19 — D+M，部分命中 D+M，较强 有。仅定义为“图19中接触第一杂质注入区3的那个上接触插塞343”
CN101165909A《非易失性半导体存储装置及其制造方法》 2008-04-23；Toshiba Corp。(Google Patents) **否。**JP2006283117A族，另有US/CN/TW/KR。(Google Patents) 图3A/3B、图6 — D，部分命中 D，强 未建立实体contact O
CN101826528A《半导体器件及其形成方法》 2010-09-08；Samsung Electronics。(Google Patents) **否。**KR1020090012497A族，另有US/CN。(Google Patents) 图1、图2A/2B、图5A/5B — D，部分命中 D+M，中强 未建立；沟槽142不是O
CN101933097A《NAND闪速存储器中的分级共同电源线结构》 2010-12-29；Mosaid Technologies Inc. (Google Patents) **否。**独立WO/US/EP/JP/KR/CN族；不是你列出的已知来源同族。(Google Patents) 图2、图8、图9 只补“真实block＋CSL层级”，O未建立 — — 不存在目标O；晶体管804明确不能当作O

二、CN102122661A——本轮对B最重要的中文补强件

中文公报PDF已经打开核验，图19位于说明书附图39/42页。该图不是后续授权图，而是CN102122661A公开公报本身的图19。

1. 原文及图文定位

说明书实施方式1明确公开：垂直型器件具有公共源极线CSL、多条位线以及位于二者之间的多个单元串；CSL可以是半导体层上的导电膜，也可以是形成在半导体层1中的第一杂质注入区3。同时，多个串沿垂直方向延伸。(Google Patents)

权利要求/发明内容还明确把同一公共串中的结构写成：最下栅图案是下选择晶体管的下选择栅，中间多个栅图案是存储单元晶体管，并由垂直沟道串联。这里只有一个下选择器件层。(Google Patents)

关键是实施方式9、图19。原文说明半导体层1在栅堆叠的一端横向突出，第一杂质注入区3可作为公共源极线；上层间介质340上方设置上互连344，并且第一杂质注入区3通过上接触插塞343连接到上互连344。(Google Patents)

2. 同一物理O的严格追踪

这里必须特别防止一个编号陷阱：图19中多个不同的物理接触插塞都使用附图标记343，包括阶梯栅端的接触。它们不是同一个物理导体。

因此本比对中：

O₁＝且仅＝图19中实际接触“第一杂质注入区3”的那一个上接触插塞343。

后续所有关于O₁的判断都只针对这个插塞，不把阶梯栅上的其他343并入O₁。图19原始公报可以直接看到该接触与区域3、上互连344的位置关系。

3. 对A、B、C的评价

A：未建立。 文献没有公开两个“各含多个真实memory blocks”的群组，也没有公开每N个block设置一个O₁、部分block boundary省略O₁、非周期O₁等安排。图19中的非单元区域/突出区域不能自行改称“多个blocks之间的群组边界”。

B：部分直接公开，仍缺R。 可以连续得到：

垂直沟道/柱 → 多个存储单元 → 一个下选择晶体管Q → 第一杂质注入区3/CSL → O₁(源区侧343) → 上互连344。

这条链的优点是，实体源侧接触在选择晶体管的共源侧，而不是插在选择晶体管与存储单元之间，也没有直接插入pillar channel。 但是，同一串中没有第二个独立源侧有栅器件R。因此绝不能写成Q+R完整公开。(Google Patents)

另一个需要保守处理的点是：该文献称区域3本身可以充当CSL，而344仅称“上互连”。所以它不是逐字的“source diffusion → contact → 另一个明确命名为source line的金属线”三实体表达。准确表述应是：

common-source impurity region 3 / 可用作CSL的区域 → O₁ → upper interconnection 344。

C：较强。 图19直接支持“垂直NAND的共源区可以在正常存储堆叠侧方的突出/非单元区域通过独立接触向上接出”；同时，该接触没有绕过现有的下选择晶体管直接进入垂直沟道。这个结论对单一下选择晶体管结构是D+M；不能继续推成“已有两个Q/R时也必然如此”。

剩余缺口：第二源侧器件R；真实多block群组；群组边界O；以及把344明确命名为source line。

三、CN101165909A——C中“source与well/body分路”的最强截止日前中文证据

实际公开日为2008-04-23，公报图3A/3B和图6均已核验。(Google Patents)

1. 连续结构

说明书关于图3A/3B直接记载：在P阱区域14上形成N+区域15；每个存储串具有位于N+区域15上的柱状半导体11，串中四个存储晶体管与源侧选择晶体管SSTr50、漏侧选择晶体管SDTr60串联。尤其明确说，源极线SL70就是N+区域15，并接到源侧选择晶体管SSTr50的一侧。(Google Patents)

图3B甚至把SL与PW之间的结隔离关系画成电路符号，因此这里不需要把“source node”和“P-well”混为一体。

2. 擦除状态尤其有价值

在选择块擦除时，原文明确：

  • P阱区域14：施加约20V的擦除电压；

  • 源极线SL70：浮置；

  • SGS/SGD按照规定时序升压。(Google Patents)

因此对目标C而言，这是非常直接的一条证据链：

N+ common/source-line region 15 位于 P-well 14 中 → source-line node和well/body是不同电气节点 → 擦除时P-well可接受Verase而SL保持floating。

其中“N+15位于P-well14”是D；把这描述成“通过PN结实现结隔离”有图3B和半导体结构支持，可归为D/M，不需要声称说明书逐字使用“PN junction separation”这一术语。

3. A/B/C

A：未建立。 没有群组边界实体source contact。

B：部分D。 有垂直pillar、多存储单元、一个源侧SSTr50以及共源/SL区域；但没有第二源侧R，也没有从N+区域15到上方source metal的实体contact O。因此不能把N+区域15本身称为O。

C：直接而强。 它是本轮最干净的“well/body擦除路径与source-line状态可独立”的早期中文垂直NAND证据。

剩余缺口：实体O、第二源侧R、真实block群组。

四、CN101826528A——C的第二条独立垂直结构证据，同时排除“沟槽就是source contact”的误读

实际公开日2010-09-08。(Google Patents)

说明书明确：衬底100具有第一导电类型的阱区，公共源区102位于衬底上部并采用第二导电类型；下选择栅图案146位于衬底与最低单元栅之间。(Google Patents)

进一步，垂直有源图案133下部的基源区137位于下选择栅146与衬底之间，并电连接公共源区102；137作为该下选择晶体管的源区。(Google Patents) 第二实施方式的图5A也清楚显示柱233、多个单元栅247、下选择栅246和底部公共源区202的顺序。

这里有一个对无效比对很重要的负面限定：制造过程中沟槽142确实暴露/以公共源区102为底部，但随后文献明确说器件隔离层149形成在沟槽142中。所以142最终是隔离结构，绝不能把它重新命名成导电source contact O。(Google Patents)

因此：

A：—。

B：部分D。 垂直有源柱 → 多存储器件 → 一个下选择晶体管 → 基源区137 → 公共源区102成立；第二独立源侧R和实体source contact均缺失。

C：D+M。 “相反导电类型的公共源区位于well内”直接公开，为结隔离提供了很好的结构基础；但该文献没有像CN101165909A那样进一步给出“擦除时well高压、source floating”的直接操作证据。

O＝未建立。沟槽142尤其不能当O。

五、CN101933097A——A的“真实block语义”很强，但物理O完全没有建立

这是A方向本轮最值得保留、也最容易被过度解读的一篇。实际公开日2010-12-29，申请人为Mosaid Technologies。(Google Patents)

说明书明确说，多个NAND存储单元串组合成一个block，对于给定block，各串共享字线、GSL、本地共同源线CSL和SSL，然后这些blocks排列成block array；每个block还有对应的本地开关逻辑。(Google Patents)

图2确实画出了多个NAND闪速单元块202，每一块各有本地开关逻辑208，中央存在GCSL分配。 图8进一步表明，本地逻辑中的晶体管804选择性地在GCSL与该block的CSL之间传递信号。

但这正是不能跨越的一步：

晶体管804不是目标O。 它是有源开关逻辑中的晶体管，不是位于两个多block群组之间、向下连接substrate common-source diffusion、向上连接source line的source plug/wall/contact。

所以A只能评价为：

D：多个真实memory blocks；每个block含多个真实NAND strings；存在local CSL与GCSL的层级源分配。

—：多个blocks组成第一组和第二组；同一个物理source contact O位于两组之间；省略内部contact形成多block group；O下接共源扩散、上接source line。

因此它可以帮助锁定“block”这个术语确实是真实memory block而非string/mat/row，但不能作为A的结构闭合文献。

六、一个非常重要的截止日后近失配：只能排除，不能使用

CN102163456A的实际公开日是2011-08-24，比你的截止日晚10天，所以无论其优先权、申请日多早，都必须排除。公报数据库同时明确列出2011-08-24为Publication Date。(Google Patents)

之所以值得记录，是因为其文字非常接近你本轮B的检索指纹：该文献是三维/垂直NAND，后面的可选实施方案明确允许每个NAND string设置至少两个地选择晶体管GST；另一个实施例还把横向晶体管LTR连接在GST与共源线CSL之间。(Google Patents)

这反过来说明本轮搜索词方向是对的，但它绝不能倒灌为2011-08-14之前的中文公开证据，也不能用其优先权日期补救。

七、对两个最薄弱环节的最终判断

目标A仍未补齐。 截止日前的中文文献中，本轮没有找到“第一组≥多个真实blocks｜同一物理O｜第二组≥多个真实blocks”，再同时完成“O下接substrate common-source diffusion、上接source line”的文献。CN101933097A只补真实block与分级CSL语义；CN102122661A只补实体共源接触几何。二者不能被写成单篇完整公开。

目标B也仍未单篇补齐。 目前截止日前中文证据可做到的最连续链是CN102122661A的：

vertical string → multiple memory cells → Q（一个lower select）→ common-source region/CSL 3 → O₁ → upper interconnect 344

缺的是同一pillar上的第二个独立源侧器件R。CN101165909A和CN101826528A也都只有一个源侧/下选择器件。

但目标C已经得到明显补强：CN101165909A直接给出“垂直NAND中N+ source line位于P-well，擦除时PW施加约20V而SL floating”；CN102122661A直接给出“共源区在堆叠侧方/非单元突出区域通过独立实体contact向上接出，而且contact不插入vertical channel”。这两点分别解决了“source与body/well是否必须同路径”和“独立source contact是否必然绕过source-side gate”两个兼容性疑点。(Google Patents)

因此，如果把本轮结果用于技术特征图，最稳妥的表述是：A＝仍有实质缺口；B＝只差第二源侧R这一关键连续环；C＝已有两条独立、截止日前、中文原始公开的强桥梁。 以上是专利文献检索与技术公开程度分析，不把多篇文献的拼合等同于单篇公开，也不作专利无效的法律结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

최종 정밀검색에서는 실제 한국 공개·공고일이 2011-08-14 이하인 문헌만 남겼습니다. CN103782344B 청구항 16의 기준 문언은 ① 복수 block들의 group 사이 substrate-coupled conductive member, ② 그 member에 의한 common-source bias, ③ 동일 pillar의 source-select device와 그 아래 별도 source-gate device입니다. Google Patents

최종 결론

쟁점 cutoff 내 한국 공보 최종 결과
Target A 완전 직접공개 확인되지 않음. 가장 가까운 신규 후보는 KR20060122772A이나, selected source-contact boundary는 강하게 보이되 좌우가 각각 “복수 block의 group”이라고 직접 정의되지는 않음.
Target B 완전 직접공개 확인되지 않음. KR20100089022A가 동일 vertical string의 source-side TG1/TG2까지는 매우 강하지만, common source → retained source contact/plug → source line 구간이 없음.
Target C 부분 직접공개 있음. KR20100089022A가 3D vertical NAND에서 body erase voltage 및 source-region/substrate PN junction을 직접 공개. 다만 erase 시 CSL floating 또는 독립 well-contact erase path는 미확립.
가장 중요한 잔여 gap (A) source contact 양측의 명시적 multi-block groups, (B) 같은 pillar의 두 source-side devices와 retained source-contact member의 결합, (C) 동일 3D 실시예에서 source path/well path 분리 + erase-time CSL floating.

아래의 “직접공개/명시선택/구조매핑”은 기술적 공개 강도를 표시한 것이며 법적 신규성·진보성 결론은 아닙니다.

1. KR20060122772A — Target A의 가장 가까운 신규 부분매핑

한국 공보번호: KR20060122772A, 「반도체 기억 장치」
실제 공개일: 2006-11-30
출원인: 가부시끼가이샤 도시바
패밀리: Google Patents Family ID 37463138. US7489010B2/US20060268612A1, JP2006332424A 계열. 제공된 기존 D1/D2/K1/S1/B1/B2/E1/C1 세트와 동일 계열로 확인되지 않아 이번 결과에서는 독립 후보로 남겼습니다. Google Patents

핵심 도면/본문/청구항: 도 1·2 및 청구항 1, 2가 중요합니다. 공보는 실제 erase-unit인 복수 block BLK0, BLK1, BLK2, …를 배열하고, BLK0/BLK1 사이에는 bit-line contact CT1, 그 “다음”인 BLK1/BLK2 사이에는 source-line contact CT2를 둡니다. 청구항 1도 “인접 block의 shared drain을 bit-line contact로 하고, 다음의 인접 block의 shared source를 source-line contact로” 하는 복수-block 배열을 청구합니다. 즉 모든 block boundary에 source contact가 있는 구조가 아니라는 점이 명시적입니다. Google Patents

동일 conductive member 연속 추적:
S2의 shared source diffusion 23s → 그 위치가 source-line contact position CT2 → common source line 26(CELSRC)가 23s에 직접 contact하여 WL 방향으로 연속합니다. 별도의 vertical source-contact plug를 넣는 구조는 아니며, source line 26 자체가 diffusion에 직접 닿는 형태입니다. 반대로 bit-line 측에는 별도 plug 27이 존재합니다. Google Patents

또한 source path와 별도로 p-well 12 → well contact CT5 → CPWEL 35가 존재합니다. CPWEL은 source-contact CT2 배열 위치에서 p-well에 접촉하지만 CELSRC와는 별도 금속/접촉 경로입니다. Google Patents

Target A 평가: 명시선택 + 구조매핑, 완전 직접공개는 아님.
강점은 정확히 사용자가 요구한 “일부 block boundary에는 source contact를 두지 않는” 효과입니다.

BLK0 | CT1(bit-line) | BLK1 | CT2(source) | BLK2 | …

따라서 CT2를 경계로 보았을 때 BLK0–BLK1이 내부 source contact 없는 2-block 묶음을 형성한다는 점은 상당히 강합니다. 다만 공보는 **“제1 group = BLK0+BLK1, 제2 group = BLK2+BLK3”**라고 양측 multi-block group을 직접 명명하지 않습니다. BLK2 이후에 다시 CT1을 거쳐 BLK3가 이어지는 반복을 일반 배열에서 읽어낼 수는 있지만, 그것은 엄격한 기준에서는 구조적 귀결/매핑이지 문언상 직접공개는 아닙니다. Google Patents

Target B: 불충족 — 평면 NAND이며 vertical pillar/Q-R 쌍이 없습니다.
Target C: source/well 물리경로 분리는 강하지만 3D NAND가 아니므로 엄격한 C에는 불충족.

남는 gap:
[≥2 blocks] group | source conductive member | [≥2 blocks] group이라는 양측 group 직접표현, vertical pillar, 별도 retained source plug/wall, 그리고 그 member가 common-source potential을 bias/supply한다는 기능적 문언입니다.

2. KR20100089022A — Target B/C의 가장 강한 신규 후보

한국 공보번호: KR20100089022A, 「수직 구조의 비휘발성 메모리 소자」
실제 공개일: 2010-08-11
출원인: 삼성전자주식회사
패밀리: Family ID 42397599. KR20100089014A와 priority/기술계열 연결이 표시되어 있으므로 89014A를 별도 독립 기술원으로 중복 계산하지 않았습니다. Google Patents

도면/청구항: 도 1a, 도 2–4, 도 13; 청구항 1, 2, 4가 핵심입니다. 청구항 1은 수직 semiconductor pillar의 측벽을 따라 NAND string을 형성하고 “적어도 한 쌍의 제1 선택 트랜지스터”를 둡니다. 청구항 2가 CSL을 추가하고, 청구항 4는 그 한 쌍이 “공통 소오스 라인 및 복수 memory cells 사이”에 위치한다고 직접 한정합니다. Google Patents

도 1a의 실시예는 더 직접적입니다. 동일 vertical NAND string에 MC들 → TG1/TG2 한 쌍 → CSL이 있고, 도 13에서는 제1/제2 ground-select transistor를 각각 GSL1/GSL2에 연결하여 서로 분리해 따로 동작시킬 수 있다고 명시합니다. Google Patents

동일 conductive path 추적:
vertical pillar상의 MC → TG2/TG1 → source region 110 → CSL.

기판 아래의 impurity region 110은 source region이 될 수 있고, 기판의 다른 영역과 PN junction을 형성하며, CSL이 이 영역 110에 연결된다고 직접 기재됩니다. Google Patents

그러나 여기서 중요한 절단점이 있습니다. 공보에서 확인되는 contact plugs 170/172/174는 각각 GSL/WL/SSL의 gate-electrode contacts입니다. 즉 사용자가 배제하라고 한 GSL gate contact이고, source region 110 → source contact/plug → separate source line을 이루는 retained source member가 아닙니다. Google Patents

Target B 평가: 직접공개(Q/R까지) + 미확립(source-contact tail).
MC → source-side TG1/TG2 → common source/CSL은 거의 정확히 맞습니다. 특히 TG1/TG2를 별도 GSL로 독립 제어하는 실시예까지 있습니다. 그러나 CN 청구항 16의 conductive-member 약점까지 닫으려면 필요한 common source → source contact/wall/plug → source line의 물리적 중간부재가 없습니다.

Target C 평가: 부분 직접공개. 소거 시 memory-cell body에 erase voltage를 인가하고 WL=0 V로 한다고 직접 기재하며, source region 110과 substrate의 다른 영역 사이 PN junction도 직접 공개합니다. Google Patents

다만 이는 “독립 well contact를 통해 erase voltage를 공급한다”는 공개까지는 아닙니다. 또한 erase 시 CSL floating이라는 직접 문언도 확인되지 않았습니다.

Target A: block-group/source-contact 배치가 없어 불충족.

남는 gap: retained source contact/plug/wall, multi-block group boundary, source path와 독립 well-contact path의 물리적 분리, erase-time CSL floating.

3. KR20100107661A — Target B의 명시적 선택안 보강 문헌

한국 공보번호: KR20100107661A, 「수직 구조를 갖는 비휘발성 메모리 소자의 제조방법」
실제 공개일: 2010-10-06
출원인: 삼성전자주식회사
패밀리: Family ID 42784780; US8133784B2 계열. 앞의 KR20100089022A와는 별도 family입니다. Google Patents

도면/본문/청구항: 도 1·2 및 제조 단면 도 3–10, 청구항 1·2. 도 1은 각 vertical string unit에 MC들, GST 및 SST가 수직 직렬 배열되고 GST source들이 CSL에 공통연결됨을 공개합니다. Google Patents

가장 중요한 문장은 GST 설명입니다. 도 1에는 단일 GST가 도시되지만 본문은 그 위치에 **“1쌍의 트랜지스터들이 직렬로 배열”**될 수 있다고 명시합니다. 바로 앞 문장에서 GST가 MC와 CSL 사이에 위치한다고 규정합니다. 다만 해당 한국어 문장은 후반부에서 GSL/SSL 표기가 일부 혼재되어 있어, 도면상 명확한 dual-GST 실시예가 아니라 명시적 선택안으로 평가하는 것이 안전합니다. Google Patents

또한 string units 사이 substrate의 노출 부분 100b에 impurity region 180을 만들고, 이것이 common source region을 포함하며 CSL에 전기적으로 연결된다고 명시합니다. Google Patents

동일 conductive member 연속 추적:
MC → (본문 선택안의 serial GST pair) → common-source region 180 → CSL.

하지만 region 180 형성용 opening은 제조공정의 개구이고, 최종 구조에서 도전성 source contact plug/wall로 남는 것이 아닙니다. 따라서 claim 16형 conductive-member로 추적할 수 없습니다. 실제 청구항 2 역시 최하부에는 단일 ground-select gate electrode를 명시합니다. Google Patents

Target A: 미확립. “memory cell block 13”은 다수 string unit을 포함할 뿐이며, source region 180은 block-group 사이가 아니라 string units 사이 substrate 부분입니다.

Target B: 명시선택, 그러나 완전 직접공개 아님. Dual source-side transistors가 문언상 선택 가능하고 3D vertical string/source region/CSL 환경은 동일 문헌에 있지만, pair가 실제 단면으로 구현된 동일 실시예 및 retained source contact가 없습니다.

Target C: common-source region의 substrate 형성은 직접공개이나, 독립 well/body path·PN junction·erase CSL floating은 미확립.

남는 gap: dual-GST가 실제 물리 단면에서 source region까지 연속되는 동일 실시예, retained contact/wall, block-group placement.

cutoff/중복·오탐 정리

  • KR20100088829A는 실제 공개일 2010-08-11인 3D source-contact 계열이지만 사용자가 지정한 기존 B계열 자료로 취급하여 새 독립 기술원으로 계산하지 않았습니다. Google Patents
  • KR20110012806A, 실제 공개일 2011-02-09, 역시 vertical channel/double-GST 검색에서 강하게 걸리지만, 기존 B계열과의 중복 가능성을 배제할 번호 매핑이 이 요청에는 없어 신규 독립원으로 보수적으로 산정하지 않았습니다. Google Patents
  • KR20100081559A, 실제 공개일 2010-07-15는 “floating CSL” 검색의 중요한 오탐입니다. CSL0/CSL1을 floating시키는 문언은 program verify 동작이고, erase에서는 semiconductor patterns에 erase voltage를 인가한다고만 합니다. 따라서 사용자가 요구한 erase-time CSL floating의 직접공개가 아닙니다. Google Patents
  • KR20110092523A는 실제 한국 공개일이 2011-08-18입니다. 따라서 우선일이 더 이르더라도 사용자의 2011-08-14 cutoff에서 명확히 제외됩니다. Google Patents

최종적으로 남는 청구항 16의 기술적 약점

가장 좁혀진 잔여 차이는 세 부분입니다. 첫째, cutoff 이전 문헌에서 source contact가 선택된 block boundary에만 존재한다는 구조는 찾았지만, 그 contact의 양측을 각각 복수의 실제 memory block으로 이루어진 제1/제2 group이라고 직접 공개한 3D 문헌은 이번 검색 범위에서 확인되지 않았습니다. 둘째, 동일 vertical pillar에서 두 source-side select devices는 직접 찾았지만, 그 아래 substrate common source를 retained conductive source contact/wall/plug를 통해 별도 source line으로 연결하는 동일 실시예까지 닫히지 않았습니다. 셋째, 3D 문헌에서 body erase와 PN junction은 확인됐지만, 독립 well/body bias path와 erase 시 CSL/ARVSS floating을 동일 실시예에서 결합한 cutoff 이전 한국 공보는 확인되지 않았습니다.

따라서 엄격한 단일문헌 매핑 기준으로는 KR20060122772A가 A의 selected-boundary/omission 약점을 가장 많이 줄이고, KR20100089022A가 B와 C의 Q/R·PN/body-erase 약점을 가장 많이 줄이지만, 어느 하나도 청구항 16의 남은 A+B conductive-member 연속성을 완결하지 못합니다.

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

Final targeted result

Using 14 August 2011 as a hard publication/public-availability cutoff, I did not find a new independent pre-cutoff publication that cleanly supplies the entire missing Target A or Target B limitation in one express embodiment.

The most important result is narrower:

  • Target A: the strongest pre-cutoff disclosure remains your already-known D2, US20090267128A1. Its same contact plug X performs the required physical jobs: it sits at selected inter-block shunt positions, reaches the common source diffusion, connects upward to the source wiring, and supplies/stabilizes source potential. The patent expressly allows non-periodic placement and omission of X at some block boundaries. Thus, if that express option is selected so that X remains only after runs of two or more erase blocks, X objectively lies between identifiable multi-block groups. But the patent never expressly labels those runs “groups of blocks” or says “one contact every N blocks.” I therefore classify this as express option requiring selection, not express multi-block-group disclosure. Google Patents
  • Target B: a useful new independent Samsung family, US20100195395A1, expressly gives the vertical-string memory cells → two distinct ground/source-side select transistors TG1/TG2 → CSL sequence. But its disclosed contact plugs 170 are gate contacts to the ground-selection gates, not a downstream common-source/source contact. Therefore the continuous Q→R→common-source→physical source contact→source line topology is not established in that single reference. Google Patents
  • Target C: I found two particularly useful independent bridge families—US20090310425A1 and US20060261404A1—plus a Toshiba n+/p-well structural bridge. They should not be merged with the Samsung two-select-device reference into a fictional single disclosure.

Claim 16's benchmark is as you described: it expressly requires a conductive feature coupled to the substrate “between groups of a plurality of the blocks”, configured to bias the strings' common source, and a source-gate device between the source-select device and the common source. Claims 17 and 19 further specify an n+ substrate diffusion and a wall-shaped conductive feature. Google Patents

1. D2 — US20090267128A1 — strongest Target A, but already known

Field Result
Publication US20090267128A1, Three dimensional stacked nonvolatile semiconductor memory
Actual publication date 29 October 2009 — safely before cutoff
Applicant/assignee Hiroshi Maejima; assignment to Toshiba recorded before publication; current assignee shown as Kioxia
Family status Known D2 family; JP2009266945A is a family counterpart. Not counted as a new independent source.
Exact physical member selected Contact plug X—not STL, STL•common, CNN, or the shunt area generally
Target A; also useful C support
Classification Express option requiring selection
Remaining mismatch No express phrase defining the spaces between surviving X contacts as “groups,” and no express “one X every N blocks” rule

The block definition is real, not merely strings or mats: the patent states that each block acts, for example, as an erase unit, and the source diffusion layer 24 is shared by the blocks. It puts contact plug X between blocks BK<i> and BK<i+1>, in a non-cell shunt region, so it does not have to pass through the stacked conductive layers. The same X has its lower end connected to source diffusion layer 24 and upper end connected to source line STL. X is expressly said to supply source potential and stabilize the source diffusion potential. Google Patents

The decisive optional-placement passage says the X plugs are shown periodically between BK0…BKn, but need not be periodic, and that although X is shown at all inter-block areas, it may be omitted from part of those areas. That is much stronger than a bare “block | contact | block” disclosure. It objectively permits, for example:

BK0 – BK1 – X – BK2 – BK3 – X – BK4 – BK5

so that one surviving X is physically between a first run of multiple blocks and a second run of multiple blocks. This is why I would retain it under your category express option requiring selection, while not upgrading it to “express disclosure” of the precise claim-16 group terminology. Google Patents

The first modification also connects the individual source lines STL to a common source line STL•common. That does not alter the identity of the relevant claimed-member analogue: it remains X. Google Patents

Exact loci: Figs. 15–23 for the second embodiment/shunt contacts; Figs. 24–26 for the common-source-line modification; description corresponding to patent ¶¶[0147]–[0149], [0184]–[0191], [0193]–[0197]; claims 1/15 for source-diffusion/contact-plug topology and dependent common-source-line claims. The parsed Google text independently confirms all critical physical relationships above.

2. US20100195395A1 — new independent Target B core, but no downstream source contact

Field Result
Publication US20100195395A1, Non-volatile memory device having vertical structure and method of operating the same
Actual publication date 5 August 2010
Applicant/assignee Samsung Electronics Co., Ltd.
Family status New relative to your listed core families. US12/860,049 is identified as a continuation-in-part; its later publication should not be counted as another independent technical source for this disclosure.
Physical Q/R The two ground-selection transistors TG1 and TG2 on each vertical NAND string
Candidate source member No qualifying physical source contact was found
Target B through the common-source node, but not complete B
Classification Two-device topology: express disclosure / figure-and-text-supported structural mapping. Full Target B: not established
Remaining mismatch No physical source contact/conductive plug on the CSL side of R; contacts 170 are gate contacts

The publication date and Samsung ownership are explicit. Google Patents The patent describes vertical semiconductor poles and vertical NAND strings and states that TG1 and TG2 are between the common source line CSL and the memory cells and are connected in series to the memory cells. Another embodiment separately controls the two ground-selection devices. Claims 7–13 independently anchor the vertical poles/strings and pairs of selection transistors. Google Patents

This gives the essential:

vertical pillar → memory cells → Q → R → common source

with Q/R being two distinct source-side devices associated with the same string. The impurity-doped source region 110 can form a PN junction with the substrate and is connected to the CSL; alternatively that source region itself can function as CSL. Google Patents

The failure is important: contact plugs 170 connect ground-selection gate electrodes 162 to GSL1/GSL2. Those are gate contacts, not contacts to source region 110 or CSL. They cannot be relabeled as claim 16's conductive source member. Google Patents

Exact loci: Figs. 1–4 and 13–14; description of Fig. 1 expressly placing TG1/TG2 between CSL and MC; description of Fig. 13 distinguishing the two ground-select gates; claims 1–7 and especially claims 7, 8, 12 and 13. Google Patents also identifies the related US12/860,049 application as a continuation-in-part, so I did not double count it. Google Patents

3. US20090310425A1 — strong new Target C bridge

Field Result
Publication US20090310425A1, Memory devices including vertical pillars and methods of manufacturing and operating the same
Actual publication date 17 December 2009
Applicant/assignee Samsung Electronics Co., Ltd.
Family status Independent of the core families you listed; count once
Exact source member Source contact S_CT / conductive source-contact plug 260B
Target C
Classification Express disclosure
Remaining mismatch Source contact is not disclosed between multi-block groups; only one lower source-side select structure, so not Target B

This is one of the strongest bridge references because it keeps the functions physically identifiable rather than conflating them. The CSL is accessed through source contact S_CT, and the fabrication embodiment identifies conductive plug 260B connecting the underlying source region S, with upper conductive line 296 contacting that plug. Google Patents

More importantly for compatibility, Table 1 and Fig. 10 expressly distinguish the paths during erase:

CSL = floating, while
Well = positive erase voltage VERS.

The text repeats that the lower select line and CSL float while the positive erase voltage is applied to well 100. Thus the common-source access path is physically/electrically distinct from the body/well bias operation; no inference from three unrelated structures is necessary. Google Patents

The source contact is also implemented in a non-cell/edge-access construction, including the alternative S_CT structure described with Figs. 7A/7B and the process of Figs. 19A/B–21B. Google Patents

Exact loci: Figs. 2–3 (CSL/S_CT topology); Figs. 7A–7B (S_CT configuration); Fig. 10 and Table 1 (CSL floating, well at VERS); Figs. 19A/B–21B (source region S → plug 260B → upper conductive line 296); operating-method claims including the erase sequence. Publication/assignee are independently confirmed by the bibliographic record. Google Patents

A caution: the specification also discusses an n+ common-source diffusion/p-type substrate PN junction in its background. I would not treat that background statement as though it were necessarily the identical S_CT embodiment.

4. US20060261404A1 — new independent Target C source/body-path bridge

Field Result
Publication US20060261404A1, Vertical NROM NAND flash memory array
Actual publication date 23 November 2006
Applicant/assignee Micron Technology, Inc.
Family status Divisional of US10/738,783; one Micron family, not in your known-family list
Exact features Source-line contact 414 and, separately, substrate connection 534
Target C
Classification Express disclosure
Remaining mismatch One source-side select gate at the source end, not Q/R; no block-group placement

The vertical NAND strings are formed on substrate pillars. Select gates 410 at the ends couple a string to a bit-line contact 412 and a source-line contact 414. The disclosure separately says isolation may extend into the substrate to form individual P-wells, including an embodiment in which each P-well contains one NAND string and can be biased in isolation from other strings. Google Patents

Fig. 5 then shows a different physical feature, substrate connection 534, for biasing the P-doped substrate; Fig. 6 includes that body connection in the equivalent circuit. Thus this reference is particularly clean for the Target-C proposition source access and body-bias access can be physically separate. I am deliberately not treating 414 and 534 as the same conductor. Google Patents

Exact loci: Figs. 4A–4D, especially the source-line-contact embodiment; Fig. 5 (substrate connection 534); Fig. 6 (equivalent circuit); claims covering the source line/select-gate topology and separate P-well arrangements. Google Patents identifies this application as a divisional of US10/738,783. Google Patents

5. US20090146190A1 — narrower Toshiba Target C structural bridge

Field Result
Publication US20090146190A1, Semiconductor memory device and method for fabricating semiconductor memory device
Actual publication date 11 June 2009
Applicant/assignee Toshiba Corp.; current assignee shown as Kioxia
Family status Independent pre-cutoff Toshiba family
Exact feature n+ source region in p-well Ba1, coupled to source line SL
Target C
Classification Express for n+/p-well geometry; figure-and-text-supported structural mapping for the resulting PN-junction implication
Remaining mismatch No discrete source-contact member identified; one source-side selection transistor; no block-group source shunt

The publication record gives the June 2009 public date. Google Patents In the vertical memory-string embodiment, the source-side selection gate SGS lies below the memory string, and the specification expressly says that the source is the n+ region formed in p-well Ba1. Google Patents

That is good structural support for a source diffusion physically separated from the p-type body by the n+/p junction. I would nevertheless classify the “PN junction” wording itself as figure-and-text-supported structural mapping, because this particular passage gives the doping relationship rather than expressly naming the junction.

Exact loci: Figs. 3–4 and their description of the vertical string, source-side selection transistor SSTrmn/SGS, p-well Ba1 and n+ source region.

6. US20050128843A1 — tempting Target A wording, but reject

Field Result
Publication US20050128843A1, Nonvolatile semiconductor memory
Actual publication date 16 June 2005
Applicant/assignee Toshiba-related family; Toshiba assignment recorded before publication
Family status Independent older Toshiba family
Candidate feature Source shunt line SH1
Target A
Classification Not established
Remaining mismatch Same-member failure and inadequate multi-block-group mapping

This reference deserves recording because its wording is superficially attractive: SH1 is described as disposed “between the memory cell array blocks”, at roughly every 530 data-transfer lines. But SH1 is connected to a separate substrate contact SB and separate contacts for source line SL. Therefore the positional shunt conductor, substrate-contact conductor, and source-line contacts are not one identical physical feature. Google Patents

That alone is enough to reject it under your same-member rule. The disclosure also uses “block” in ways that make a direct claim-16 multi-block-group mapping unsafe; it describes a NAND unit of serially aligned memory cells as a block and about 2048 such blocks along an array direction. Google Patents

Exact loci: Figs. 1–2 for CS/SL wiring; later source-shunt layout figures; description expressly identifying SH1, SB and source-line contacts as separate pieces. Publication was 16 June 2005. Google Patents

Strict-cutoff exclusions

Three hits are particularly useful as checks that the cutoff was applied to publication, not priority:

Publication Why excluded
US20120268996A1 Has an enticing 21 Apr 2011 priority date and expressly says each memory-block group contains two or more memory blocks, but was not published until 25 Oct 2012. It is unusable under your rule. Google Patents
US20110199804A1 Actual publication 18 Aug 2011—four days late. Google Patents
US20110199829A1 Actual publication 18 Aug 2011—also four days late. Google Patents

The 2012 Hynix document is a particularly good warning against priority-date substitution: it has almost exactly the desired express plural block-group terminology, but that terminology did not become publicly available through this US publication before the cutoff. Google Patents

Net claim-16 mapping

On the record found in this targeted sweep, I would preserve the distinctions this way:

Target A: D2 remains the best evidence. Contact plug X is a genuine same physical member for position + substrate/common-source diffusion + source wiring + source-potential function. The multi-block-group aspect exists only by making an expressly permitted non-periodic/omission selection. Classification: express option requiring selection. No stronger independent pre-14-Aug-2011 express “groups of multiple blocks | same source contact | groups of multiple blocks” publication was located.

Target B: US20100195395A1 materially improves the two-device topology evidence: two distinct TG devices, same vertical string, both source-side, serially between cells and CSL. But the disclosed plugs are gate contacts. Therefore the entire Q→R→common source→source contact→source line chain in one pre-cutoff reference remains not established.

Target C: US20090310425A1 is the strongest operational bridge because it simultaneously shows an identifiable physical source contact S_CT/260B and expressly makes CSL floating while the well receives erase voltage. US20060261404A1 independently shows source-line contact 414 versus separate body connection 534. US20090146190A1 adds a useful n+-source-in-p-well structural bridge. These are separate references and should stay separate; none cures Target B by being grafted onto the Samsung TG1/TG2 disclosure.

That leaves the two genuinely narrow residual weaknesses exactly where they should be: (i) express multi-block grouping around the same D2-type source contact, rather than grouping obtained by selecting D2's omission option, and (ii) a single pre-cutoff vertical-NAND reference that continues beyond two serial source-side devices to a physical common-source contact on their source side.

 


权利要求12

根据权利要求11所述的设备，其中： 所述多个串包括两个串；且 其中所述漏极选择栅极、所述源极栅极及所述源极选择栅极中的每一者至少部分地环绕与所述两个串相关联的两个柱。

技术特征:
H 其中： 所述多个串包括两个串 (0)
I 其中所述漏极选择栅极、所述源极栅极及所述源极选择栅极中的每一者至少部分地环绕与所述两个串相关联的两个柱。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 权利要求12无效检索报告

检索日期：2026年9月16日至17日（北京时间）。执行：权12专属子agent claim12_search；R0初始轮及R1补充轮均由该子agent完成。

一、结论与评估范围

仅就权利要求12自身记载的附加特征，当前最强路线为 CN102148059A + US20110024816A1 的创造性组合，主观成功可能性中心值84%，合理判断区间74%—89%。初始轮为76%，补充R1获得同柱双源侧栅的实体截面及明确文字后提高至84%，按用户设定的中心值80%门槛停止补充。区间不是统计置信区间，84%也不是完整从属权利要求的法律胜诉率，更不是保证。

单篇CN102148059A新颖性路线仍评76%，主要争议是图14双地选择线电路如何继承图3—6的实体环绕构造。不得将补充文献的结构补入单篇新颖性比对；达到80%的是创造性组合及本项综合判断。

本报告按委托不并入权利要求11的技术限定，但为防止错误比对，保留权12术语本身的合理技术含义：源极栅极SG与源极选择栅极SGS为两个可区别的栅极；不能以同一个普通源侧栅重复对应。两个栅是否必须采用不同驱动信号，本项文字未限定，本报告不自行加入。

二、权利要求及特征拆分

用户提供的权12全文：

根据权利要求11所述的设备，其中：所述多个串包括两个串；且其中所述漏极选择栅极、所述源极栅极及所述源极选择栅极中的每一者至少部分地环绕与所述两个串相关联的两个柱。

原文经主agent对用户PDF物理第2—3页目视复核；Google Patents本案权利要求12用于交叉检查。本案是被评价对象，不作为在先技术。

编号 本项自身特征 本次解释及比对约束
F1 多个串包括两个串 “包括”按开放式含义处理：可以从更大阵列识别其中两串，不限整台设备恰好两串。
F2 与这两个串相关联的两个柱 应识别两串与两柱的对应；一根柱两侧的两串不能直接替代两根柱。
F3 漏极选择栅极至少部分环绕这两个柱 同一漏侧栅对应所选两柱。
F4 源极栅极至少部分环绕这两个柱 应识别独立于F5的源侧栅实体及其位置/功能。
F5 源极选择栅极至少部分环绕这两个柱 与F4是两个栅，且F3、F4、F5对应同样两柱；电路共线本身不足以证明实体环绕。

三、检索方法与逐轮四语检索式

Google Patents直接检索页曾返回安全访问错误，未取得可读结果。因此使用外部搜索的 site:patents.google.com 限域检索，随后打开Google Patents具体公开号全文，并核验原始PDF。下面链接是同一查询的可复核入口；不能声称每个Google搜索结果页都在浏览器中逐一打开。原始工具响应已保存。

严格资格条件为 公开日 < 2011-08-15，最晚2011-08-14。R0先宽检，逐篇核定公开日；R1增加 before:2011-08-15 仅帮助缩小搜索，外部搜索仍返回晚期文件，故未把搜索日期语法当作公开号公开日证明。优先权日、申请日不替代公开日。合并查询响应不能精确拆分各语种的独立命中数，不报告虚构总命中数或逐语零命中。

R0 初始轮（9月16日）

语言 实际提交的查询式 检索入口
中文 site:patents.google.com "源极栅极" "两个" "柱" 复核检索
英文 site:patents.google.com "source gate" "two pillars" NAND 复核检索
韩文 site:patents.google.com "소스 게이트" "기둥" 메모리 复核检索
日文 site:patents.google.com "ソースゲート" "柱" メモリ 复核检索
中文·同义 site:patents.google.com "地选择线" "柱" "两条" 复核检索
英文·同义 site:patents.google.com "two ground select lines" "pillars" 复核检索
韩文·同义 site:patents.google.com "접지 선택" "기둥" "두" 复核检索
日文·同义 site:patents.google.com "接地選択" "柱" "２つ" 复核检索

另执行了英文source gate/source select/pillars及2010、韩文소스 선택/기둥/2010、日文ソース側選択/柱状/2010的扩展；并用两条地选择线、2011、韩国优先申请11989以及英文公开号194357作族检索。既有工作底稿仅作线索，D1、D1e及D2均重新在线核验。

合并响应检得本案及大量晚期/无关功率器件，随后锁定D1/D1e双地选择线方案。日文JP2010199314A提供柱周选择栅线索，但不能补独立第二源侧栅；韩文同族D1k晚公开，排除。已目视D1图3、图14时，仍保留双GSL实体环绕缺口，初评76%。

R1 补充轮（9月16日至17日）

补充目标：查找同柱双源侧选择器件的实体环绕构造，结合D1已经明确的同行多柱共用控制层，查明能否形成有结合动机的结构实现。

语言 实际提交的查询式 检索入口
中文 site:patents.google.com "半导体柱" "两个" "选择晶体管" before:2011-08-15 复核检索
英文 site:patents.google.com "vertical" "source select" "two" "surround" before:2011-08-15 复核检索
韩文 site:patents.google.com "기둥" "선택 트랜지스터" "두" before:2011-08-15 复核检索
日文 site:patents.google.com "柱状" "選択トランジスタ" "２つ" before:2011-08-15 复核检索

同轮追加英文 "multiple select" "vertical" "pillar" patent before:2011-08-15、中文 site:patents.google.com "柱" "两个源" "2010"，并沿D2的Google Patents“Cited By”打开 US20110024816A1。公开号独立全文首次直接打开失败，沿已返回链接打开成功；随后下载其Google Patents PDF并核对图1、2、3及段[0048]、[0052]—[0064]。

四语合并检索返回JP2005085938A、JP2010287872A等待查线索和多篇晚期文件。决定性新增是沿引证追踪发现的D3，不是声称四语每种都各找到一篇完整破坏性文献。主证附图3/4/6/14及段[0069]—[0088]、[0106]—[0109]也在本轮继续目视核对。

轮次 主要证据变化 中心值 是否进入下一轮
R0 初始 D1明确同行双GSL电路，但其环绕几何需要进一步论证 76% 是，制定R1实体实现补检
R1 补充 D3图3及[0064]给同柱两个源侧栅的实体环绕；与D1同行共层和明确双GSL需求相结合 84% 否，中心值已达到80%
R2—R12 未执行，不虚构日志 不适用 用户所设“12轮仍不足”停止条件未触发

四、文献资格与作用

实际采用的合格文献

编号 独立公开号、标题及链接 申请人/权利主体核验 公开日 本项作用及限制
D1 CN102148059A：非易失性存储器件、其操作方法和包括其的存储系统 三星电子株式会社 2011-08-10 首选基础；图3/4/6的同行柱和共用栅层，图14双源侧GSL。
D1e US20110194357A1：Nonvolatile memory devices, operating methods thereof and memory systems including the same Samsung Electronics Co Ltd 2011-08-11 D1相关同族英文文本，用于交叉核对图14/15；不按第二个独立发明累计证据。
D2 US20080253187A1：Multiple select gate architecture Micron Technology Inc 2008-10-16 图2/4及权16—18给串联双源侧选择栅与GIDL问题；其实施结构为平面NAND，不能补柱周环绕。
D3 US20110024816A1：Flash memory device having verticle channel structure 公开首页列Hui-chang Moon等五位发明人，Google原始申请人显示Individual；转让事件2009-12-23受让人为Samsung Electronics Co Ltd 2011-02-03 R1关键新增；[0048]及图2给双GST；[0052]—[0064]和图3给柱120及栅156/158的环绕实体。

D1与D1e的标题、共同优先申请及内容关联已核验，但不同国家文献的全部内容不能无条件视为完全一致；本报告中文主证定位均回到D1自身。

排除、降级及未核实线索

公开号/线索 处理 原因
KR20110092523A 按日期排除 Google全文核实公开日2011-08-18；虽然优先权2010-02-09，仍晚于截止日。
US8797806B2及CN103782344B 被评价专利家族，不作对比证据 命中目标用语仅能解释术语和追踪引证，不是独立在先公开。
JP2010199314A 降级为技术线索 柱周源选择线的描述涉及源侧柱SCb与漏侧柱SCa；未核得三个栅同时环绕本项同样两柱的完整组合，不用于本项概率提升。
JP2005085938A、JP2010287872A 未达到证据标准 检索摘要有早期垂直选择器件；全文访问失败，未完成日期与关键内容的全文核验，不列合格主证。
US20100238732A1 未核实线索，不采用 由相关页面背景引证引出；多次具体页面未取得正文，不以引证表推定覆盖。
US20100118606A1 未完成核实，不采用 检索摘要有多地选择线，全文读取未成功，且未证实体柱共栅。
CN109841241A、CN108933139B、KR102347181B1、KR102415401B1、JP6128750B2、US20180090208A1等 检索级排除，不用于证明 合并响应呈现晚期公开或晚期家族信息；未用其优先权日倒推资格，也未把摘要当完整公开。其他明显无关功率器件/接口文献不进入候选证据表。

五、关键定位及逐特征比对

D1原始PDF的关键位置：说明书第7—9页（物理第10—12页）段[0069]—[0088]；说明书第12页（物理第15页）段[0106]—[0109]；附图第3、4、6、13页分别为图3、4、6、14。D1原始PDF

D3定位：说明书段[0048]、[0052]—[0055]、[0060]—[0064]；图1、2、3分别在PDF物理第2、3、4页。D3原始PDF

特征 D1（结合图3/4/6/14及对应段落） D3（图1/2/3及对应段落） 组合判断
F1 包括两串 [0082]允许同行串数量n；图6/14同一行可选NS11和NS12 [0060]多个柱与串；图1多列 覆盖，不要求整体恰好两串。
F2 两串相关两柱 [0075]每柱关联NAND串；采用两根不同柱，避开图18的一柱双串替代例 [0052]—[0055]柱120与串对应 覆盖。
F3 同一漏侧栅部分环绕两柱 [0069]—[0079]及图3/4示栅层沿行延伸；[0087]同行共SSL；映射SSL1对应两柱 [0064]明确156环绕各柱，但图3所画两柱共位线，不应据此说二者共SSL 主要由D1提供同行共栅及空间结构。
F4 另一源侧栅SG部分环绕同样两柱 [0106]图14的GSL11为NS11/NS12/NS13共有；[0107]—[0108]定位为外侧邻CSL栅；双栅实体环绕仍有解释环节 [0048]近CSL的GST1；[0064]下方158环绕柱，图3能见分立栅层 以D1的GSL11对应SG，借D3实体双栅实现补强。
F5 源选择栅SGS部分环绕同样两柱 [0106]同一行另共GSL21；[0107]与外侧栅区分，邻存储字线；实体关系同上 [0048]近存储单元GST2；[0064]上方158环绕柱 以D1的GSL21对应SGS，不能把GSL11一栅重复使用。

以上F4/F5映射是按位置、串联通路和具体栅实体作出的技术对应，不因两文献把器件统称“地选择”就直接等同本案术语。D3的GST1和GST2可共用一个驱动信号，但仍有两个物理栅；D1则明确给两条GSL及不同电压。组合保持D1的两个栅控制连接，不把D3的驱动短接强加给D1。

图证与推导边界

  1. D1图3为同行多柱的连续栅层，图4为跨不同行的剖面；本次选两柱应沿图3的同一行，不是把图4画出的三个不同行柱直接称为共用同一栅。
  2. D1[0083]明确图6是图3—5结构的等效电路；[0106]明确图14是图6存储块的双地选择线变型。该承接为原文明示。
  3. **图14自身不画环绕实体。**把双GSL均实现为沿原柱的环绕层，是结合原有结构的技术解释；不能声称[0106]逐字公开了双层环绕。
  4. D3图3直接画两个源侧158栅层，[0064]逐一说明其环绕柱；但是图3两个柱被绝缘170分开，不证明图中二柱的横向栅连续。D3贡献是“同柱双源侧环绕栅实体可实现”，D1贡献是“同一行多个柱共层及双GSL选择需求”。两项证据的职责不同。
  5. 图6的7个存储单元加一GSL与图14的6个存储单元加两GSL可以支持层数配置变化的理解，但本报告不把特定编号221必然被改作GSL21写成原文事实。

六、可提出的无效路线

路线A：D1单篇新颖性，76%

论证以D1图3—6的同行NS11/NS12两柱及三个控制层角色，再以[0106]明确双GSL改型。若审理者认可这一交叉引用直接、无歧义地延续每一控制层的实体环绕形式，本项可能被单篇覆盖。

限制：环绕是本项的核心空间限定，不能只凭等效电路得出；这一争议尚不足以单篇给80%以上。D1e只能协助核对语言和公开内容，不能消除同族共同存在的几何解释风险。

路线B：D1 + D3创造性，84%（首选）

以D1为最接近现有技术，选定同行两根柱及其串，并保留D1原有沿行共用的漏极选择层和源侧层布局。假设审理者认为D1对新增内侧GSL21的实体环绕形式未达到直接公开标准，则客观待解决的问题为：如何在现有同行多柱垂直NAND结构内实体实现已提出的串联双源侧控制，以改善源端电场/漏电控制。

结合动机来自D1[0106]—[0108]自身的双源侧栅与GIDL控制目的；D3[0048]、[0055]、[0064]及图3提供同一技术领域、同样柱状沟道的两层源侧栅实体。采用该层叠环绕形式时，沿D1同一行保留每层横向共用形态，两层均围绕所选NS11、NS12对应柱；同时保留D1的外侧GSL11和内侧GSL21分别控制关系。这样得到三个分立栅层各自环绕同样两柱。

这属于将D1已经要求实现的双源侧电路落到D3已经公开的同柱实体结构，而不是从本案倒推一个原本不存在的双栅需求。D3重点虽是位线接触，但明确公开的双源侧栅实体仍可用于实现D1的既有需求；并不需要复制D3位线包覆形状或其两柱的剖面布置。

主要抗辩与剩余风险：

  • D1图14可能允许其他实体实现，环绕层并非唯一；因此本路线按创造性提出，不伪装成单篇新颖性。
  • D3双GST的示例共信号驱动，D1采用分别偏置；回应限于采用实体分立栅层及其与柱的关系，D1自身已明确提供分别偏置教导。
  • 三个栅的“共用”是否要求连续一体电极，而不仅是连接到相同线，会影响评价。D1同行连续导电层为主要支持，正式图示应标明同一行和截面方向。
  • 若“源极栅极”被结合全案解释为比“近源端的第二串联控制栅”更特殊的物理机理，本项单独评价不能解决该争议；不得将本报告84%移用为完整权11+12的成功率。

路线C：D1 + D2创造性，77%（备用）

D2图2、图4及权16—18证明NAND源侧串联两个选择栅已有目的和实现，尤其与GIDL/编程干扰有关；可增强双栅选择的技术动机。其平面实施例不证明环绕垂直柱，因此对R0的空间缺口不如D3有效，不宜为了凑数升级为首选三篇组合。D1+D3已足以构成较清晰的两篇路线。

路线 中心值 含义
D1单篇 76% 新颖性；实体延续解释仍有风险
D1+D3 84% 创造性；本项首选，判断区间74%—89%
D1+D2 77% 创造性备用；缺直接三维环绕实现
综合本项判断 84% 取最强可论证路线，不把路径概率相加

84%的依据是：主证直接给出同行多柱共栅和双源侧控制需求，补充证据消除了“第二源侧栅如何实体围绕柱”的大部分实现不确定性；保留约16%的中心风险主要针对术语解释、横向共层结合及审理者对技术启示充分性的判断。该数字来自定性证据评价，未使用历史案例统计或校准模型。

七、可行动结论及留存

建议正式材料以 D1为主、D3为结合文献，制作同行NS11/NS12的定位示意；引用D1[0075]、[0079]、[0082]—[0088]、[0106]—[0108]及D3[0048]、[0052]—[0055]、[0064]，把原文明示和组合推导分开写。D1单篇新颖性列为备选。D2仅用于双栅动机的独立旁证；韩文晚公开同族不进入证据组合。

R0及R1均真实执行。中心值已达到用户设定门槛，停止进一步补充，不宣称风险已经归零或完整从属项必然无效。若后续审查档案显示本案“源极栅极”的限缩含义，须重新校准概率。

已保存原始响应、逐轮日志、D1关键页面图像及D3完整Google Patents原文/PDF，位置为： _research/claims12_15/claim12/。本报告未改动原始用户专利PDF，也未运行LibreOffice。

各项检索由子agent独立执行，主agent复核范围、日期与结论。 概率为既定分析范围内的主观评估；检索局限和剩余缺口详见正文。

 


权利要求13

根据权利要求11所述的设备，其中所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。

技术特征:
J 其中所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B · 2011年8月15日前公开文献

权利要求13检索报告

检索日期：2026年9月16日至17日 · 按委托仅评价各项自身记载特征

CN103782344B 权利要求13无效检索报告

检索及核验日期：2026年9月16日至17日（北京时间）
执行者：权利要求13专责子agent（claim13_search）
结论版本：完成初检及12轮补充检索后的最终版

一、结论与研究边界

最终主观证据估计为65%，合理区间50%—75%，未达到80%。 最有贡献的组合为 KR20110037470A + US7646641B2。前者提供共享字线、按行选择的三维串群及柱间n型共源区域；后者提供处在两侧单元组之间的真实共源扩散。关键缺口仍是“同一个串块的相邻子块，恰由该扩散区域空间分隔”的完整对应。12轮补充已完成，按委托要求停止继续追求80%阈值。

本报告依用户指定，仅评价权利要求13本项明文特征，不并入权利要求11的源极栅极、源极选择器件及其他技术特征。由此得出的数字是本项单独附加特征被合格公开证据否定的主观论证把握，不是完整从属权利要求被国家知识产权局宣告无效的统计概率。新颖性路径约40%（25%—55%），最强创造性路径约65%（50%—75%），两者不能相加。

资料中的技术说明仅作为证据阅读；本报告的任务、日期标准与停止规则来自用户委托，不来自专利文献内的任何指示。公开日期严格要求早于2011年8月15日，即最晚2011年8月14日。未将优先权日、申请日或较晚同族的内容替换成早公开证据。

二、本项文字、特征拆分及解释

本项原文：

根据权利要求11所述的设备，其中所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。

原文已由主agent对用户PDF物理第2—3页目视核对，并与CN103782344B的Google Patents文本交叉核验。

编号 仅本项要求的特征 比对时的限制
F13-1 多个串形成串块中的一个子块 需要整串群及上一级串块的层级，不把一个串内的若干字线片段当然等同于多个完整串的子块
F13-2 该串块还有相邻子块 需要证明处于同一个串块，不能将两个独立存储块直接改名为子块
F13-3 本子块通过扩散区域与相邻子块分离 扩散区域须为真实半导体掺杂区域；绝缘沟槽、氧化物、导电接触本身不能替代；分离可为空间分隔，不额外要求电隔离

本案图5—8的说明把子块529与n+扩散530联系起来；528及导电部件524属于块间源极结构，532/533则为数据线。说明书指出扩散530可降低阱中的电流电阻，因此不能把“分离”限缩为电学隔断。也不能把本案具体柱数、交错列数及n+种类作为本项未记载的额外限定。出处为上述本案链接的图5—8说明。

三、检索方法及实施局限

初检R0及补充R1—R12均由本子agent独立负责，每轮实际执行中文、英文、韩文、日文四式，共52式，随后针对相关结果核验原文。四语是查询语言，不意味着必须找到四种语言各一件有效文献。

曾直接访问Google Patents关键词及截止日检索页，工具返回Internal Error。因此全部轮次透明采用网页检索中的 site:patents.google.com 限定，继续访问该数据库具体专利全文。普通搜索不保证执行Google Patents专属日期语法，本文所有入选文献另看Publication date核验。申请人名称、分类和年份也是搜索关键词，不能等同于严格的数据库字段过滤。检索结果由工具按每轮四式合并返回，无法可靠给每个结果指定唯一命中语言。

精确子块+扩散检索大量命中本案同族、2012年之后的三维NAND专利，以及与半导体无关的“扩散”噪声。部分专利页和附图链接访问失败，列明限制；本报告不把搜索摘要当作已核验全文，也不声称已逐幅目视核验全部对比文件附图。

四、合格公开文献及其贡献

以下“合格”只表示公开时间及原文可核验，不表示足以单独破坏本项。

代号 公开号、题名与原文链接 公开日；申请人/权利主体信息 具体定位、贡献及缺口
D1 KR20110037470A：NAND flash memory array with columnar single crystal channel and virtual source/drain and manufacturing method thereof 2011-04-13；首尔大学产学协力团（서울대학교산학협력단） 图1、2、4说明，权1及制造方法：k×n柱、k行上选栅、共享m字线，柱间注入n型共源区40。最接近串群层级与扩散位置；未明确块/子块名称，连续共源面也未专设子块边界条。
D2 US7646641B2：NAND flash memory with nitride charge storage gates and fabrication process 2010-01-12；Silicon Storage Technology Inc.；最初转让记录另涉及Actrans 图2—4、7—9说明及权1：共源扩散51在两侧单元组之间延伸并由两侧共享。提供真实扩散及两侧组空间关系；缺同一个串块内子块的层级确认。
D3 JP2008118085A：Flash memory device and manufacturing method thereof 2008-05-22；Hynix Semiconductor Inc. 图3及制造说明：源选择线之间的结区为共源CS，源触点位于其上。支持NAND共源结区的常规布局；不能证明两側属于同一串块的子块。
D4 CN101842849A：具有多个单元基底的与非闪速存储器 2010-09-22；Mosaid Technologies Inc. 图2、4、9A/9B、10说明：NAND串共源n+区域82、分开阱部分及隔离装置。支持扩散源和阵列划分背景；文献的独立块/阱部分不能直接改称本项子块。
D5 US7804718B2：Partial block erase architecture for flash memory 2010-09-28；Mosaid Technologies Inc. 图7a—7c说明：子块300/302/304由同一串内字线区间选定。它证实“子块”一词的多义性；不提供扩散区域分隔整串群，不列入主组合。
D6 KR100735929B1：낸드형 플래시 메모리 어레이 및 그 동작 방법 2007-07-06；Samsung Electronics及首尔大学产学协力财团 图2、3及相关说明：SOI中的N型共源220与浅结源漏240、体偏置。仅支持掺杂源区技术背景；未见块内相邻子块的完整空间关系。
D7 US20090180324A1：Semiconductor Constructions, NAND Unit Cells, Methods Of Forming Semiconductor Constructions, And Methods Of Forming NAND Unit Cells 2009-07-16；原申请字段Individual，发明人Ramaswamy/Sandhu；2008-01-17转让给Micron 图3—7说明：交替n/p外延层与沟槽；仅作为本案引证追踪。不能把基底可含diffusion layers的泛称解释成子块间扩散边界。
D8 US20090230454A1：Memory array with a pair of memory-cell strings to a single conductive pillar 2009-09-17；原申请字段Individual，发明人Pekny；2008-03-13转让给Micron 摘要及实施例的双串/单柱架构贡献串排列背景；未定位本项的子块间扩散区。检索命中的diffusion多属引证标题，不作正文披露。
D9 KR20090106869A：3차원 메모리 장치 및 그것의 구동 방법 2009-10-12；Samsung Electronics 图4、权6—11：不同层阵列、独立阱电压，层间绝缘膜，杂质区103/105/107。层间绝缘不能替代本项扩散分隔。

D2的时间线列有US20050276106A1于2005-12-15公开，但该A1全文在本次访问中失败，主证据直接采用本身已早于截止日的D2 B2文本。D3的时间线列有US20080099821A1（2008-05-01）、CN101174635A（2008-05-07）、KR100810414B1（2008-03-04）；未逐字核验这些同族的一致性，因此不把它们另算独立证据。

五、排除文件及未核实线索

文件 状态/排除理由
US20130044549A1 / US8797806B2 本案同族；本案家族表记载A1为2013-02-21、B2为2014-08-05。精确命中子块529/扩散530并不能证明早于截止日公开。
JP2013004123A 2013-01-07公开；Toshiba。虽2011-06-14申请/优先权早于截止日，仍不符本任务日期条件，不能用于弥补子块源线缺口。
KR101069420B1 D1的授权版本2011-09-30晚公开，不能据其后续文本增加D1内容；仅用2011-04-13的A文献。
US9627067B2：Erasable block segmentation for memory 2017年公开的近似子块结构线索；全文页访问失败，未核出截止日前可用同族，不列入无效组合。
US5699298A 1997-12-16公开，Macronix。图2有子阵列与埋入扩散导体，但未核出本项NAND整串群关系；仅一般存储阵列背景。
US20060203544A1 搜索摘要有源扩散界定组的线索，原文重复访问失败；公开号年份不能替代公开日及全文核验，故不作合格组合证据。
JP2005116119A、JP4175991B2、JP2000222895A 搜索摘要分别涉及分离晶体管/字线片段/擦除子块；原文访问失败或未完成核验，不将摘要或名称作为F13-3的披露。
CN112289798A、CN117044421A、CN109690776B 搜索命中的晚公开3D源极/子块文献，仅作同义词线索，不进入截止日前证据池。

以上为与本项相关的主要候选；明显属于加密、图像扩散、无线资源子块等噪声只在逐轮日志概述，未假装完成专利实体核验。

六、逐特征比对

“明确”指从已核原文可直接定位；“推论”指需要解释或进一步证据；“缺失”指当前定位不足，不能以组合文字填补。

本项特征 D1：KR20110037470A D2：US7646641B2 D3：JP2008118085A D4/D5限制
F13-1 多个串构成串块的子块 多柱串及按行上选栅明确；将共享字线阵列和每一行对应串块/子块属于结构推论 串行单元行明确；两侧多个串群的子块层级未明示 NAND串明确；子块层级缺失 D4明确独立存储块；D5子块是串内字线片段
F13-2 同串块的相邻子块 相邻行、共享m字线有支持；“同串块子块”仍待解释确认 扩散两侧组相邻；“同一串块”未确认 共源两侧布局不当然等于同一块 不可把独立块、独立阱或字线片段直接改名
F13-3 扩散区域将相邻子块分离 柱间n型共源40明确；是连续面还是与子块边界对应的分隔区存在争议 共源扩散51及两侧共享明确；可支持空间分隔，不是绝缘沟槽 源极结区明确；仍缺子块边界关系 D4其他隔离结构、D5偏置分段均不等于扩散区边界
全部关系同一实施例直接公开 未达到明确完整覆盖 未达到明确完整覆盖 未达到明确完整覆盖 不可作为单篇完整覆盖依据

D1无“block”或“sub-block”字样本身并不自动构成区别特征；应看技术结构能否直接且无歧义地对应。本报告已给予共享字线与分行上选栅实际贡献，但没有因此自动把任何连续源面认定为子块间分隔。对应D2，也没有把相邻的独立串端部阵列直接视为同一个串块内的子块。

七、最强攻击路径与不足

1. 新颖性：D1单篇

拟议路线是将D1共享m字线的k×n柱阵列视为串块，k个行上选栅各自关联的一组完整串视为子块，柱间n型区域40则位于相邻串群之间。该映射比仅靠“子块”同词命中更有技术基础。

然而，D1的原文未明确将连续共源区用于形成子块边界；“柱间存在扩散”与“子块由扩散区分开”仍存在关系限定的差距。只要权利人对该空间关系作合理解释，单篇完整覆盖就可能不能成立。故不建议把D1写成已确证破坏新颖性；评估约40%。

D2单篇的弱点更集中在同一串块的层级。D2可强化扩散区的位置判断，但不能直接替代D1进行毫无争议的新颖性攻击。新颖性论证不能把D1与D2拼接成一篇公开。

2. 创造性：D1为起点，结合D2

D1起点已有共享字线的多串阵列和分组选择；假定差异为在相邻串群边界组织扩散源区，可考虑D2的共源扩散在两侧单元组间延伸的布置。合理的结合问题是：在已有分组阵列中，如何组织共用源极接入及相邻串群的布局；避免把技术问题写成“如何实现本项扩散分隔子块”而带入答案。

D2的作用是给出真实半导体扩散共源的空间安排。两个文件均属NAND源区及布局技术，具有可解释的结合方向。但D2为平面串架构，D1已有连续共源面；将其改成或局部组织为边界条是否带来独立益处、是否仍维持D1工艺与电流路径，需要另外的设计证据。尤其不能先用本案图5确定目标，再从D1取“行”、D2取“扩散”，宣布天然有结合动机。

因此，D1+D2是可继续准备、存在争议的创造性组合，不是已充分证成的80%组合。D3可作源结制造常规性的备选说明，不推荐无目的堆叠D1+D2+D3。D5不能补足层级：其子块语义与本项不一致，将其加入主要增加后见之明风险。

八、概率依据及停止决定

采用专家主观证据分级而非统计模型，围绕公开资格、特征覆盖、技术关系一致性和结合动机四方面判断；没有把命中文件数量、查询轮数或同族数量当作成功率。区间表达尚未解决的解释分歧，不是通过样本算出的置信区间。

路线 中心值 主观合理区间 决定性理由
D1单篇新颖性 40% 25%—55% 真实扩散及行串群有依据，块/子块边界对应仍为推论
D2单篇新颖性 30% 20%—45% 扩散两侧组位置强，同一串块层级弱
D1+D2创造性 65% 50%—75% 两种关键结构均有早公开依据，但存在平面到三维布局迁移及改造动机争议
D1+D3备选创造性 55% 40%—65% 常规源结位置有支持，不能独立解决层级对应

达到80%需要更直接的早公开材料：例如明确共享同一组字线、独立选择的完整串群，并在群与群之间标出扩散源条及其作用。当前12轮补充没有找到该证据。继续凭措辞放宽或叠加弱文献提高数值不符合本报告的证据标准，故按委托的12轮上限结束。

实际准备无效请求时，应优先取得D1/D2官方公开文本及所引图页，核对韩文原文和中文译文，再把上述映射及其争议写明。本报告未评价被排除的上位权利要求11；如把本项带回完整从属权利要求，必须重新评估整体方案。

九、逐轮结果概览

轮次 检索方向 本轮证据变化 轮末估计
R0 四语直接子块/扩散/分离 CN101842849A等背景；未完整覆盖 25%
R1 精确子块+扩散短语、剔除晚公开 本案同族及晚公开占主导 25%
R2 子阵列+共源扩散 部分块擦除语义不符；出现D3线索 25%
R3 杂质区同义词、三维串 多为晚公开 25%
R4 subblocks、拡散層、直接引证 早期子块线索增加，仍缺关系 30%
R5 same block/同一块 NOR噪声及无法核验线索，未补足 30%
R6 扩散两侧组/串群 新增D2的真实共源扩散位置 55%
R7 共源与整串子块层级 旧文献多为字线片段；D2日期合格 55%
R8 东芝四语路径 出现D1线索，尚待全文核验 55%
R9 三星四语路径、韩国源区 D6背景，D1韩文访问失败 55%
R10 美光路径、核验D1英文页 D1原文与2011-04-13公开日确认 65%
R11 分类与关键词交叉 无新增可补足关键关系的证据 65%
R12 变体合并、排除本案、早期分离引证 仍未补足；达到12轮补充上限 65%

十、完整四语检索式及执行记录

以下为原样检索式与复现链接；正文字段限制及访问失败说明见第三节。所有轮次均已实际执行，不是建议留待未来执行的检索计划。

完整日志说明

检索日期：2026-09-16至17（北京时间）。执行者：子agent claim13_search；初检R0，补充R1—R12，共13轮、52条实际四语检索式。R0—R10在9月16日执行；R11—R12在9月17日执行。

Google Patents直接检索页返回Internal Error后，采用网页检索工具执行site:patents.google.com限定查询，再打开Google Patents原文。下列链接用于复现查询，不表示用户打开后排序不变。before:publication及普通年份关键词在替代搜索引擎中不保证有效；每个拟用文献另核公开日期。搜索结果按工具合并返回，不能保证命中归属于哪一个单独语言查询，故只记录整轮命中。

R0

日期：2026-09-16；轮末主观证据估计：25%。

策略：直接检索子块、扩散区域及分离的四语对译；网页检索时间2026-09-16。日期语法作为检索线索，所有候选仍须逐件核对公开日。

  • 中文：site:patents.google.com NAND 子块 扩散区域 分离 before:publication:20110815
  • 英文：site:patents.google.com NAND "sub-blocks" "diffusion" before:publication:20110815
  • 韩文：site:patents.google.com NAND 서브블록 확산 영역 분리 before:publication:20110815
  • 日文：site:patents.google.com NAND サブブロック 拡散領域 分離 before:publication:20110815

结果：中文命中CN101842849A（2010-09-22）；日文命中JPH05251669A等；未发现同时明确同一串块子块及扩散分隔的证据。韩英结果噪声及晚公开多。初评25%。

R1

日期：2026-09-16；轮末主观证据估计：25%。

策略：移除可能被通用搜索忽略的日期语法，使用精确四语子块/扩散短语；主动剔除截止日后公开及本案同族。

  • 中文：site:patents.google.com "子块" "扩散" NAND 存储器
  • 英文：site:patents.google.com "sub-block" "diffusion region" NAND
  • 韩文：site:patents.google.com "서브 블록" "확산 영역" NAND
  • 日文：site:patents.google.com "サブブロック" "拡散領域" NAND

结果：命中US9627067B2（晚公开待查同族）、本案US8797806B2、US11664076B2（晚公开）；未新增合格完整覆盖证据。Google Patents直接查询页Internal Error，采用site:patents.google.com替代。复评25%。

R2

日期：2026-09-16；轮末主观证据估计：25%。

策略：将子块扩展为子阵列，检索共源扩散线及其空间分隔；沿本案引证追查部分块擦除。

  • 中文：site:patents.google.com NAND 子阵列 共源 扩散 隔离 2010
  • 英文：site:patents.google.com NAND "subarrays" "diffusion" "source" before:2011
  • 韩文：site:patents.google.com NAND 서브어레이 공통 소스 확산 분리
  • 日文：site:patents.google.com NAND サブアレイ 共通ソース 拡散 分離

结果：新增JP2008118085A和US5699298A线索。US7804718B2全文核验显示子块是字线片段，并非整串组成的相邻子块；JP2010118580A未发现扩散分隔。暂无完整覆盖，25%。

R3

日期：2026-09-16；轮末主观证据估计：25%。

策略：扩散同义词扩展为杂质区域/impurity region/불순물/不純物，侧重三维串布局。

  • 中文：site:patents.google.com 三维 NAND 子块 源极 杂质 区域 2010
  • 英文：site:patents.google.com "NAND" "sub-block" "impurity region" 2010
  • 韩文：site:patents.google.com "3차원" "서브 블록" "불순물 영역"
  • 日文：site:patents.google.com "三次元" "サブブロック" "不純物"

结果：主要返回CN112289798A、CN117044421A等晚公开三维结构；无新增可用早公开关键证据，25%。

R4

日期：2026-09-16；轮末主观证据估计：30%。

策略：测试subblocks无连字符以及日文拡散層；沿本案直接引证向早期Micron、Samsung检索。

  • 中文：site:patents.google.com NAND 子块 共源线 扩散 2008
  • 英文：site:patents.google.com NAND "subblocks" "diffusion"
  • 韩文：site:patents.google.com 낸드 "서브블록" "확산"
  • 日文：site:patents.google.com NAND "サブブロック" "拡散層"

结果：命中JP2005116119A、JP4175991B2早期子块线索；核查US20090180324A1、US20090230454A1、KR20090106869A原文，仍待判断实际扩散分隔，暂30%。

R5

日期：2026-09-16；轮末主观证据估计：30%。

策略：明确加入同一块/same block，查找共源扩散位于块内而非块间的披露。

  • 中文：site:patents.google.com NAND 同一块 源极 扩散 子阵列
  • 英文：site:patents.google.com NAND "same block" "source diffusion"
  • 韩文：site:patents.google.com 낸드 "동일 블록" "소스" "확산"
  • 日文：site:patents.google.com NAND "同一ブロック" "ソース" "拡散"

结果：新增US20060203544A1线索但原文访问失败；US7053440B2命中是NOR结构。本案精确原文仍占主导。JP2008118085A核实早公开，但没有同块子块层级，30%。

R6

日期：2026-09-16；轮末主观证据估计：55%。

策略：不强求子块命名，改检索扩散区两侧的串组/群，按真实结构判断。

  • 中文：site:patents.google.com NAND 扩散条 分隔 串组
  • 英文：site:patents.google.com NAND "groups" "separated" "diffusion regions" 2010
  • 韩文：site:patents.google.com NAND "스트링들" "확산 영역" "분리"
  • 日文：site:patents.google.com NAND "ストリング" "拡散領域" "群"

结果：有效新增US7646641B2，图4/9共源扩散51由两侧单元组共享；有整串排列及真实扩散条，缺两侧群同属一个串块。估计升至55%（40%—65%）。

R7

日期：2026-09-16；轮末主观证据估计：55%。

策略：围绕共源线查子块与整串群的层级，并核验新主文献早公开版本。

  • 中文：site:patents.google.com "NAND" "子块" "源" 2005 2006 2007
  • 英文：site:patents.google.com "NAND" "sub-blocks" "common source" before:2011
  • 韩文：site:patents.google.com "낸드" "서브 블록" "공통 소스" 2010
  • 日文：site:patents.google.com "NAND" "サブブロック" "共通ソース" 2010

结果：新增WO2008106778A1为US7804718B2同族，仍属字线片段。US20050276106A1打开失败，但US7646641B2本身2010-01-12合格；不依赖较早A1正文。复评55%。

R8

日期：2026-09-16；轮末主观证据估计：55%。

策略：以东芝/Toshiba/도시바为申请人语义线索，扩展子阵列与扩散层检索。

  • 中文：site:patents.google.com 东芝 NAND 子阵列 扩散 2010
  • 英文：site:patents.google.com Toshiba NAND "sub-array" "diffusion" 2009
  • 韩文：site:patents.google.com 도시바 NAND 서브 어레이 불순물 영역
  • 日文：site:patents.google.com 東芝 NAND サブアレイ 拡散層 2009

结果：新增KR20110037470A（2011-04-13）线索，随后原文核验通过。k行上选栅与共享字线有助块内串群论证，柱间n型共源40有助扩散分隔，但当轮尚未完成原文核验，仍55%。

R9

日期：2026-09-16；轮末主观证据估计：55%。

策略：Samsung/三星四语申请人路径，检索三维子块掺杂源极；核查上轮韩国候选。

  • 中文：site:patents.google.com 三星 三维 NAND 子块 掺杂 源极
  • 英文：site:patents.google.com Samsung "NAND" "sub-block" "doped" 2010
  • 韩文：site:patents.google.com 삼성 "3차원" "서브블록" "소스" 2010
  • 日文：site:patents.google.com サムスン NAND サブブロック 拡散

结果：检索主要晚公开CN108140643A等。KR100735929B1提供N型共源注入与body bias，但未见子块层级；KR20110037470A韩文页失败，待英文页核验，仍55%。

R10

日期：2026-09-16；轮末主观证据估计：65%。

策略：Micron/美光路径与后引文献反向定位；继续核验KR20110037470A英文页面。

  • 中文：site:patents.google.com 美光 NAND 子块 扩散 2010
  • 英文：site:patents.google.com Micron NAND "sub-block" "diffusion" 2009
  • 韩文：site:patents.google.com 마이크론 NAND "서브" "확산"
  • 日文：site:patents.google.com マイクロン NAND "サブブロック" ソース

结果：KR20110037470A全文与公开日核验成功，共享m字线/k行上选栅及柱间n型共源40将证据提升至65%（50%—75%）。新命中JP2013004123A晚公开，不可使用。仍缺显式块内子块边界扩散区。

R11

日期：2026-09-17；轮末主观证据估计：65%。

策略：以G11C16/0483、G11C16、H10B43分类文字结合四语关键词交叉检索，避免只看同义词命中。

  • 中文：site:patents.google.com "G11C16/0483" "子块" 扩散
  • 英文：site:patents.google.com "H10B43" NAND "subarray" "diffusion"
  • 韩文：site:patents.google.com "G11C16" NAND "서브블록" 확산
  • 日文：site:patents.google.com "G11C16" NAND "サブブロック" 不純物

结果：分类交叉检索多为晚公开，JP2005116119A检索摘要说明子块分割用晶体管且属于串内页面分段，不能补全本项。无新增关键合格证据，65%。

R12

日期：2026-09-17；轮末主观证据估计：65%。

策略：最后一轮合并中日韩子块/子阵列变体，加入2010/2011及排除本案文本；追查早期分离晶体管引证，作证据闭环。

  • 中文：site:patents.google.com NAND "子块" "扩散区域" -CN103782344B -CN103782344A -US8797806B2
  • 英文：site:patents.google.com NAND ("sub-block" OR "subarray") "diffusion" "2010" -US8797806B2
  • 韩文：site:patents.google.com 낸드 ("서브블록" OR "서브 어레이") "확산" "2011"
  • 日文：site:patents.google.com NAND ("サブブロック" OR "サブアレイ") "拡散" "2011"

结果：未新增能补足同块相邻子块由扩散区分隔的合格公开文本；JP2000222895A和US20060203544A1原文仍访问失败，仅列线索不入组合。最终65%（50%—75%），12轮补充后未达80%，按要求停止。

归档位置：无效分析/权利要求12-15/权利要求13_检索报告.md。独立执行日志与机器可审计记录位于_research/claims12_15/claim13/。

各项检索由子agent独立执行，主agent复核范围、日期与结论。 概率为既定分析范围内的主观评估；检索局限和剩余缺口详见正文。

 



 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按照“仅日文公开文本 + Google Patents + 实际公开日严格早于2011-08-15”又做了多轮定向检索。针对 CN103782344B 权利要求13的特征 J，建议把它拆成：

  • J1：层级关系——多个 string 构成较大的 string block，而其中又存在 string 的子组/sub-block；

  • J2：物理分隔关系——相邻子组之间存在 diffusion region（扩散区域），而不是仅有绝缘沟槽、选栅线或普通接触孔。

本轮的核心结论是：**尚未检出一篇在2011-08-15以前公开的日文专利，能够像目标专利一样逐字、无争议地同时公开“同一个 string block 内的多个 multi-string sub-block + 相邻 sub-block 由 diffusion region 分隔”这一完整关系。**但是，已经找到几篇对 J 非常有价值的日文专利，其中 JP2009266945A、JP2000091546A、JPH02112286A 最值得保留。

日文专利 公开日 对J的贡献 评价
JP2009266945A 2009-11-12 3D BiCS；一个 block 内明确有多个 NAND cell units/string；同时明确存在 N型 source diffusion layer 24 最强，优先保留
JP2000091546A 2000-03-31 一个 block 内多个 NAND cell units；明确记载 block 内 NAND units 的共通 source region以及 n+ region 的组织关系 很强
JPH02112286A 1990-04-24 多个 NAND basic blocks；明确 common source region 13 = n+ diffusion layer 很强的早期基础证据
JPH0982922A 1997-03-28 明确 n 个 NAND cell units 构成一个 block J1强，J2弱
JPH11176960A 1999-07-02 相邻 NAND cell units 具有独立 source diffusion regions，可证明 unit 级 source diffusion 布局 辅助
JP2007123514A 2007年 source-line contact 位于相邻 NAND cell units 的 select transistors 之间 辅助J2空间关系
JP2009054942A 2009-03-12 NAND cell unit 一端明确为 source diffusion layer X(SL) 辅助扩散区性质
JP2011040142A 2011-02-24 多个 NAND cell units 的集合构成 block J1补强

1. 当前最重要：JP2009266945A

JP2009266945A《三次元積層不揮発性半導体メモリ》，东芝，实际公开日为 2009-11-12，明确满足时间限制。(谷歌专利)

这是本轮最值得关注的文件，因为它已经进入了与目标专利高度接近的 BiCS三维 NAND 架构。

对J1的公开非常强

文献明确区分二维 NAND 与 BiCS-NAND，并写明：

“BiCS-NANDでは、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が複数個”

即：

一个 block
→ 同一 bit line 下存在多个 NAND cell units
→ 多个 cell units 分别通过 SGD<0>…SGD<5>选择。

进一步的具体实施例是：block BK<i+1> 内具有 6个 NAND cell units，SGD<0>～SGD<5>分别与这6个单元连接。(谷歌专利)

这已经非常接近 J 前半句：

“所述多个串包括串块的子块”

因为这里不是简单“一个block有很多随机string”，而是一个 block 内存在多个可以分别选择的 NAND string/cell-unit 单元。

同一篇还公开了真正的 diffusion layer

它明确记载：

“ソース拡散層24は、N型拡散層”

即 source diffusion layer 24 本身就是N型扩散层。多个柱状 active layers AA 的下端连接到该 source diffusion layer，每个 active layer 上形成 NAND cell unit。(谷歌专利)

而且文献还公开，相邻两个 block BK、BK<i+1> 共用 source diffusion layer 24，并在两个 block 之间设置与 source diffusion layer 24 相连接的 contact plug X。(谷歌专利)

因此结构已经出现：

**block内多个3D NAND strings

  • N型 source diffusion layer

  • adjacent blocks

  • 两个 block 之间存在与 source diffusion layer 相连的结构。**

但不能夸大

它仍然没有直接说：

一个“大 block”内部再划分成两个“sub-block”，并由 diffusion region 作为两个 sub-block 的边界。

这里 BK 和 BK<i+1> 被称为两个完整 block，不是同一 block 中的两个 sub-block。

所以：

  • 对 J1：很强；

  • 对 diffusion region：很强；

  • 对“diffusion region 正好分隔同一 block 内两个 sub-block”：仍有最后一个层级差异。

Google Patents：JP2009266945A

2. JP2000091546A——对“block内多个NAND units + common source region”非常重要

JP2000091546A《不揮発性半導体記憶装置》，东芝，公开日 2000-03-31。(谷歌专利)

它对 J 的价值实际上很高。

文献首先明确：

“１ブロック（BLOCK）内には、ロウ方向に複数のNANDセルユニットが配置される。”

即：

一个 block 内沿 row direction 配置多个 NAND cell units。 (谷歌专利)

这直接解决“block → plural strings/cell units”这一层级关系。

更加重要的是，[0228]-[0230] 明确讨论：

block 内 NAND cell units 共通的、沿 row direction 延伸的 common source region；

并说明传统布局的 active region 是：

  • 沿 column direction 延伸的、形成 NAND cell unit 的直线区域；

  • 与沿 row direction 延伸的、形成 common source region 的直线区域；

两者形成格子状结构。(谷歌专利)

而文献又明确把 NAND active region 描述为包括 channel region 和 n+ region，并将 NAND cell unit 的 source region 明确称为 n+ region。(谷歌专利)

从结构意义看，它已经出现：

一个block
→ 多个NAND cell units
→ cell-unit方向的有源区域
→ 横向common-source区域/n+ source structure。

这比普通的“相邻两个 memory cells 共用 source/drain diffusion”强得多。

对J的关键价值

如果目标专利中“sub-block”的解释允许侧重于block内部的一组 strings/cell units，JP2000091546A 对“block内部已经通过 source-related semiconductor region 对 NAND string 布局进行组织”的论证很有帮助。

不过，它依然没有明确说该 common-source region 的两侧分别构成两个 sub-block。

因此我会把它定位成：

J 的非常强创造性补证，而不是目前可以直接认定完整公开 J 的单篇新颖性文献。

Google Patents：JP2000091546A

3. JPH02112286A——极早的“NAND basic block + n+ diffusion common source region”

这篇很值得留下。

JPH02112286A《不揮発性半導体メモリ》，东芝，实际公开日 1990-04-24。(谷歌专利)

文献直接把结构定义为 NAND基本ブロック（NAND basic block），并明确：

  • 13：n+ diffusion layer 构成的 common source region；

  • 14：同样由 n+ diffusion layer 构成的 NAND basic block drain region；

  • 15：NAND basic block 内 memory cells 的 source/drain regions，也由 n+ diffusion layer 构成。(谷歌专利)

而且权利要求明确针对：

“基本ブロックが複数個設けられた不揮発性半導体メモリ”

即包含多个 basic blocks的非易失性存储器。(谷歌专利)

说明书还有一个特别值得关注的布局：

左右两个 NAND basic blocks 可以共享一个 contact。

因此，该文献很早就建立了：

**多个 NAND basic blocks

  • 每个 basic block 的物理源/漏扩散区域

  • n+ diffusion common-source structure

  • 相邻 basic block 的紧凑布局。**

与J相比，差别主要仍在：

目标 J 的“sub-block”是同一个更大 string block 的下级单元，而这篇的 NAND basic block 本身更接近一根 NAND string/basic unit，并没有明确再套一层“大 block → sub-block”。

所以它非常适合证明：

采用 n+ source diffusion region 作为相邻 NAND basic units 的源侧结构，远早于临界日已经属于成熟 NAND 阵列布局。

Google Patents：JPH02112286A

4. JPH0982922A——J1的很干净证据

JPH0982922A，东芝，公开日 1997-03-28。(谷歌专利)

它明确说明：

n 个 NAND cell units 构成一个 “block”。

具体地，bit lines BL1～BLn 分别连接多个 NAND cell units，n 个 NAND cell units 共用 selection gates/control gates，这 n 个 NAND cell units 构成一个 block。(谷歌专利)

因此，如果无效论证需要证明：

“由多个 strings/cell units 组成一个更高层次的 block”

那么 JPH0982922A 是非常干净的早期证据。

但它没有进一步明确把 n 个 units 再分成两个或更多 sub-block，也没有说这些 sub-block 被 diffusion region 分隔。

所以：

J1：强；J2：基本没有直接贡献。

5. JPH11176960A——相邻NAND units的source diffusion布局

这是 JP3447939B2 的公开文本 JPH11176960A，实际公开日为 1999-07-02。Google Patents 的法律事件栏明确记录该公开日期。(谷歌专利)

该文献值得注意的地方是：

各 NAND cell unit 的 source 本身就是 source（diffusion layer）；

而且 row direction 相邻的两个 NAND cell units 的 source diffusion layers 可以分别独立形成。(谷歌专利)

这说明截止日很早以前：

NAND unit → 独立 source diffusion region → adjacent NAND units

这一物理关系已经明确。

但它采用 STI element isolation film 对各 diffusion sources 进行电隔离，即：

diffusion regions 被绝缘区分隔，

而不是 J 所要求的：

sub-blocks 被 diffusion region 分隔。

因此不能倒置逻辑，只宜作为辅助证据。

6. JP2007123514A——“相邻NAND cell units之间存在source-side结构”

JP2007123514A 明确说明：

为了减少 contact area，通常由两个相邻 NAND cell units 共用一个 contact，并且：

bit-line contact CB 和 source-line contact CS 均形成在相邻 NAND cell units 的 select gate transistors 之间。(谷歌专利)

这一文件的价值在于明确了：

NAND cell unit A
— source-side/contact region —
NAND cell unit B

这种“相邻 string units + 中间源侧区域”的空间布局。

但是，它的“separator”明确是 source-line contact，不是 diffusion region 本身，因此只能辅助 J2，不能直接等同。

7. JP2009054942A——确认source diffusion layer就是NAND string端部结构

JP2009054942A 公开：

  • memory cells/select gates 通过 diffusion layer X 串联形成 NAND cell unit；

  • NAND cell unit 的一端是 source diffusion layer X(SL)；

  • 另一端是 drain diffusion layer X(BL)。(谷歌专利)

这篇不能解决“sub-block”，但可以用于说明：

把一个 NAND string/string unit 的端部限定为 source diffusion region，在截止日前是明确公开的常规物理结构。

它适合作为解释 JP2000091546A 或 JP2007123514A 时的补充证据。

8. JP2011040142A——临界日前较晚但很干净的block/string层级证据

公开于 2011-02-24，仍严格早于 2011-08-15。

该文献明确：

“ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は…ブロックBLKを構成する。”

即：

多个 NAND cell units 的集合 → block BLK。 (谷歌专利)

这是非常清楚的 J1 基础证据。

但没有 sub-block + diffusion separator，因此只是补强。

本轮最重要的判断

目前日文数据库中，最接近 J 的技术链不是普通的“memory cells共享扩散层”文献，而是以下三篇：

第一主证：JP2009266945A

它解决：

3D NAND
→ 一个 block 内多个独立 NAND strings/cell units
→ N型 source diffusion layer。

其中一个 block 内六个 NAND units 且由 SGD<0>～SGD<5>分别选择，这与目标专利的 string-group/sub-block 思路已经非常接近。(谷歌专利)

第二主证：JP2000091546A

它解决：

一个 block 内多个 NAND cell units
→ block 内存在与这些 cell units 对应的 common-source region
→ active area 中包括 n+ source regions。 (谷歌专利)

第三补证：JPH02112286A

它解决：

多个 NAND basic blocks
→ common source region 明确由 n+ diffusion layer 形成。 (谷歌专利)

对特征J的建议比对

特征J的子要素 JP2009266945A JP2000091546A JPH02112286A
多个strings/NAND units 明确 明确 明确basic blocks
一个较大block包含多个strings 明确，且为3D NAND 明确 较弱
strings存在进一步分组/可独立选择 很强：6个units由SGD0-5分别选择 一般 一般
diffusion region 明确：N型source diffusion layer 24 明确source/n+ region体系 明确：n+ diffusion common source region
相邻结构之间存在source-side区域 block之间明确存在source diffusion/contact结构 block内部common source结构 basic-block/source-region结构
同一大block内部两个sub-block 未明确 未明确 未明确
两个sub-block“由diffusion region分隔” 未直接明确 未直接明确 未直接明确

因此，当前检索状态应当准确表述为：

日文现有技术已经分别、而且相当强地公开了 J 的技术基础，但暂未找到一篇截止日前日文专利把 J 的最后层级关系完整写死。

尤其是 JP2009266945A + JP2000091546A 的组合最值得加入权利要求13无效材料：

JP2009266945A：一个3D NAND block内具有多个可分别选择的NAND string units，并存在N型source diffusion layer；
＋
JP2000091546A：一个block内配置多个NAND cell units，且明确存在block内NAND cell units的common-source region/n+ source-region布局。

这两篇结合起来，对 J 的创造性攻击明显比继续堆积“相邻memory cells共享source/drain diffusion layer”的普通NAND文献更有价值。

**当前最值得继续深挖的唯一窄缺口已经可以进一步收敛为：寻找 2011-08-14 以前日文公开中明确出现“一个block内两组以上NAND strings/string units，并且两组之间正好布置source diffusion/common-source diffusion region”的附图或文字。**这才可能把现在的“强组合证据”提升成对 J 更接近单篇完整公开的证据。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

围绕 CN103782344B 权利要求13的特征 J，我按“严格早于 2011-08-15 的实际公开日”反复检索 Google Patents，并把“真正能够补 J 的文献”和仅仅泛泛涉及 NAND string 的文献区分开。

特征 J 可拆成两个关键层次：

  • J1：多个 NAND 串不是简单并列，而是在一个较大的 string block/block 内形成若干“子块/子组”；

  • J2：相邻子块之间由**扩散区域（diffusion region）**分隔。

先给结论：**目前检索到的截止日前英文专利中，US5790457A 是对 J 最有价值的单篇早期文献；US20080067573A1 对“相邻 NAND string 之间的 impurity diffusion region”公开最直接；US20090267128A1 对“一个 3D NAND block 内包含多个独立 NAND cell units/strings”公开最强。三者形成目前最有价值的 J 证据链。**但是，截至本轮检索，尚未发现 2011-08-15 以前公开的英文专利，像目标专利那样在单篇中逐字同时明确“sub-block of a block of strings + neighboring sub-block + diffusion region”。

检索结果

文献 实际公开日 对 J 的贡献 强度
US5790457A Samsung, Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions 1998-08-04 明确公开多个 pluralities/groups of NAND strings；这些 NAND string groups 由 substrate ground line GL 分隔；GL 可为形成在相反导电型半导体衬底中的 N-type stripe-shaped semiconductor region 很强，当前最佳单篇
US20080067573A1 Samsung, Stacked memory and method for forming the same 2008-03-20 明确公开相邻 NAND strings 的 GST 之间具有 impurity diffusion region 109CS，作为 neighboring NAND strings 共用的 common source region 很强，J2 最直接
US20090267128A1 Toshiba, Three dimensional stacked nonvolatile semiconductor memory 2009-10-29 明确公开 BiCS 3D NAND 中一个 block 内存在多个 NAND cell units，例如同一 BK<i+1> 中有六个 NAND cell units，并可分别选择；另明确 source diffusion layer 24 是 N-type diffusion layer 很强，J1/3D 桥梁最佳
US20100155810A1 Samsung, Multi-layer nonvolatile memory devices having vertical charge storage regions 2010-06-24 一对 vertical cell strings 被明确定义为一个 active pattern group，多个 group 排列且彼此分离；另有 doped common source region 中强
US20050145923A1 SST, NAND flash memory with enhanced program and erase performance 2005-07-07 common source diffusion 51 为 N 型扩散；选择栅位于该 diffusion 上，并由扩散区域两侧的两组 cells 共用，形成非常清楚的“group—diffusion—group”结构 中强，补 J2
US5568421A Toshiba, Semiconductor memory device… 1996-10-22 明确 n+ diffusion layers 由 impurity diffusion 形成；多个 NAND cells/string 位于 block 中；说明 block 与 n+ diffusion/element regions 的组织关系 中等辅助
US20110149655A1 Non-volatile memory cell array 2011-06-23 公开 NAND strings 成对配置、共享 bit-line contact 而采用 distinct source lines 辅助

上述公开日均满足“2011-08-15之前”的限制。例如 US5790457A 的公开日为 1998-08-04；其优先权日为 1996-11-12。(谷歌专利) US20080067573A1 的实际公开日为 2008-03-20。(谷歌专利) US20100155810A1 和 US20110149655A1 分别公开于 2010-06-24、2011-06-23。(谷歌专利)

1. 最重要：US5790457A

这是本轮最值得保留的英文文献。

该专利明确说明，一个存储器部分包含 four pluralities or groups of NAND strings，这些 NAND string groups：

“are separated from each other by a substrate ground line GL…”

并进一步说明 substrate ground line GL 可以是：

“a segmented stripe-shaped region of first conductivity type (e.g., N-type) in a semiconductor substrate of second conductivity type (e.g., P-type)”

即：**多组 NAND strings → 组与组之间由衬底中的 N 型条状掺杂半导体区域分隔。**其权利要求1还明确限定第一、第二 plurality of NAND strings，以及位于二者之间的 first ground line。(谷歌专利)

这与 J 的结构关系非常接近：

J US5790457A
多个串 多个 NAND strings
子块/子组 pluralities / groups of NAND strings
相邻子块分隔 groups separated from each other
分隔结构 substrate ground line GL
扩散/掺杂区域 GL 可为形成于相反导电型衬底中的 N-type stripe-shaped semiconductor region

主要剩余差异只有两个：

第一，它没有使用目标专利的术语 “sub-block of a block of strings”，而是称为 “pluralities/groups of NAND strings”。

第二，它没有逐字把 substrate ground line GL 称为 “diffusion region”，而称为 N-type stripe-shaped semiconductor region。不过这已经是非常强的结构对应，尤其适合作为创造性证据；若要主张 J 被单篇直接公开，最好进一步结合其制造描述/附图论证该 N 型区域实质属于掺杂扩散区，而不要简单把二者直接画等号。

因此我认为：US5790457A 是目前检索到的对 J 最强的单篇截止日前英文专利。

2. J2 最直接：US20080067573A1

该文件的表述非常重要，因为它直接出现了 “impurity diffusion region + neighboring NAND strings”：

文献首先说明多个 NAND strings 110 构成 memory cell array，并采用镜像重复排列，使相邻 NAND strings 的 GST 靠近。随后明确记载：

“an impurity diffusion region 109CS between the GSTs of neighboring NAND strings 110 may be common to the NAND strings”

亦即：

NAND string A — GST — impurity diffusion region 109CS — GST — NAND string B。

而该 impurity diffusion region 就是 common source region CS。(谷歌专利)

因此它对 J 中：

“通过扩散区域而与……相邻……分离”

的物理结构基础非常强。

不足之处在于，它描述的是相邻 NAND strings 本身，没有进一步明确说这些 strings 各属于不同的 “sub-block”。所以它非常适合补 J2，但不宜单独宣称完整公开 J。

3. 3D NAND/block 内多串最强：US20090267128A1

这一篇对目标专利的技术背景特别有价值，因为它不是普通平面 NAND，而是早期 BiCS 3D NAND。

文件明确区分传统二维 NAND 与 BiCS NAND，并指出：

“the NAND cell units in the one block are connected to the one bit line BL”

具体实例中：

“six NAND cell units … in the block BK<i+1>”

而 SGD<0>～SGD<5> 分别连接并选择这六个 NAND cell units。(谷歌专利)

这意味着在目标专利截止日前已经明确存在：

一个 3D NAND block
→ block 内多个 NAND cell units/strings
→ 各 NAND cell unit 可由不同 select gate 独立选择。

而且同一文献还明确说 source diffusion layer 24 是：

“an N-type diffusion layer”

并形成在 P-well 中。(谷歌专利)

但是这里的 source diffusion layer 24 是多个 block 共享的源扩散层，文献没有明确说它位于同一 block 内两个 string sub-groups 之间。因此：

  • 对 J1/“一个 block 内多个串单元”：很强；

  • 对 J2/“相邻 sub-block 被 diffusion region 分隔”：只能辅助，不能直接对应。

4. US20100155810A1：已经出现“多个 vertical strings → group”

该 Samsung 文献更进一步接近“sub-block/group”的概念。它明确说：

“the pair of active patterns 240a is included in a pair of vertical cell strings respectively”

随后直接定义：

“the pair of active patterns 240a is defined as one active pattern group”

并且：

“a plurality of active pattern groups … are arranged … and the active pattern groups are separated from each other.” (谷歌专利)

因此这是截止日前非常有价值的证据：

两个 vertical cell strings → 一个 group；多个这样的 string groups → 相互分离。

文献还明确形成 doped common source region 204a，并说明它是通过在 well region 中掺入第二导电型 dopant 形成，呈 line shape。(谷歌专利)

但目前找到的段落没有明确说 active pattern groups 正是由 common source diffusion region 相互分隔。所以属于“非常接近，但最后一跳没有明确写死”。

5. US20050145923A1：很好的“group—diffusion—group”证据

该专利公开：

  • NAND cells 成 series/group；

  • bit-line diffusion 与 common source diffusion 51 均形成在 P-type well 中并掺 N 型；

  • 更重要的是，另一实施方式中 select gate 45 直接位于 source diffusion region 51 上方，并由该扩散区两侧的 two groups of cells 共用。(谷歌专利)

它的实际公开日是 2005-07-07。(谷歌专利)

因此它能够很好证明早在 2005 年就存在：

cell/string group ← common-source diffusion → neighboring cell/string group

但“group of cells”在这里更接近一个 NAND string 中的一组串联 cells，而不是目标专利意义上的“每个 sub-block 包含多根 strings”，所以证据强度低于 US5790457A。

6. US5568421A：早期扩散层/block 架构辅助证据

该 Toshiba 文件公开日为 1996-10-22。(谷歌专利)

它明确说明：

  • memory cells 通过向 P-well 进行 impurity diffusion 形成 n+ diffusion layers 7；

  • preset number of memory cells serially connected to constitute a NAND cell；

  • element regions 即 n+ diffusion layers；

  • 一个 block 内存在多个 NAND cells，并说明 element/diffusion regions 与 block 的组织关系。(谷歌专利)

但其“blocks are separated by separating the element regions”并不是 J 要求的“同一 block 内相邻 sub-block 被 diffusion region 分隔”，所以只能作为 NAND block 与 diffusion region 的早期技术背景，不应作为 J 的主证。

推荐的 J 无效证据组合

如果目前目标是仅针对 J 找最优组合，我建议优先保留：

第一层主证：US5790457A。
它是一篇文献内最接近完整 J 的早期公开：groups of NAND strings + groups separated from each other + N-type stripe-shaped substrate region between groups。(谷歌专利)

第二层补强：US20090267128A1。
用于解决 US5790457A 缺少现代 3D NAND “一个 block 内具有多个分别选择的 NAND string/cell units”的问题。(谷歌专利)

第三层补强：US20080067573A1。
用于把“分隔区域”进一步明确落实成真正的 impurity diffusion region located between neighboring NAND strings。(谷歌专利)

因此针对 J，可以形成如下技术链：

US20090267128A1：
一个 3D BiCS NAND block → 多个 NAND cell units/strings；

＋

US5790457A：
多个 NAND strings 可组成不同 groups → NAND-string groups 之间由 N 型条状衬底区域分隔；

＋

US20080067573A1：
相邻 NAND strings 的源侧之间设置 impurity diffusion region/common-source diffusion。

从特征 J 单独看，这一组合已经具有较强攻击价值。

一个非常重要的日期核查结果

目标专利美国同族 US20130044549A1 恰好逐字公开了 J：

“the plurality of strings comprise a sub-block of a block of strings … separated from a neighboring sub-block … by a diffusion region.”

其说明书更明确写明，一个 block 中 64 根 pillar 分成多个 sub-block，每个 sub-block 16 根 pillar，且相邻 sub-block 由 n+ diffusion region 530 分隔。(谷歌专利)

但是该美国申请的优先权日和申请日均为 2011-08-15，公开日为 2013-02-21，所以它绝对不能冒充“2011-08-15以前公开”的普通现有技术。(谷歌专利)

这也从侧面说明，本轮检索到的早期文献中，真正困难的窄缺口不是“扩散区”本身，也不是“多个 NAND string/block”本身，而是把两者精确组合成“同一 block 内的多个 multi-string sub-block，并且相邻 sub-block 正好由 diffusion region 分隔”这一完整关系。

当前我建议对 J 的检索优先级：US5790457A > US20080067573A1 ≈ US20090267128A1 > US20100155810A1 > US20050145923A1 > US5568421A / US20110149655A1。这一排序仅表示对特征 J 的检索相关性和证据完整度，不是对整个权利要求13无效结论的排序。

如果结合你目前对 CN103782344B 权利要求11—13已有的其他对比文件，下一步最有价值的是把这些 J 文献与权利要求13的全部继承特征放在一张表里，判断究竟采用 “主对比文件 + US5790457A” 还是 “主对比文件 + US20090267128A1 + US20080067573A1” 的创造性组合更稳。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按照“仅韩国公开文本（KR）+ Google Patents + 实际公开日严格早于 2011-08-15”又进行了多轮检索，并针对权利要求13的技术特征 J 重点检索了：

J：所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。

为了避免把普通 NAND 扩散区文献误判成 J，我将 J 严格拆成：

  • J1：string-block 层级：一个较大的 NAND/string block 内包含多个 NAND strings，并进一步存在可理解为 sub-block/string group 的分组；

  • J2：diffusion separator：相邻的这种 string group/sub-block 之间布置的是 diffusion region / impurity diffusion region，而不是普通 STI、绝缘膜或仅仅一条选择栅。

一、检索结论

本轮最重要的发现是：

KR20070053629A + KR20080024764A 是目前韩文专利中针对 J 最干净、互补性最强的组合。

前者甚至直接使用 “NAND 스트링 블록（NAND string block）”，并明确一个 NAND string block 中存在大量 NAND strings；后者则非常直接地公开：相邻 NAND strings 的相邻 ground-select transistors 之间存在作为 common-source region 的 impurity diffusion region。(谷歌专利)

但需要严格区分：截至本轮检索，仍未发现一篇在 2011-08-15 以前公开的 KR 专利，逐字、无争议地同时形成“一个 string block → 多个 multi-string sub-blocks → 相邻 sub-blocks 恰由 diffusion region 分隔”这一完整三级关系。因此目前更适合作为创造性组合证据，而不是直接宣称单篇破坏 J 的新颖性。

重点候选排序

KR公开文本 实际公开日 对J的主要贡献 证据强度
KR20080024764A 2008-03-19 相邻 NAND strings 之间明确具有作为 common source 的 impurity diffusion region J2最强
KR20070053629A 2007-05-25 明确“NAND string block”；一个 block 内有大量 NAND strings J1最强
KR20090112553A 2009-10-28 3D BiCS；一个 block 内多个可分别选择 NAND cell units；明确 N型 source diffusion layer 3D桥梁最强
KR20100096865A 2010-09-02 两个 cell strings 对应的 active patterns 被定义为一个 group，多个 groups 排列；另有掺杂 common-source region sub-group概念较强
KR20050035097A 2005-04-15 明确出现“sub-block（서브 블록）”概念和 block 分割 术语/分组辅助
KR20060114319A 2006-11-06 N+ diffusion layer 与多个 NAND strings 的 common source line 连接 扩散区辅助

二、最重要文献1：KR20080024764A

KR20080024764A，三星，《적층 메모리 소자 및 그 형성 방법》，实际公开日 2008-03-19，明确满足截止日要求。(谷歌专利)

这是目前韩文检索中对 J2 最直接的一篇。

文献先说明，每一半导体层中的单位 NAND string 被重复配置形成 memory cell array，并且为了提高集成度，NAND strings 可以按照镜像方式排列，使：

  • 一个 NAND string 的 GST；

  • 与相邻 NAND string 的 GST；

彼此邻接。(谷歌专利)

然后出现了本轮最关键的公开：

“불순물 확산 영역(109CS)”

即杂质扩散区域 109CS。

文献明确说明，在属于相邻 NAND strings 的相邻 ground-select transistors 之间的半导体层中，设置了一个作为 common-source region 使用的 impurity diffusion region 109CS。换言之：

NAND string A
→ GST
→ impurity diffusion region 109CS / common source
→ GST
→ NAND string B

这一关系写得非常清楚。(谷歌专利)

文献还从制造方法角度确认，这个区域不是抽象线路，而是通过：

  • ion implantation；

  • heat treatment；

在半导体层形成的 source/drain impurity diffusion region；相邻 GST 的 impurity diffusion regions 相互共享，从而构成 common source region 109CS。(谷歌专利)

与J逐项比较

J要求 KR20080024764A
多个strings 明确：重复布置多个 NAND strings
相邻strings 明确
相邻结构之间存在区域 明确
该区域是diffusion region 直接明确：impurity diffusion region 109CS
diffusion region充当common source 明确
strings形成sub-block 未明确
两侧是“相邻sub-block”而非单独strings 未明确

因此，该文献不能被夸大成完整公开 J。

但从 J 的后半段：

“通过扩散区域而与……相邻……分离”

来看，这是目前检索到的韩文专利中最直接、最强的物理结构证据之一。

KR20080024764A（Google Patents）

三、最重要文献2：KR20070053629A

KR20070053629A，Toshiba，《Semiconductor memory device and data writing method》，实际公开日 2007-05-25。(谷歌专利)

这篇的价值在于，它使用的术语几乎直接碰到了目标 J 的“串块/string block”。

说明书明确记载：

“하나의 NAND 스트링 블록”

即：

一个 NAND string block。

接着明确说明，在该一个 NAND string block 中，多个 NAND cell units，即多个 NAND strings，以矩阵形式排列。(谷歌专利)

进一步说明：

分享 WL0-WL31 的 NAND strings 集合构成一个 “block”；

并且通常沿 bit-line direction 配置多个 NAND string blocks。(谷歌专利)

文献甚至给出了一个数量级实例：

一个 NAND string block 由 4k NAND strings 形成，每个 string 包含32个 cells。(谷歌专利)

因此，它对目标 J 中：

“多个串……串块……”

的层级关系几乎是直接对应的：

NAND string block
→ plurality of NAND strings。

与J比较

J KR20070053629A
string block 直接使用“NAND string block”术语
block包括多个strings 明确
strings形成集合/set 明确
一个block内进一步形成sub-blocks 未明确
diffusion region NAND基本结构涉及source/drain diffusion，但不是sub-block separator
相邻sub-block由diffusion region分开 未公开

该文件背景部分也提到 NAND memory cells 采用 source/drain diffusion regions，但那是同一 NAND string 内相邻 cells 共享扩散区，不能拿来直接对应 J 中“相邻 sub-block 之间”的 diffusion region。(谷歌专利)

因此：

KR20070053629A 是 J1 的最佳韩文证据，但不是 J2 的证据。

KR20070053629A（Google Patents）

四、KR20090112553A——对3D NAND尤其重要

KR20090112553A，Toshiba，《3차원 적층형 불휘발성 반도체 메모리》，实际公开日 2009-10-28。(谷歌专利)

如果 CN103782344B 权利要求13的基础权利要求涉及垂直/三维 NAND strings，这篇的重要程度很高，因为它是典型的早期 BiCS NAND。

文献明确指出 BiCS 与传统二维 NAND 在 block 概念上的差别：

在二维 NAND 中，一个 block 内一个 NAND cell unit 接一个 bit line；而在 BiCS-NAND 中：

一个 block 内多个 NAND cell units 连接至同一 bit line。(谷歌专利)

更具体地：

block BK<i+1>
→ 6个 NAND cell units
→ 6个 cell units 分别与 SGD<0>～SGD<5>连接
→ program/read 时从6个中选择一个。(谷歌专利)

这已经非常接近：

一个较大的 string block 内具有多个可以分别选择的 string units。

同时，它还明确公开：

  • source diffusion layer 24 形成在 semiconductor substrate；

  • source diffusion layer 24 是 N-type diffusion layer；

  • 每根柱状 active layer 延伸至 source diffusion layer 24；

  • 每个 active layer 上形成一个 NAND cell unit。(谷歌专利)

因此同一篇已经具有：

**3D NAND block

  • plurality of NAND strings/cell units

  • source diffusion layer

  • N型 diffusion layer。**

这是非常强的桥梁。

但最后一步仍然缺失

其 source diffusion layer 24 是一个底部源扩散层，并明确可由所有 blocks 共用。(谷歌专利)

它不是：

位于同一 block 内两个 lateral sub-blocks 之间的 diffusion separator。

所以它仍不能单独完整公开 J。

但如果你整个权利要求13的前序特征是 3D pillar/string 架构，那么：

KR20090112553A 比 KR20070053629A 更适合作为与主对比文件衔接的3D NAND桥梁文献。

KR20090112553A（Google Patents）

五、KR20100096865A——非常有价值的“string group”概念

KR20100096865A，Samsung，《반도체 기억 소자》，实际公开日 2010-09-02。(谷歌专利)

这篇有一个很值得注意的地方。

文献明确规定：

  • 一个 active pattern 上形成 lower select transistor、多个 memory cells 和 upper select transistor；

  • 这些组成一个 cell string。(谷歌专利)

同时，它把两个相对布置的 active patterns明确：

定义为一个 active pattern group；

并且在一个 opening 内可以配置：

多个 active pattern groups，

这些 groups 沿一个方向排列并相互间隔。(谷歌专利)

因为：

一个 active pattern = 一个 cell string

所以：

一个 active-pattern group ≈ 两个 cell strings 构成的 string group

在结构概念上已经非常接近目标 J 的：

strings → subgroup/sub-block。

这可能是本轮韩国专利中对“多个 strings 再组成一个下一级 group”最有价值的辅助证据。

同一文献还有common-source doped region

它通过向 substrate 注入第二导电型 dopants 形成 common source region，并明确 common source region 可以是 line-shaped doped region。(谷歌专利)

但是必须特别注意：

其相邻 active-pattern groups 之间明确填充的是 dielectric pattern。

也就是说：

groups 是由绝缘材料隔开的，

而不是 J 要求的：

groups 由 diffusion region 隔开。(谷歌专利)

所以它不能用来直接证明 J2。

它的价值主要是：

证明截止日前“多个 cell strings → group → 多个 groups”的进一步分组思想已经公开。

KR20100096865A（Google Patents）

六、KR20050035097A——甚至明确出现“sub-block”概念

KR20050035097A，公开日 2005-04-15。(谷歌专利)

这篇虽然结构与 J 不完全相同，但在创造性论证中值得保留，因为它直接讨论：

在一个 block 中设置比 block 更小的擦除单位 sub-block（서브 블록）。

文献的具体实施方式采用另一种方式：在 NAND string 的中间设置一个或两个 block-isolation memory transistors，把一个 NAND string/array 分成两个或更多 block，从而支持更小粒度的 erase unit。(谷歌专利)

它甚至明确拿自己的方案与：

“在 block 内设置比 block 更小的 sub-block”

这一既有方案作比较。(谷歌专利)

因此，这篇能证明在 2005 年以前：

block → 更小 sub-block

已经是 NAND flash 中明确讨论的技术组织方式。

但它的 separator 是：

block isolation transistor / block isolation gate，

而不是 diffusion region。

因此证据定位应严格写成：

只用于证明 J 中“sub-block”这一层级概念，不用于证明“diffusion region separates sub-blocks”。

KR20050035097A（Google Patents）

七、KR20060114319A——扩散区辅助证据

KR20060114319A 实际公开于 2006-11-06。(谷歌专利)

它明确公开：

  • NAND string 内部具有多个 N+ diffusion layers；

  • N+ diffusion layers 形成各 memory cell 的 source/drain；

  • 一个 N+ diffusion layer 128 与多个 NAND strings 的 common source line连接；

  • memory array 包括大量 NAND strings。(谷歌专利)

它没有 KR20080024764A 那样明确写：

“diffusion region 位于 adjacent NAND strings 之间”。

所以强度明显较弱。

但它可以作为补充证据证明：

在截止日前，用 N+ diffusion region 建立多个 NAND strings 的 common-source physical structure 已是成熟做法。

八、目前最优的韩文无效组合

针对单独的特征 J，我建议优先考虑两个组合。

组合A：KR20070053629A + KR20080024764A

这是文字对应最干净的组合。

KR20070053629A负责：

一个 NAND string block
→ 包括 plurality of NAND strings
→ strings 形成一个 block/set。 (谷歌专利)

KR20080024764A负责：

adjacent NAND strings
→ 相邻 GST 之间
→ impurity diffusion region 109CS
→ common-source region。 (谷歌专利)

组合后的逻辑链：

string block 中存在多个 NAND strings
→ NAND strings 可相邻排列
→ 相邻 NAND strings 之间设置 source-side impurity diffusion region。

剩余争点

仍需完成最后一项论证：

为什么本领域技术人员会把 string block 内的若干 strings 进一步组织成两个或多个 sub-blocks，并把该 diffusion/common-source region 看成两个 sub-blocks 的边界？

对此可以再以 KR20100096865A 补“多个 strings → group”的技术常识。

九、组合B：KR20090112553A + KR20080024764A

如果考虑 CN103782344B 本身的3D NAND/柱状 string背景，我认为这个组合在技术架构上反而可能更自然。

KR20090112553A：

3D BiCS
→ 一个block内多个vertical NAND cell units
→ 六个units可分别选择
→ N型source diffusion layer。 (谷歌专利)

KR20080024764A：

adjacent NAND strings
→ impurity diffusion region/common source位于相邻strings之间。 (谷歌专利)

这样可以形成：

3D NAND block内多strings
+
相邻strings之间的source diffusion/common-source布局

比单纯使用二维 NAND 文献更加贴近目标技术场景。

十、如果允许三篇组合，我建议优先这个路线

**KR20090112553A

  • KR20100096865A

  • KR20080024764A**

分别解决：

J子特征 文献
3D NAND / 一个block内多个strings KR20090112553A
多个strings进一步组织成group KR20100096865A
相邻strings之间设置impurity diffusion/common-source region KR20080024764A

这样 J 的三层逻辑已经非常接近完整闭合。

不过，三篇组合在无效程序中当然比“两篇组合”更需要说明结合动机，因此如果已有权利要求11或前序权利要求的强主对比文件，最好不要机械叠加三篇，而是看主对比文件已经解决了其中哪一层，只用其中一篇或两篇补 J。

最终检索判断

本轮韩文检索的真正收获，不是又找到若干泛泛的 NAND 文献，而是已经把 J 的缺口缩得很窄：

2011-08-15以前已经明确公开：

① NAND string block 内有大量 NAND strings——KR20070053629A；
② 3D NAND 的一个 block 内具有多个分别选择的 NAND string/cell units——KR20090112553A；
③ 多个 cell strings 可以进一步形成“group”——KR20100096865A；
④ 相邻 NAND strings 之间可以明确设置作为 common-source region 的 impurity diffusion region——KR20080024764A；
⑤ “block 内设置比 block 更小的 sub-block”概念本身也在截止日前已有明确记载——KR20050035097A。(谷歌专利)

目前仍未补齐的唯一最窄缺口，就是单篇截止日前 KR 文献明确说：同一 string block 中存在两个“各自含多根 strings”的 sub-block，并且二者恰好以 diffusion region 为物理分隔边界。

因此，就权利要求13后续最终补强而言，继续泛搜“NAND + diffusion”收益已经很低；最值得继续定向检索的是韩国专利中类似 “string group / group of strings / sub-array / sub-block + common source diffusion / source diffusion line located between groups” 的结构关系。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按你的要求，我重新以 Google Patents 中文文本直接检索，没有从前面英、日、韩文献反查中国同族；同一中国申请的 A/C 文本也不重复计数。时间标准严格采用实际公开日 < 2011-08-15，不是优先权日或申请日。

针对技术特征 J：

J：所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。

我建议将其严格拆成三个子关系：

  • J1：存在一个较大的 string block/block，其中具有多个 NAND strings；

  • J2：这些 strings 进一步形成至少两个 sub-block/string group；

  • J3：相邻 sub-block/string group 的物理边界是 diffusion region（扩散区域）。

一、检索结论

本轮中文直检中，CN1519938A 是明显最有价值的文件。它已经在同一篇文献中公开：

存储块内多个 NAND 串 → NAND 串彼此相邻 → 相邻 NAND 串端部之间存在接点 → 串端选择栅外侧存在源漏间扩散层。

它距离 J 只剩下一个关键层级差异：没有把一个或多个 NAND 串明确重新定义为“子块”，更没有明确说扩散区分隔的是两个“各含多根串”的 sub-block。 (谷歌专利)

本轮值得保留的中文文献如下：

中文公开文本 实际公开日 对J的主要贡献 建议用途
CN1519938A 2004-08-11 一个存储块内多个 NAND 串；相邻 NAND 串；串端源漏间扩散层 本轮第一优先
CN1805051A 2006-07-19 多个 NAND 单元/string 的集合形成 block；明确 NAND 单元采用 n 型扩散层串联 补J1非常好
CN101681884A 2010-03-24 早期单片 3D vertical NAND；多个垂直 NAND 串；明确 common source region/半导体区域 3D架构桥梁
CN102136294A 2011-07-27 截止日前明确 NAND 单元/block 组织关系及多个 NAND 单元阵列 J1辅助
CN1853239A 2006-10-25 多个 NAND strings；N+ diffusion layer 与多个 NAND strings 的 common-source line 相连 扩散/共源辅助

下面分别说明。

二、第一优先：CN1519938A

CN1519938A《非易失性半导体存储装置及其制造方法和半导体集成电路及系统》

实际公开日为 2004-08-11，远早于 2011-08-15。Google Patents 明确记录其优先权日 2003-02-05、申请日 2003-02-14、公开日 2004-08-11。(谷歌专利)

这是本轮最接近 J 的中文公开。

1. 明确公开“一个存储块内存在多个 NAND 串”

说明书明确记载：

“该存储块70内的NAND串……在位线DQ的延伸方向连接了多个。”

同时还说，对各位线设置多个具有相同电路结构的 NAND 串。(谷歌专利)

所以第一层关系相当清楚：

存储块70
→ plurality of NAND strings

这一点能够直接支持 J 的“串块包含多个串”的基础关系。

2. 更重要：明确描述“相邻 NAND 串”

文献进一步记载：

一个 NAND 串形成后，在其端部隔开约 2F 的间隔，“再形成了别的NAND串”；

并明确：

“在彼此相邻的NAND串的选择栅极间的元件有源区域上形成了接点。”

也就是说已经不是泛泛的“阵列有很多 NAND 串”，而是明确建立了：

NAND string A
— 串端区域 —
NAND string B

的相邻空间关系。(谷歌专利)

3. 关键：串端区域确实存在源漏扩散层

其变形实施例写得更加直接：

NAND 串23j两端隔开间隔，又形成 NAND 串23j−1、23j+1；

同时：

相邻 NAND 串23j−1与23j的元件有源区域上形成接触栓塞24。

紧接着剖面结构说明：

在存储单元栅极和选择栅极周围的半导体衬底中设置源漏间扩散层11；

以及：

在 NAND 串23端部的选择栅极21外侧的源漏间扩散层11上连接接点24。(谷歌专利)

所以，从物理布局可以得到非常有价值的关系：

NAND串23j−1
→ 端部选择栅
→ 源漏间扩散层11 / 接点24
← 端部选择栅
← NAND串23j

这已经相当接近 J 中：

“…通过扩散区域而与……相邻……分离”。

4. 但不能把它夸大成完整公开J

最大缺口仍然明确存在：

CN1519938A 中扩散区域对应的是相邻 individual NAND strings 的端部区域。

而 J 严格要求：

string block
→ sub-block A（本身含多根 strings）
→ diffusion region
→ adjacent sub-block B（本身含多根 strings）

所以不能直接把：

“一个 NAND string”

等同于：

“一个包含多根 strings 的 sub-block”。

对J的评价

我会给它：

  • J1“一个block内多个strings”：明确

  • 相邻strings：明确

  • 相邻string端部存在diffusion region：较强、基本明确

  • strings进一步形成sub-block：未明确

  • diffusion region分隔相邻multi-string sub-block：未明确

这是当前中文检索最值得加入正式无效材料的文件。

Google Patents：CN1519938A

三、CN1805051A：对“多个NAND串→block”非常干净

CN1805051A《半导体存储器件》

实际公开日 2006-07-19。(谷歌专利)

它明确描述 NAND 单元结构：

  • 每个 NAND 单元具有多个串联的 memory cells；

  • 相邻单元的源漏采用 n型扩散层；

  • NAND units 在阵列中呈矩阵配置；

  • 更重要的是：

“把共有字线或选择栅极线的NAND单元群叫做块”

即：

plurality/group of NAND units → block。 (谷歌专利)

这里每个 NAND unit 从功能结构上就是一个 NAND string，因此它对于证明截止日前：

一个 block 由多个 NAND strings/NAND units 组成

相当干净。

另外，它明确公开每个 NAND unit 中：

构成源极、漏极的 n 型扩散层由相邻 memory cells 共用，从而使单元串联连接。(谷歌专利)

对J的局限

扩散层是在一个 NAND string 内部相邻 memory cells 之间，不是两个 string groups/sub-blocks 之间。

所以这篇适合：

补 J1，不宜单独补 J3。

它与 CN1519938A 结合的价值在于：

  • CN1805051A：把 NAND-unit group → block 的概念写得很清楚；

  • CN1519938A：进一步把 adjacent NAND strings + terminal diffusion region 写出来。

四、CN101681884A：3D NAND架构的重要桥梁

CN101681884A《三维NAND存储器及其制造方法》

实际公开日 2010-03-24，优先权日为 2007-03-27。(谷歌专利)

这篇对整个 CN103782344B 的技术场景很重要，因为它不是普通平面 NAND，而是明确的：

单片三维存储器阵列、垂直 NAND strings。

说明书明确指出，阵列可以具有垂直 NAND 单列/strings，并且多个存储级形成在同一衬底上。(谷歌专利)

更重要的是它还明确提出：

source line 可以由 **common source region（公共源区）**替代；

该 common source region：

在衬底平面的两个方向上延伸。(谷歌专利)

并进一步公开：

  • n型半导体区域；

  • 柱状 active regions；

  • 掺杂形成的半导体区域等。(谷歌专利)

它对J的贡献

它很好地证明在临界日前：

**3D vertical NAND strings

  • semiconductor source region/common source region**

本身已经存在。

但没有找到：

block 内多个 strings 再分成多个 sub-block，并由该 common source region 横向分开。

因此它不能直接补 J，但特别适合与 CN1519938A 配合：

CN101681884A：3D vertical NAND 背景
＋
CN1519938A：一个block内多strings + 相邻strings端部diffusion结构。

如果权利要求13前序特征已经涉及柱状/垂直 NAND，这个组合的技术衔接比拿纯二维 NAND 文献硬拼更自然。

五、CN102136294A：临界日前最后阶段的block组织证据

CN102136294A《半导体存储装置》

这一篇要特别注意日期：

  • priority：2001-12-19；

  • filing：2002-12-19；

  • CN公开日：2011-07-27。

所以尽管中文文本公开较晚，仍然严格早于你的截止日 2011-08-15。(谷歌专利)

它明确说明：

多个 memory cells 串联构成 NAND unit；

多个 NAND units 再排列成矩阵形成 memory cell array，并使用 block 作为擦除/操作单位；文献还明确描述具有大量 blocks，例如 Block0～Block1023。(谷歌专利)

它也明确说一个 NAND unit：

相邻 memory cells 共用 source 和 drain，串联形成 NAND unit。(谷歌专利)

对J的意义

它可以证明“串/单元 → block/array”这种分层组织在截止日前已经非常成熟。

但它没有 J 中最关键的：

sub-block + diffusion separator

所以我把它放在第二梯队，仅用于 J1 或技术常识补强。

六、CN1853239A：多个NAND strings与N+扩散共源结构

CN1853239A《检测过度编程的存储器》

实际公开日 2006-10-25。(谷歌专利)

该中文文本明确公开 NAND string 的典型物理结构：

  • 相邻 memory cells 之间共享多个 N+ diffusion layers；

  • 这些扩散层构成 memory cells 的 source/drain；

  • 一个端部的 N+ diffusion layer 与 NAND string 的 bit line 连接；

  • 另一 N+ diffusion layer 128 与多个 NAND strings 的 common-source line 连接。(谷歌专利)

因此其价值是证明：

plurality of NAND strings + common source + N+ diffusion region

在截止日前已经是成熟结构。

但是它仍然没有说：

diffusion region 横向位于两个 multi-string sub-blocks 之间。

所以只能做 J3 的基础技术证据，不适合作为 J 的核心主证。

七、最值得采用的中文组合

如果只讨论技术特征 J，我认为本轮中文资料中最优先的是：

方案1：CN1519938A 单篇作为J主补强

这是最简洁的方案。

CN1519938A 同时解决：

block内多个NAND strings
＋
adjacent NAND strings
＋
string端部source/drain diffusion layer。(谷歌专利)

真正剩下的只有：

将若干 NAND strings 作为一个“sub-block”，并把扩散区理解为相邻 sub-blocks 的边界。

因此，如果你现有权利要求11/13的主对比文件已经公开“多个 strings 构成 sub-block”，那么仅用 CN1519938A 补 J 的扩散区关系会比叠加很多文献更好。

八、如果主对比文件尚未解决“string group/sub-block”

那么中文组合建议是：

CN1805051A + CN1519938A

前者提供：

多个 NAND units/string units → group/block。(谷歌专利)

后者提供：

block内多个 NAND strings → adjacent NAND strings → string端部 source/drain diffusion layer。(谷歌专利)

再结合本领域技术人员对 NAND 阵列布局的普通认识，可以形成比较完整的创造性攻击路线。

如果还必须解决3D/vertical NAND 架构差异，再考虑：

CN101681884A + CN1519938A

即：

早期3D vertical NAND/common-source region
＋
block内多NAND strings及相邻string端部扩散结构。(谷歌专利)

九、与J逐项比对

J的细分要求 CN1519938A CN1805051A CN101681884A CN102136294A CN1853239A
多个NAND strings 明确 明确 明确 明确 明确
一个block含多个strings 明确/较强 明确 较弱 明确 一般
strings进一步分为sub-block/group 缺失 仅有NAND-unit group/block概念 缺失 缺失 缺失
diffusion region 明确 明确 半导体/common-source region 内部source/drain关系 N+ diffusion明确
adjacent strings与diffusion region的空间关系 最强 弱 弱 弱 一般
两个multi-string sub-block由diffusion region分隔 未直接公开 未公开 未公开 未公开 未公开
对J总体贡献 高 中高 中 中 中

十、最终判断

本轮不反查同族的中文直接检索后，我会把材料优先顺序定为：

CN1519938A ＞ CN1805051A ＞ CN101681884A ＞ CN1853239A ≈ CN102136294A。

其中真正需要重点研究附图和用于正式无效比对的是 CN1519938A。它已经把 J 的物理布局逼近到：

一个 block 内多个 NAND strings → 相邻 NAND strings → NAND string 端部选择栅外侧就是 source/drain diffusion layer。

但目前仍应客观保留一个唯一核心缺口：

尚未在本轮截止日前中文直接检索中找到明确公开“一个 string block 内至少两个各自包含多根 strings 的 sub-block，并且两个相邻 sub-block 正好以 diffusion region 为分隔边界”的中文专利。

因此，若后面要继续补权利要求13，检索重点不应再泛搜“NAND+扩散层”，而应极窄地找：

“块内多个串组/多个NAND串集合/子阵列 + 每组包含多根串 + 两组之间共源扩散区/源极扩散区”。

这才是目前 J 剩下的真正最后一跳。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按附件中限定的唯一问题、2011年8月14日公开日截止线、假阳性排除规则以及停止规则，重新收窄了检索；尤其对最接近的文件继续核了说明书、制造步骤和同族，而没有把后公开文本当作补充披露。

结论先行

第一组：可能单篇完整公开 J

未找到。

截至本轮检索，我仍未发现一份在 2011年8月14日以前实际公开、并在同一实施例中直接形成下列完整关系的文件：

same NAND/string block
→ multi-string group A
→ diffusion/doped semiconductor region
→ multi-string group B

而且这里的 A、B 都是各自包含多根完整 NAND strings 的空间子组。

这一标准并非人为拔高。目标专利自身用于解释权利要求13的实施例非常清楚：每个 block 有 64 个 pillar，每个 block 再分成各含 16 个 pillar 的 sub-block 529，且同一 block 内相邻 sub-block 529 之间由 n+ diffusion region 530 分开。这正是本轮应当寻找、但不能用目标专利自身证明的空间层级。(谷歌专利)

本轮真正有增量价值的新文件是 US20090003072A1。它首次把此前分散的几项内容明显拉近到同一文件中：同一 block + 至少两个 multi-string groups + 多条 common source lines + n+ diffused source line。但关键的 J8 仍然没有出现：其 groups 是奇数/偶数 string pairs 的交错电气分组，而不是两块连续空间子区域，文献也没有把一条扩散源区画成或描述成两组之间的边界。(谷歌专利)

第二组：最接近完整 J 的文件

1. US20090003072A1 — 本轮最重要的新命中

**Hynix，公开日 2009-01-01。**公开日明确早于截止日。(谷歌专利)

它明确说：多个 cell strings 构成一个 block；在一个 block 内设置两条以上 common source lines；2n 个 cell-string pairs 被分为奇数 pair group 和偶数 pair group，分别连接不同 CSL。一个 cell-string pair 本身已经包含一根 even-BL string 和一根 odd-BL string，所以每个 group 都是 multi-string group。(谷歌专利)

更重要的是，说明书还明确提到 source line 的电阻来自 “n+ diffused source line”。(谷歌专利)

J 子特征 原文/结构依据 评价
J1 一个较大 string/NAND block plurality of cell strings constitute a block；“two or more common source lines…in one block” 明确
J2 block 内有多个完整 NAND strings 多根 cell strings 并联构成 block 明确
J3 strings 组成至少两个 group/sub-block 2n string pairs 分成 odd/even pair groups 明确
J4 每个 group 包含多根完整 strings 每一 pair 已有两根 strings；group 含多个 pairs 明确
J5 两个 groups 空间相邻 奇偶 pair 是交错编号，不是两个连续空间区 缺失
J6 两组之间存在半导体区域 CSL 与各 group “connected to”；没有“between groups”的物理布置 缺失
J7 该区域为 diffusion/doped region 文献明确出现 n+ diffused source line，但没有在实施例制造图中逐条把每一 CSL 重述为扩散区 较强推论
J8 diffusion region 空间分隔两组 没有；这是最关键缺口 缺失
J9 全部关系位于同一实施例 J1–J4+多 CSL 同实施例，但不存在完整 separator 关系 缺失

其最大价值不是“已经公开 J”，而是此前最难补的 same block → multiple multi-string groups 已经和 diffused-source-line 技术放进了同一篇文件。

但它不能被解释成 sub-block A — diffusion — sub-block B：FIGS. 4、5 被文献自己定义为电路图，分组逻辑是第 1、3、5… pair 对第 2、4、6… pair，甚至另一个实施例按模 3 分组。这恰好说明它的设计思想是交错分流 source current，不是空间分块。(谷歌专利)

相对现有基准：它明显优于 KR20070053629A、CN1519938A 在 J3/J4 上的证据；也比 US20090267128A1 更适合补“same block + multi-string groups”。但它不优于 US5790457A 的“group—中间半导体条带—group”几何关系。

2. US5729491A / US5790457A — 深挖后仍是最强几何骨架，但未能升级为明确 diffusion

这是同一技术族，不能算两个独立来源。更早实际公开的是 US5729491A，1998-03-17；US5790457A 公开于 1998-08-04。(谷歌专利)

其最强披露仍然是：一个图示区域具有四个 pluralities or groups of NAND strings，这些 groups 由 substrate ground line GL 和/或 metal ground line 分开；substrate GL 可为 P 型衬底内的 N-type segmented stripe-shaped region。这已经非常接近：

multi-string group — N-type semiconductor stripe — multi-string group. (谷歌专利)

本轮特别核验：GL 到底能否升级成“明确 diffusion region”？

答案是：不能稳妥升级。

文献确实有 arsenic ion implantation、deep source/drain 和 heat treatment，但上下文明确指向的是 GSL1 下方的 depletion-mode transistors T1/T2，目的是把 source/drain 合并、维持 substrate ground-line segment 与 contact via 的导通。说明书随后说 GL 通过 continuous first-conductivity-type region 10 接到 via。它没有明确说 GL 本身是由上述 implantation + heat treatment 工艺形成的。(谷歌专利)

所以应严格按你要求的三级区分：

不是第1类“明确 diffusion”；也不足以作为第2类“GL 明确由 implantation + anneal 形成”；应落在第3类：“N-type semiconductor region 明确，但 GL 自身制造方式不明”。

J 子特征 原文/附图依据 评价
J1 一个较大 string/NAND block 文献说 memory-device portion / array 中四个 groups；没有把总体明确称为一个 block、groups 称为 block 内 sub-block 缺失
J2 有多个完整 NAND strings pluralities of NAND strings 明确
J3 strings 组成至少两个 groups four pluralities or groups 明确
J4 每组有多根完整 strings “pluralities/groups of NAND strings” 明确
J5 groups 相邻 FIGS. 6–8及文字明确 groups 被 ground lines 分开 明确
J6 两组之间存在半导体区域 substrate GL 为 N-type stripe-shaped semiconductor region 明确
J7 region 为 diffusion/impurity/doped region N-type 性质明确；但 GL 的 diffusion/implantation 制造未明确 较强推论
J8 该区域空间分隔 groups “groups … separated … by substrate ground line GL and/or metal ground line” 明确
J9 同一实施例完整关系 group–GL–group 同实施例；但缺 same-block 层级且 diffusion 属性不够直接 较强推论

因此，它仍是当前最接近 B级候选 的文件，但本轮对制造工艺的深挖没有消除两个问题：

  1. 没有 same block → sub-block 的明确层级；

  2. 不能把 GL 的制造方法直接写成“明确扩散形成”。

所以不能因为找到了 implantation/heat treatment 字样就把 J7 从“较强推论”升级成“明确”。

第三组：最佳创造性补强路线

3. US20080067573A1 / KR20080024764A — 最强 diffusion 形成证据

同一族。较早的韩国公开为 KR20080024764A，2008-03-19，美国公开为 US20080067573A1，2008-03-20，均满足截止要求。(谷歌专利)

它的技术披露极强但非常窄：多个 NAND strings 重复布置，使 neighboring NAND strings 的 GST 靠近；两根相邻 NAND strings 的 GST 之间有 impurity diffusion region 109CS，由两串共享作为 common source region。制造步骤又明确说 source/drain impurity diffusion regions 可通过 ion implantation + heat treatment 形成，且 neighboring GSTs 之间的该 region 形成 common source。(谷歌专利)

J 子特征 原文/附图依据 评价
J1 一个较大 string/NAND block 本实施例主要按 layer / memory cell array 描述，未给目标 block 层级 缺失
J2 多个完整 NAND strings multiple NAND strings 明确
J3 strings 形成 ≥2 multi-string groups 没有 缺失
J4 每组有多根完整 strings 没有 缺失
J5 两个 groups 相邻 只明确 neighboring individual NAND strings 缺失
J6 两组之间存在半导体区域 只是在两根 individual strings/GSTs 之间 缺失
J7 diffusion/impurity/doped impurity diffusion region + implantation/heat treatment 明确
J8 diffusion spatially separates groups 只支持 individual strings，不支持 multi-string groups 缺失
J9 完整关系同一实施例 不成立 缺失

因此它不能单独承担 J，但仍是最好的 J7 制造形成补强文件。

最佳两篇组合：US20090003072A1 + US5729491A/US5790457A

这是本轮后我认为技术上最值得继续主张的组合路线：

US20090003072A1 提供：

same block
→ multiple full NAND strings
→ 第一/第二 multi-string pair groups
→ multiple common source lines
→ source-line 技术背景明确为 n+ diffused source line. (谷歌专利)

US5729491A 提供：

multiple groups of NAND strings
→ groups 在空间上被 substrate GL 分开
→ GL 可为 N-type stripe-shaped semiconductor region. (谷歌专利)

两篇都是 planar NAND/source-ground interconnect 领域，不需要从二维 planar NAND 跳到 vertical-pillar 3D NAND。因此与把 BiCS 文件硬接到早期 planar 布局相比，不存在明显的 2D→3D 技术迁移障碍。

结合动机也不是完全抽象的：US20090003072 的问题正是一个 block 内 common-source-line resistance/source-line bouncing，因此主动把一条 source line 分成多条；US5729491 则处理多个 NAND-string groups 之间的 ground/source interconnect 布局和占地。二者都围绕 NAND strings 的 source/ground interconnect 组织。(谷歌专利)

不过它的后见之明风险仍为中等偏高：US20090003072 故意采用奇/偶 string-pair 交错分组，目的是电流分流；US5729491 则采用空间上成片的 string groups。要从“交错电气 group”重新设计为“两个连续空间 sub-block，并让 N+/diffused stripe 恰好成为两者边界”，仍然需要一个没有被任一文件直接说出的布局选择。

次优组合：US5729491A + US20080067573A1

这一路线的互补性很干净：

  • US5729491：multi-string group — semiconductor stripe — multi-string group；

  • US20080067573：明确告诉你 NAND common-source 区可以是 impurity diffusion region，且以 implantation + heat treatment 形成。(谷歌专利)

优点是可以显著加强“为何把 US5729491 的 substrate N-type GL 理解/实现成 doped/diffusion common-source structure”的技术论证。

但它仍没有可靠补上：

这两个 groups 是同一个 larger NAND block 内的 sub-blocks。

所以这两篇即使组合，也仍依赖对 block/sub-block 层级的重新界定。严格按你的标准，我不会把它写成“已经完整补齐 J”。

第三种组合：US20090003072A1 + US20080067573A1

这组把：

  • same block；

  • multiple multi-string groups；

  • multiple CSL；

  • explicit impurity diffusion/common-source technology；

放在一起。(谷歌专利)

但两篇都没有教导：

一个连续空间 group A — diffusion strip — 一个连续空间 group B

所以 J8 仍然是解释性桥梁。这条路线的后见之明风险反而高于“03072 + 5729491”。

如果再加 US5729491 成三篇组合，所有“零件”基本都会出现，但也正因为要靠第三篇把“空间边界”拼进去，容易被攻击为以目标权利要求为蓝图的 mosaic。

本轮几个重要排除结果

文件 为什么看起来很像 为什么最终不能作为完整 J
US20100155810A1 / KR20100096865A 两根 vertical strings 构成 active-pattern group，并有多个 groups；另有 common-source doped region group 与 group 之间主要是 dielectric/isolation；common-source 区在下方连接，不是横向 separator。属于你列出的假阳性 #5/#6
US20010002713A1 / JP2001168304A source diffusion 19s 横向延伸成 common source，且被两侧/沿线多个 NAND strings 共享 附图和 block A/B/C 关系指向 source structure 位于完整 blocks 的交界，不能把两个 blocks 改称同一 block 的 sub-blocks。美国文本公开于 2001-06-07。(谷歌专利)
US20050276106A1 / CN1713385A common-source diffusion 为明确横向 diffusion strip，而且有明确 implant 制造 所谓 cell “group” 是一根 row/string 内的若干 cells，不是多根完整 NAND strings 的 group
US20090267128A1 / JP2009266945A / KR20090112553A 一个 BiCS block 内有多个 NAND cell units，且有 N-type source diffusion layer diffusion/source layer 是整体底部共用层，没有变成两个横向 multi-string groups 之间的 divider
CN1519938A、KR20070053629A block 内大量 strings / neighboring strings 信息较强 本轮仍未找到把这些 strings 再分成两块 multi-string groups、并由 diffusion stripe 分开的遗漏实施例

这些排除很重要，因为它们说明继续把 “common source”、 “sub-block”、 “multiple strings” 三类普通文献分别堆高，并不会自动得到 J。

与原有最强文件相比，本轮到底增加了什么？

新增的 US20090003072A1 是实质性增量，但它增加的是组合论证质量，不是单篇新颖性证据。

在它出现之前，证据大致是：

US5790457：groups + 中间 N-type stripe，但 same-block/sub-block 层级弱；
US20080067573：diffusion 非常明确，但只有 individual strings。

现在多了一条此前较缺的桥：

一个 NAND block 本身明确包含第一、第二 multi-string “cell string pair groups”，而且同一个 block 明确具有多条 CSL。

这使“same block 内再分 groups”不再只能从现代 sub-block 术语或 3D BiCS 架构推导。(谷歌专利)

但它没有改变最后那个最窄的事实：

仍没有一篇截止日前文件明确说：这两个 same-block multi-string groups 是两个相邻空间区域，并且一条 diffusion region 位于两组中间、作为二者的分隔边界。

最终概率判断

以下是基于本轮现有技术证据强度的研究性概率估计，不是法律意见。

问题 本轮判断 原因
1. J 被单篇现有技术完整公开的新颖性概率 约 15–20%，中心约 18% 没有 A级文件；5790457 缺 same-block 层级且 GL diffusion 形成不直接；03072 缺 spatial separator
2. J 通过两篇组合被认定显而易见的概率 约 60–70%，中心约 65% 03072 + 5790457 是目前最完整的二维 NAND 路线；无需明显 2D→3D 跳跃，但 J8 仍需布局层面的组合推理
3. 若必须三篇组合才补齐，成功概率 约 35–45%，中心约 40% 第三篇虽然能补 explicit diffusion manufacturing，但 mosaic / hindsight 风险显著增加
4. 完整权利要求13被宣告无效的总体概率 约 55–70%，中心仍约 65% 其他要素已有较强基础；本轮新证据加强组合路线，但没有解决最后的 direct group–diffusion–group 缺口，因此不应机械上调总体中心值

**所以，本轮新增证据没有使我把你此前约 65% 的中心判断提高。**变化在于：我对“若成功，最可能成功的是哪条路线”更有把握——现在首选是 US20090003072A1 + US5729491A/US5790457A，而不是继续依赖 vertical NAND/BiCS 文件做二维→三维迁移。

停止规则结论

经这一轮英文以及中、日、韩术语扩展、同族早期公开核验，并针对接近文件检查附图结构和制造步骤后，结果仍然收敛到三类分别成立的事实：

  • multi-string grouping；

  • diffusion/common-source semiconductor region；

  • adjacent NAND strings；

但没有收敛出截止日前的同一 block 内 “multi-string group — diffusion region — multi-string group” 直接对应。

因此我的结论是：

现有检索已经接近证据上限。剩余问题更像一个真实的现有技术证据缺口，而不是继续增加普通 NAND/common-source/sub-block 文献就能够解决的检索数量问题。

尤其是对 US5790457A 的制造过程深挖没有得到预期突破：arsenic implantation + heat treatment 不能无条件转写成“GL 本身明确由 diffusion 形成”。相反，这一核验使该证据边界变得更清楚。(谷歌专利)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 权利要求13：最终定向补充检索报告

一、结论：找到一个实质性提高证据强度的新 B 级家族

本轮最重要的新结果是：CN102148059A／US20110194357A1。 两份原始公开文本分别于 2011年8月10日、2011年8月11日公开，均早于任务书限定的2011年8月14日。公开日已经核对原始公报首页，而非仅依赖优先权日或后来的授权文本。(专利图像)

该家族的图3、4、6及对应说明书，在同一个存储块 BLKi中公开了以下空间关系：

多根完整 NAND 串组成的第一行
— N 型掺杂区312 —
多根完整 NAND 串组成的第二行。

这不是从不同文件拼出的概念组合，也不是把剖面中看到的两根单独 strings 直接扩大成两个子块。图6及对应说明明确：第一行包括 NS11–NS13，第二行包括 NS21–NS23；图3则给出了两行及中间掺杂区312的物理布局。(专利图像)

本轮判断如下：

需要回答的问题 本轮结论
是否找到可不加保留地列为 A 级的单篇文件？ 暂不作此认定。“掺杂区”与权利要求“扩散区域”的对应，以及“位于两组之间”是否足以对应“通过该区域分离”，仍应保留解释争点。
是否找到新的 B 级文件？ 是。CN102148059A／US20110194357A1，同一个家族，属于强 B 级。
当前最强的 J 单篇直接公开证据 CN102148059A；US20110194357A1作为同族英文原始公开文本，便于核对术语、串编号和对应关系。
当前最值得优先使用的 J 两篇组合 CN102148059A＋US20080067573A1。前者提供完整的块内空间布局，后者补充明确的源区扩散形成工艺及电阻改善教导。
是否实质性高于原有 US20090003072A1＋US5729491A／US5790457A？ **是。**新增证据使论证不再主要依赖“将奇偶交错电气分组改造成连续空间分组”这一改造。
是否已经证明完整权利要求13无效？ **没有。**本轮主要解决新增特征 J；权利要求13还继承权利要求11的全部限定。

以上分级沿用任务书对 A／B／C 级证据的区分；没有把“明确掺杂”提升为“明确扩散工艺”，也没有把同族中、美公开文本计算成两项独立技术来源。

二、核心文件及日期核验

1. 新核心家族 D1

**名称：**非易失性存储器件、其操作方法和包括其的存储系统。
**申请人：**三星电子株式会社。
**发明人：**Jinman Han、Donghyuk Chae；中文公开文本列为韩真晚、蔡东赫。(专利图像)

文件 最早主张优先权日 该申请的申请日 实际公开日 本轮用途
CN102148059A 2010-02-09，韩国申请 2011-02-09 2011-08-10 首选中文对比文件
US20110194357A1 2010-02-09，韩国申请；另列2010-06-21美国临时申请 2011-01-06 2011-08-11 同族英文原始公开文本
KR20110092523A 2010-02-09 2010-02-09 2011-08-18 超过截止日，仅作同族核验
JP2011165308A 2010-02-09 2011-01-24 2011-08-25 超过截止日，仅作同族核验

中、美两项日期直接来自原始公开公报首页；韩、日日期核对了对应公开记录。用于本轮现有技术资格判断的是 publication date，不是 priority date。(专利图像)

本轮实际取得并检查的是 CN A文本及US A1文本。后来的 US8917558B2、CN102148059B不承担截止日前公开内容的证明作用。公开记录分别显示这两项授权文本发表于2014年、2015年。(谷歌专利)

2. 组合辅助文件 D2及既有基线

文件 最早主张优先权日 申请日 实际公开日 定位
US20080067573A1 2006-09-14 2007-02-22 2008-03-20 明确扩散形成工艺；不是新发现
US20090003072A1 2007-06-28 2008-03-07 2009-01-01 既有块内电气分组基线
US5729491A 1996-11-12 1996-11-12 1998-03-17 既有空间分组／GL基线
US5923587A 1996-09-21 1997-09-18 1999-07-13 本轮反向引证发现，但未解决空间缺口

D2的三个日期已经核对原始公开PDF；其余日期核对了对应公开记录。(专利图像)

三、候选文献总表

“未证”表示没有形成足以支持该项对应关系的证据，不等于断言文件中绝不存在相关内容。

文献及实际公开日 same block 多串 groups groups空间相邻 diffusion／doped region region位于groups之间 评价
CN102148059A，2011-08-10／US20110194357A1，2011-08-11 明确：BLKi 明确：各行含多根完整串 图3、4明确支持 明确N型掺杂；未明确扩散形成工艺 312位于第一、第二行之间 新增强B级；当前最强J单篇
US20080067573A1，2008-03-20 所需上级block关系未证 阵列有多串，但目标下级分组关系未证 明确到相邻strings／GST 明确杂质扩散区及形成工艺 明确到相邻GST之间，不能据此直接证明目标groups C级，工艺补充
US20090003072A1，2009-01-01 明确 明确，但奇偶交错 不满足所要求的连续空间子区域 提及扩散源线 目标关系未证 C级，既有基线
US5729491A，1998-03-17 所需同一larger block未证 明确 明确 GL为N型半导体区域；整条GL的扩散形成仍未证 明确空间groups—GL—groups C级，既有基线
US5923587A，1999-07-13 本轮未作为决定性证据建立 明确第一、第二串集合 仍为交错安排 未建立所需边界扩散区 未证 C级筛除，不提高最终把握

第一项由新家族的原始图文支持；其余各项分别是工艺补充、旧证据复核和反向引证筛除，不能混合计为新增完整公开。(专利图像)

四、D1的核心证据：同一 BLKi 内的多串行—掺杂条带—多串行

1. 物理对应关系

以下为对原图的文字化读取，不是新绘制的专利附图：

                         同一个存储块 BLKi

311 │ 第一行：NS11、NS12、NS13 │ 312 │ 第二行：NS21、NS22、NS23 │ 313 │ 第三行 │ 314
    │     多根完整NAND串       │     │     多根完整NAND串       │     │        │

311～314：沿第一方向延伸的N型掺杂区
312：第一行与第二行之间的内部掺杂条带
313：第二行与第三行之间的内部掺杂条带

其中，串自身沿第二方向，即垂直衬底的方向延伸；同一行的多个柱沿第一方向排列；不同行沿第三方向依次排列。因此，不能把图4剖面内“每行只截到一根柱”误读成“每个group只有一根string”。图3负责证明空间排列，图6和文字负责证明每行的完整串数量。(专利图像)

2. 原文定位、短引与解释

下表中的英文引号内容为原文短引，其余为对应解释。中、美文本段落号并不相同，不能混用。

待证明内容 CN102148059A US20110194357A1 图号／标记及证据意义
一个确定的上级block [0063]、[0065] [0064]、[0066]；短引：“one memory block BLKi” 图2先列多个BLK；图3明确是其中一个BLKi，而非任意把多个blocks合称一块
中间区域明确属于掺杂区 [0066] [0067]；短引：“doping regions 311-314” 311～314与P型衬底111导电类型不同，实施例按N型描述
第一多柱区域位于311、312之间 [0067] [0068] 多个柱113及对应栅堆叠形成第一空间行，不是只描述一个柱
第二多柱区域位于312、313之间 [0071] [0072] 重复设置多个柱113及导电材料212～292；由此确定312处于两区域之间
各柱对应完整NAND串 [0075]、[0078]、[0084] [0076]、[0079]、[0085] 柱、存储结构和栅构成NAND串；串包括SST、多个MC及GST
行是多根完整串的组 [0085]，并结合[0098]核对编号 [0086]；短引：“form one row” 图6：第一行NS11～NS13；第二行NS21～NS23；第三行NS31～NS33
行具有独立选择、擦除意义 [0087]～[0089]、[0098] [0088]～[0090]、[0099]；短引：“by a unit of a row” 不同行对应不同SSL／GSL；图8将一行作为擦除单位EU
掺杂条带是源区，而非一般隔离材料 [0080]、[0088] [0081]、[0089] 311～314充当共源线CSL的半导体区域，并可在其他位置相互连接

上述定位已对照原始公开说明书页面，尤其是CN说明书第6～10页及US说明书第6～7页。(专利图像)

**一个需要保留的原文问题：CN [0085]在第一行示例中出现“NS11–NS31”的编号，与该段的行／列区分及后文不一致。本报告没有默默改写它；第一行采用NS11～NS13，是依据CN [0098]、图6以及US [0086]**共同确认的。(专利图像)

3. 权利要求核查结果

US A1的权利要求1涉及对第一、第二串施加不同的擦除控制；权利要求10涉及器件及相应驱动；权利要求16进一步限定存储单元沿垂直衬底方向堆叠。这些权利要求本身没有把J的全部空间关系完整写出。J的主要依据是上述具体实施方式和图3、4、6、8，不是摘要或权利要求中的泛化“第一串、第二串”。(谷歌专利)

4. 为什么这次不是已有的假阳性

不是单串内部的memory-cell分组。 图6中每个NS编号都包括完整的SST—MC—GST链；一行包括多个NS编号。(专利图像)

不是两个独立block改名成sub-block。 BLKi的上级边界、块内各行，以及行间共享字线的连接关系，均在同一组实施例中说明。(专利图像)

不是整个阵列底部的统一source plane。 本次使用的是图3、4的条带311～314；图4可见内部区域312、313分别位于相邻行柱脚之间。没有拿后面另一实施例的底部源层来替代这些条带。(专利图像)

也不是把电气独立夸大为源线独立。 D1支持按行选择和擦除，但311～314可以互连成共同CSL。因此不能进一步声称它公开了“每个group具有彼此独立偏置的source region”。这不妨碍其作为空间分组证据，但限制了其作为“独立源线分段”动机文件的用法。(专利图像)

五、J1—J9逐项比对

本轮的两篇核心文件为D1与D2。旧基线只作强度比较，不再重新包装成核心新发现。

要素 D1：CN102148059A／US20110194357A1 D2：US20080067573A1
J1：一个更大的NAND／string block 明确：图2中的一个BLKi，图3进一步展开 未建立目标所需的上级block与下级groups关系
J2：block内多根完整strings 明确：BLKi含多个NS；各NS有完整串结构 明确阵列有多个完整NAND strings，但不能自动补足J1
J3：至少两个groups／sub-blocks 明确到row层级，有第一、第二、第三行 未建立目标多串子块分组
J4：每组多根完整strings 明确：每行示例三根，而不是三个cells 未证明目标“每个下级group”的对应关系
J5：groups空间相邻 图3、4支持：相邻堆叠行 可靠公开首先是相邻strings／GST
J6：两组之间有semiconductor region 支持：312位于第一、第二多柱行之间 明确109CS位于相邻GST之间，层级不足
J7：region为diffusion／impurity／doped region 明确doped，N型；未明确形成311～314的扩散工艺 明确impurity diffusion，并明确注入＋热处理
J8：region空间上分隔两组 有较强图文基础，但保留解释争点：312是中间条带；没有逐字写“sub-blocks separated by diffusion region” 未单独证明多串子块层级的分隔
J9：以上关系在同一实施例成立 J1～J6及掺杂型J7来自同一图3～8实施例链；无需拼接不同家族 不成立为完整J，只承担工艺／材料补充

D1的块、行和串层级来自原始布局图与对应电路说明；D2的肯定项来自[0034]～[0035]、[0045]～[0046]及图1、4。(专利图像)

分级保留的两个具体原因

第一，明确N型掺杂≠原文明示扩散形成工艺。但反过来，也不能仅因未交代具体制造工艺，就直接断定该结构必然不对应权利要求中的“扩散区域”。这里需要解决的是术语及结构对应，而不是擅自给原文增加工艺。

第二，空间上夹在两行之间≠已明确公开全高度的半导体隔离墙。D1没有后者，本报告也不主张后者。值得注意的是，目标专利自己的图5～7将块内扩散区530画在柱结构底部、阱区附近；因此，把J额外解释成“必须以半导体墙贯穿整个串高度”也缺乏本轮所见目标图文的支持。(专利图像)

据此，D1列强B级，具备提出J单篇直接公开论证的实质基础，但不写成不存在任何对应争议的A级结论。

六、D2的精确作用及两篇组合论证

1. D2原文证据

US20080067573A1：Stacked memory and method for forming the same。

原文位置 原文短引／内容 图号及标记 能证明什么
[0034] “impurity diffusion region 109CS” 图1，109CS、GST、110 相邻NAND strings的GST之间存在明确的杂质扩散共源区
[0035] 109CS沿y方向线状延伸 图1及对应阵列方向说明 该源区可为线状区域，不只是一个接触点
[0045] “ion implantation and heat treatment processes” 图4，109、109CS、GST1 明确通过离子注入及热处理形成相关扩散区域
[0046] “improve resistive characteristics” 109CS、109D 高浓度杂质注入与改善源／漏区域电阻特性存在明确联系
权利要求7、8、12 完整串结构、GST旁共源区及杂质扩散区形成 对应器件及方法限定 辅助确认源区、串结构和工艺；仍不等于完整J

图1与图4已经检查原始附图，工艺段落核对了原始说明书。D2没有因此被升级为same-block multi-string sub-block的完整公开文件。(专利图像)

2. 当前首选组合：D1＋D2

组合起点应当换成D1，而不是继续从旧文件的奇偶分组出发。

D1已经给出需要的上级block、连续空间多串行以及内部掺杂条带。若对方争议仅在于“掺杂区”是否对应“扩散区域”，D2提供的补充是：NAND源区可以通过明确的注入、热处理形成杂质扩散区域，且进一步注入具有改善源区电阻特性的技术目的。(专利图像)

据此可形成以下组合推理：

保持D1的BLKi、各完整串行及条带312的位置不变；参考D2对NAND共源区域的制造教导，以注入及热处理实现该掺杂源条带，而不是另行发明块内空间分组。

这条推理比旧组合少了一个关键跳跃：无需先把交错电气分组重排成空间连续分区。

不过，仍有两个不能隐去的限制：

  • D2的具体结构属于分层堆叠的平面串体系，D1采用垂直柱串。组合论证应针对半导体共源区的形成方式及作用，不能声称两种阵列可以整套直接互换。

  • D2的电阻改善教导支持源区工艺选择，不等于明确教导为了降低IR drop而把D1划成多个独立源线子块。D1本身允许源区互连，不能给它添加独立源偏置动机。(专利图像)

因此，D1＋D2是本轮针对J的优先备用创造性组合；D1单篇对应能够成立时，没有必要为了形式上凑成“两篇”而强行引入D2。

3. 第二优先目标“组合动机桥梁”的结果

没有取得足以让我明确认定下述完整命题已经被新文件教导的证据：

为降低源线电阻／bounce，把一个block的奇偶交错组改造成连续空间组，并在组边界设置独立源区。

D1真正提供的是块内空间行＋中间掺杂条带＋按行选择／擦除，不是上述“独立源线分段”教导。其价值在于直接提供更接近目标的结构起点，而非替旧组合补写一个不存在的动机。(专利图像)

七、检索、同族与引证追踪结果

本轮分别执行了英文、日文、韩文、中文检索，并沿同族、反向引证和发明人名称追查。实际形成可复核核心证据的是Google Patents公开记录及其链接的原始公开公报PDF；没有把本轮描述为已完成Espacenet、J-PlatPat、KIPRIS及全部审查案卷的交叉核证。

1. 后公开线索成功追到了截止日前原文

后公开的三星相关文本出现高度接近的块内柱行与掺杂条带结构后，本轮继续向前追索，定位到原始申请US12/985,695的 US20110194357A1，并核对中文同族 CN102148059A。最终证据依赖的是2011年公开的图文，而不是2014年、2016年的授权描述。该家族公开记录可核对这条前后关系及各国公开版本。(谷歌专利)

2. 反向引证没有再产生第二个独立A／B级家族

US5923587A值得追查，但其第一、第二串集合仍采取交错安排，未补足连续空间子组的边界结构。因此，只保留为C级筛除结果，不用于提高最终概率。(patents.google.com)

既有US5729491A原始图6及说明书第5～6栏已经复核：其空间groups—GL关系仍有价值，但整条GL的形成证据不能从局部耗尽型晶体管沟道的注入说明中自动推出，同一larger block问题也没有因此消失。(专利图像)

**取证限制：**US20090003072A1与US5923587A的原始PDF本轮抓取未成功；这两项仅作为旧基线／文本筛除结果，不计作“本轮新增、附图完整核验”的核心证据。新增D1及组合辅助D2的原始PDF则已取得并检查。

3. 一个影响整体无效判断的引证事实

公开引证记录显示，D1家族与目标专利同族存在引证关联：相关列表中出现WO2013025710A1、US8797806B2及对应日本申请。**因此，“本轮新找到”不能表述为“目标专利审查员从未见过”。**仅凭引证列表，也不能判断审查员是否针对本案权利要求13的J关系作过相同评价。(谷歌专利)

八、概率更新与最终证据判断

1. 先区分三个不同的问题

以下百分比是根据本轮证据完整度给出的主观论证把握区间，不是历史裁判样本计算出的胜诉率。

“J单篇”指的是J这一新增技术关系被认定已由单篇公开的把握，不能直接等同于完整权利要求13缺乏新颖性。权利要求13从属于权利要求11，而后者还要求源极栅极、与其不同的源极选择栅极及相应位置、控制关系等限定。(patents.google.com)

评估项目 本轮更新 依据与保留
J单篇直接公开论证被接受的把握 约65%～80% same block、多串行、相邻关系和中间N型掺杂条带已形成同一实施例证据链；主要保留在“扩散区域”及“分离”的对应解释
J两篇组合创造性论证被接受的把握 约75%～85% 新B级结构起点＋明确源区扩散工艺，减少旧组合的空间重构跳跃；仍需论证工艺教导在D1中的适用性
完整权利要求13被宣告无效的概率 本轮不足以诚实给出新的无条件数值 未取得任务书之外的完整权利要求11证据表及审查案卷，不能把J的概率直接移植到完整权利要求13

相对于任务书提到的约65%创造性攻击把握，**本轮针对J的上调有实质依据：增加的是一个强B级结构家族，而不是增加若干普通common-source文件。**但完整权利要求13不应随之机械上调。

D1的图14及权利要求14～16还提供双地选择栅线及其相对共源线位置的线索，值得在完整权利要求11比对中使用；目前不能仅凭“两条GSL”名称，就宣告其分别满足目标“源极栅极”和“源极选择栅极”的全部功能限定。(专利图像)

2. 最终判断

本轮已经把原先的主要问题向前推进了一步。

此前最突出的问题是：找不到截止日前同一结构中的
same block＋空间多串组A＋半导体条带＋空间多串组B。

现在，CN102148059A／US20110194357A1已经提供这一结构的强B级证据。剩余争点主要集中为：

N型掺杂条带与“扩散区域”的对应、该条带构成空间分隔的解释，以及权利要求11继承限定的完整证明。

因此，当前最合理的证据主线应当是：**以CN102148059A为J的主对比文件，以US20110194357A1核对英文原文及编号，以US20080067573A1作扩散形成工艺的备用组合文件。**不宜继续把旧的“奇偶电气分组→连续空间分组”改造路线作为首选论证。

 


权利要求14

根据权利要求11所述的设备，其中： 所述漏极选择栅极包括漏极选择装置的一部分；且 所述源极选择栅极包括源极选择装置的一部分。

技术特征:
K 其中： 所述漏极选择栅极包括漏极选择装置的一部分 (0)
L 所述源极选择栅极包括源极选择装置的一部分。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B · 2011年8月15日前公开文献

权利要求14检索报告

检索日期：2026年9月16日至17日 · 按委托仅评价各项自身记载特征

CN103782344B 权利要求 14 独立附加特征无效检索报告

检索与报告日期：2026-09-16 至 2026-09-17（北京时间）。检索责任：权利要求 14 专属子 agent（claim14_search）。证据截止：公开日严格早于 2011-08-15，即最晚 2011-08-14。完成轮次：初始轮 R0；补充轮 0 次。

一、结论与评估范围

仅就权利要求 14 自身新增的两项「栅极属于相应选择装置」关系，已找到同篇、同一实施例直接公开全部特征的早期文献。首选 D1：JP2009212280A，2009-09-17 公开；D2：CN1901200A，2007-01-24 公开，可作为中文独立备选；D3：US20050259468A1，2005-11-24 公开，可作英文 NAND 结构旁证。

本报告对用户限定分析对象的主观证据支持成功概率估计为 95%（合理判断区间 90%—97%），已达到 80% 停止阈值。这是对下述两个附加特征被现有技术公开、因而难以单独贡献专利性的判断，不表示完整从属权利要求 14 有 95% 的法律无效胜率；未将权利要求 11 的任何技术特征纳入覆盖判断。不能将本报告直接当作完整权利要求无效请求书。

未使用统计模型，百分比不具有经验校准意义；其依据是同篇直接公开、公开时间核验、两篇独立备选以及剩余解释和原始文献核验风险。未通过扩大解释或人为调高分数来满足停止条件。

二、权利要求原文与拆分

用户提供的权利要求 14：

根据权利要求 11 所述的设备，其中：所述漏极选择栅极包括漏极选择装置的一部分；且所述源极选择栅极包括源极选择装置的一部分。

按用户要求，仅抽取：

标号 独立分析的技术特征 解释边界
F14-1 漏极选择栅极为漏极选择装置的一部分 「装置」至少可由实施相同选择功能的漏极选择晶体管体现；须证明其栅电极与装置之间的构成关系。
F14-2 源极选择栅极为源极选择装置的一部分 对应源极选择晶体管中的栅电极；不能仅因出现源极选择线字样就认定满足。

没有并入权利要求 11 的柱、源极栅极、位置、数量、连接或其他结构要求。D1 的三维结构接近本专利应用背景，仅作为提高映射可信度的事实，不作为另加的分析限定。

三、数据库访问与四语检索式

通过网页检索工具实际执行 Google Patents 域名限定查询，并逐份访问命中专利的 Google Patents 原文页。曾尝试直接打开其数据库检索页，工具返回「URL is not safe to open」；因此未声称成功使用该页的结果列表。

下面的「复现链接」用于重放检索文本。带 before: 或年份的式子只是检索辅助手段，不是公开日证据；搜索结果仍可能混入晚公开文献。证据资格均以对应公开号原文页的 Publication date 另行核实。

编号 语言 实际执行的原始检索式 链接 结果与处置
ZH-1 中文 site:patents.google.com NAND "漏极选择栅极" "源极选择栅极" before:2011-08-15 复现链接 宽检：命中本专利与晚期文献；不据搜索过滤直接认定合格。
EN-1 英文 site:patents.google.com NAND "drain select gate" "source select gate" before:2011-08-15 复现链接 命中 US20050259468A1，进一步打开核验。
KO-1 韩文 site:patents.google.com NAND "드레인 선택" "소스 선택" 게이트 before:2011-08-15 复现链接 完成宽检；批次结果混有晚公开内容，转用晶体管同义词。
JA-1 日文 site:patents.google.com NAND "ドレイン選択" "ソース選択" ゲート before:2011-08-15 复现链接 完成宽检；转用「側」「トランジスタ」同义词。
ZH-2 中文 site:patents.google.com/patent/ "漏极选择晶体管" "源极选择晶体管" "2007" 复现链接 命中 CN1901200A、CN1677569A、CN101211664A 等；采用 CN1901200A。
EN-GP 英文 "drain select gate" "source select gate" before=publication:20110815 复现链接 直接访问 Google Patents 检索页被工具安全校验拒绝打开；未取得检索页结果。
KO-2 韩文 site:patents.google.com/patent/ "드레인 선택 트랜지스터" "소스 선택 트랜지스터" "2008" 复现链接 命中 KR20080092543A、KR20060111221A、KR20100087806A；因原文打开失败，仅列线索。
JA-2 日文 site:patents.google.com/patent/ "ドレイン側選択トランジスタ" "ソース側選択トランジスタ" "2009" 复现链接 命中 JP2009212280A、JP2009295259A、JP2008234815A 等；采用 JP2009212280A。此式执行两次，第二次仅压缩显示结果，仍属 R0。

术语调整理由：本项争点是「栅极是选择装置的一部分」。因此从「选择栅极」扩大到「选择晶体管」，重点核对栅电极、控制栅和导电层在选择晶体管中的构成作用。四种语言均真实执行，未将中文命中的机器翻译伪称为独立外语检索。

四、逐轮日志与停止判断

轮次 执行者 执行内容 新增及排除证据 轮末概率 后续
R0 初始轮 claim14_search 中、英、韩、日宽检；中、韩、日晶体管术语校正；逐份正文、图号及日期核验；检查三篇主证据原文 PDF 下载入口 有效 D1、D2、D3。X1 为晚公开文献；K1、K2 为正文访问未完成线索 95% 已超过 80%，停止；不触发补充轮。

R0 内的术语调整和正文核验属于同一次初始检索，没有先作低于 80% 的轮末结论，也未把它们虚列为 R1、R2。未执行、未填充任何补充轮。

如果后续原始公开文本核验否定 D1 的关键内容，补充方向应是：以 NAND 串两端的选择晶体管及其控制栅/栅导电层为核心，加入 gate electrode、control gate、게이트 전극、제어 게이트、制御ゲート、ゲート電極，并沿 D1 的早期引用和同族公开追溯。此为条件性策略，本次未执行，未计作补充检索结果。

五、有效对比文件及排除记录

5.1 经原文页核验的合格证据

编号 公开号、名称与原申请人 公开日及资格 具体定位与贡献 缺口或使用注意
D1 JP2009212280A：不揮発性半導体記憶装置の製造方法，东芝 Toshiba Corp 2009-09-17；原文页 Publication date 与时间线一致；合格 说明书「実施形態に係る不揮発性半導体記憶装置１００の具体的構成」，图 4：源侧导电层 22 是源侧选择晶体管 SSTrmn 的控制栅；漏侧导电层 42 是漏侧选择晶体管 SDTrmn 的控制栅。两关系同篇同实施例直接给出。 对 F14-1、F14-2 无实质缺口。需要取得正式公开文本及可靠中文译文用于提交；本次正文依据 Google Patents 日文转录。
D2 CN1901200A：非易失存储器及其制造方法，三星电子 Samsung Electronics Co Ltd 2007-01-24；不是其 2005-07-20 优先权日；合格 具体实施方式、图 1、图 2 及图 9A/9B 对应结构：DST 与 SST 各具有栅电极；后文进一步解释 DSL/SSL 与相应扩散区构成漏极/源极选择晶体管。 结构为三晶体管存储单元，不以本专利的完整三维架构为目标；在本次两附加特征范围内无实质缺口。
D3 US20050259468A1：Select lines for NAND memory devices，美光 Micron Technology Inc 2005-11-24；不是 2004-03-24 优先权日，也不是 2007-10-02 授权日；合格 Detailed Description、图 2—4：源侧 210、漏侧 212 为 FET；源侧 210 具有控制栅 220；适用于源/漏两类选择线的栅叠层 310 及其导电层形成栅结构。 文献中 select gate 有时指整个选择晶体管。映射时应对应其控制栅/栅叠层，避免把整个晶体管与栅电极等同。故优先级低于 D1、D2。

日期均根据已实际打开的上述公开号页面核验。没有用后授权版本替代早期公开版本。D1、D2、D3 为独立技术来源，不按同族重复计数。

5.2 已筛选但未进入无效组合的命中

编号 文献 核验状态 排除理由
X1 CN105989881A：半导体存储器，原申请人 Toshiba Corp 原文页核验公开日 2016-10-05 尽管出现 SGDT、SGST 及各自栅导电层，时间晚于截止日，不作为现有技术证据。
K1 KR20080092543A：플래시 메모리 소자 및 그 제조 방법 韩文检索命中；韩文及英文原文页访问均未成功完成 仅有搜索摘要不足以完成公开日、申请人及具体段落的独立核验；不计入合格文献或概率。
K2 KR20100087806A：플래시 메모리 소자의 데이터 독출방법 韩文检索命中；原文页返回 Cache miss 摘要出现源/漏选择晶体管栅叠层，但公开日及完整原文未核实；不用于特征证明。

其他宽检噪声未作完整候选文献评估，未进入证据集。没有把「公开号看起来较早」当作日期核验。

六、逐特征比对表

本项特征 D1：JP2009212280A D2：CN1901200A D3：US20050259468A1 判断
F14-1 漏极选择栅极是漏极选择装置的一部分 图 4 的漏侧选择晶体管层 40 包括导电层 42、栅绝缘层 47、柱状部 48；正文明确 42 为 SDTrmn 的控制栅。定位词：ドレイン側導電層４２。 图 1 的 DST 具有栅电极；具体实施方式中 DSL 与漏区等构成 DST。 图 2 的漏侧选择元件 212 被定义为 FET；图 3、4 将漏侧选择线包含的栅叠层与选择 FET 对应。 D1、D2 直接覆盖；D3 结合其结构说明覆盖。
F14-2 源极选择栅极是源极选择装置的一部分 图 4 的源侧选择晶体管层 20 包括导电层 22、栅绝缘层 28、柱状部 29；正文明确 22 为 SSTrmn 的控制栅。定位词：ソース側導電層２２。 图 1 的 SST 具有栅电极；SSL 与公共源区及另一扩散区构成 SST。 图 2 的源侧 210 为 FET，明确包含控制栅 220；图 3、4补充栅叠层。 三篇均覆盖，D1 最贴近背景。
两项关系同一设备共存 图 4 同一存储串 MS 中，上下分别为源/漏选择晶体管层 图 1 同一存储单元中的 DST、CT、SST 串联 图 2 同一 NAND 串两端分别设 210 与 212 不需要跨实施例拼接。

以上「图 4」「图 1」「图 2—4」为对应说明书明确关联的图号；本次未取得扫描 PDF，不声称已完成图像逐像素核对。Google Patents 转录未稳定显示原公开文本段号，所以采用章节名、图号、器件标号和唯一检索词定位，不编造段号。

七、无效论证路径与组合

路径 证据配置 技术论证 成功判断及限度
首选新颖性路径 D1 单篇 控制栅 42 属于漏侧选择晶体管，控制栅 22 属于源侧选择晶体管；同一图 4 结构直接满足两项构成关系。 对独立抽取的 F14-1、F14-2 最强。无须证明两篇文献结合动机。
中文独立备选 D2 单篇 同时记载 DST、SST 的栅电极，并说明其栅导电结构与其他部分共同构成对应晶体管。 对本次抽取的两项关系足够直接；在完整权利要求分析中不得忽略架构差异。
创造性辅助论证 D1 + D2 以 D1 的三维选择晶体管为出发点，D2 说明源/漏选择装置采用各自栅电极控制是可明确识别的通常实现。两者面对的共同需求是选择性接通存储单元与位线/源线的路径，栅极控制选择晶体管给出相同功能和可预期作用。 两文献本已分别覆盖附加特征，组合并非填补真实技术缺口，故不建议取代单篇路径。若争议只在「装置」和「晶体管」术语，可用来支持技术理解。
英文补强 D1 + D3，或 D3 作结构背景旁证 D3 的 NAND 串两端 FET 及栅叠层为术语和结构关系提供早期英文佐证。 不把 D3 的整个 select gate 晶体管误映射为本专利的单独栅电极；须结合控制栅/栅叠层段落。

用户要求的「无效组合」已经给出，但新颖性证明不通过多篇拼凑。对于本次两个最小结构关系，D1 单篇覆盖比组合论证更简洁可靠。

八、概率依据与剩余不确定性

轮末估计：95%；达到停止条件。

支持高置信判断的因素：

  1. D1 用控制栅与对应选择晶体管的明确关系公开两项特征，既不是仅从名称推断，也不是只出现选择线而缺少器件结构。
  2. 源侧和漏侧结构属于同一实施例，时间在截止日前近两年；不存在用优先权日替代公开日的问题。
  3. D2 提供中文原文的直接独立备选；D3 提供更早的英文 NAND 结构说明。
  4. 用户指定不考虑引用关系后，两项附加特征本身十分基础；没有额外尺寸、特殊偏置、位置关系或工艺限定需要补齐。

未给出 100% 的原因：权利要求术语仍需结合全文作最终解释；本次尚未完成原始公开 PDF 的页码和段号复核；未审查完整案卷、权利要求 11 的全部限制及潜在修改。后三者不在本次独立附加特征的结论覆盖范围内。

不能由「95% 高于阈值」推出完整权利要求必然无效，也不能把多个备选概率相加。若完整权利要求 11 自身仍具有可专利性，权利要求 14 的法律结论还须对继承特征另行分析。

九、交付前可行动事项与访问记录

可直接优先使用 D1 的图 4 结构描述组织 F14-1、F14-2 两行比对，D2 作为中文备选。正式提交时取得 D1 的日文公开文本及核校译文，并把该特征模块与完整权利要求比对整合。

已尝试通过 Google Patents 的 Download PDF 链接访问三篇原始 PDF，网页工具均返回 Cache miss；另用系统下载 D1 时发生认证握手失败，未生成有效 PDF。因此本次证据核验完成到 Google Patents 原文 HTML 层级，未伪称已归档原始 PDF：

没有运行 LibreOffice，没有修改本专利附件或其他案件原始文件。所有报告与检索记录仅写入本任务的指定输出目录。

各项检索由子agent独立执行，主agent复核范围、日期与结论。 概率为既定分析范围内的主观评估；检索局限和剩余缺口详见正文。

 



 


权利要求15

根据权利要求11所述的设备，其中所述源极栅极包括源极栅极装置的一部分。

技术特征:
M 其中所述源极栅极包括源极栅极装置的一部分。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B · 2011年8月15日前公开文献

权利要求15检索报告

检索日期：2026年9月16日至17日 · 按委托仅评价各项自身记载特征

CN103782344B 权利要求 15 独立附加特征无效检索报告

检索日期：2026-09-17（北京时间）。执行者：专属子 agent claim14_search，完成权利要求 14 后另行启动权利要求 15 的独立检索。证据截止：公开日严格早于 2011-08-15，即最晚 2011-08-14。实际轮次：R0 初始检索；补充轮 0 次。

一、结论

对用户要求单独评估的「源极栅极为源极栅极装置的一部分」这一新增特征，首选证据为 US20110024816A1，2011-02-03 公开。其韩文同族 KR20110012806A 于 2011-02-09 公开。本次已独立核读韩文原文、美国 A1 原始公开文本、图 2、图 3 和说明书第 3 页的 [0064] 段。

在不并入权利要求 11 的范围内，主观证据支持成功概率估计为 88%（判断区间约 82%—92%），达到 80% 停止条件。这个数值仅衡量该新增构成关系受到现有技术挑战的把握，不是完整从属权利要求 15 的法律无效胜率，也不是统计模型输出。

本项比权利要求 14 存在更明显的术语映射问题：本专利将「源极栅极」和「源极选择栅极」区分。报告采用双源侧控制级中的外侧晶体管及其栅极作对应，没有用唯一普通 SGS 改名来消除这一差异。

二、原文、特征及解释边界

权利要求 15 原文：

根据权利要求 11 所述的设备，其中所述源极栅极包括源极栅极装置的一部分。

本次只评估 F15-1：源极栅极是相应源极栅极装置的构成部分。术语理解参考本专利说明书图 1、图 3 对应说明：源极栅极 140/350 参与控制源侧通道，与源极选择栅极 SGS 分开；器件 170/172 是源极栅极所控制的通道器件表示。其栅导电结构与晶体管装置的关系是本项新增内容的重点。

没有并入权利要求 11 的其他特征。对照文件也不能仅因在源端存在一个普通选择晶体管，就不经分析地把它同时当作 SGS 和源极栅极装置。本次作如下技术对应：

  • D1 图 2 中靠公共源线 CSL 的外侧晶体管是 GST1，靠存储单元 MC1 的内侧晶体管是 GST2。
  • 将外侧 GST1 对应为源侧附加控制装置，其栅电极对应为本项源极栅极；内侧 GST2 保留为另一个选择级，两个器件没有重叠指认。
  • D1 图 3 中底部两级晶体管均标为 168，分别具有栅电极 158；最靠源区 112 的一组 168/158 与前述外侧 GST1 对应。

其中器件构成及次序是文献直接公开；将外侧 GST1 解释为本项「源极栅极装置」是本报告的技术映射判断，不能误称为原文采用了本专利的命名。

三、四语检索及访问方式

本项重新执行中文、英文、韩文、日文检索，没有把权利要求 14 的检索轮次移作本项结果。直接打开 Google Patents 检索页被工具返回「URL is not safe to open」，因此采用网页检索工具执行 site:patents.google.com 查询，再打开命中文献原文。

检索链接为可重放检索文本的链接。before: 和年份关键词不能替代公开日期核验，结果中仍会出现晚公开文件。

编号 语言 实际执行检索式 链接 命中与处置
ZH-1 中文 site:patents.google.com NAND "源极栅极" "晶体管" before:2011-08-15 复现 字面源极栅极宽检主要命中本专利与晚期文献；不把普通SGS命中直接视为完整对应。
EN-1 英文 site:patents.google.com NAND "source gate" "source select" transistor before:2011-08-15 复现 命中 US7907448B2 等早期源侧栅结构，并出现仅一般SGS的文献。
KO-1 韩文 site:patents.google.com "접지 선택 트랜지스터" "게이트" "2009" 复现 命中 KR20110012806A、KR20090132890A 等；前者原文成功打开。
JA-1 日文 site:patents.google.com NAND "ソース側" "２つ" "選択トランジスタ" "2010" 复现 命中 JP2010056443A、JP2010027165A 等一般源侧选择管结构，未作为主证据。
EN-2 英文 site:patents.google.com "GST1" "GST2" "2009" "gate" 复现 命中 KR20090132890A 等串联双接地选择结构线索。
EN-3 英文 site:patents.google.com "Flash memory device and memory system including the same" "GST2" "2009" 复现 命中 KR20090132890A 及其美中同族；该家族早期正文访问失败，未作为主证据。
EN-4 英文 site:patents.google.com/patent/US20090316491A1 "GST2" 复现 精确公开号查询未取得对应 A1 完整正文；不能用晚公开 B2 替代。
EN-5 英文 site:patents.google.com/patent/US20110024816A1 "158" 复现 该精确式未获得可用原文页；随后独立复核任务内已下载的 A1 原始 PDF。
ZH-2 中文 site:patents.google.com/patent/CN101630531A "控制栅" 复现 命中该族 CN101630531B，但未完成 A 文献正文核验；不将后授权内容反推为早期公开。

实际尝试的数据库检索页：source gate + source select，公开日前筛选。该页未成功返回结果列表，不声称已在其中完成站内筛选。

术语扩展的目的：用 ground selection transistor、GST、接地选择晶体管、접지 선택 트랜지스터、ソース側選択トランジスタ寻找源端控制装置，再确认是否有两个不同控制级以及栅电极的构成。并非把这些词预设为「源极栅极」的法律同义词。

四、逐轮日志

轮次 工作 新增证据与核验 轮末概率 决定
R0 初始轮 重新执行四语宽检；以 GST1/GST2 与控制栅术语追踪；核验各公开号日期和技术段落；独立目视复核 A1 原文图及 [0064] D1 美国 A1 与韩文同族形成一个主证据家族；D2 为独立源侧栅结构旁证；两篇晚公开 B2 被排除出实体证据 88% 已超过 80%，停止，不触发补充轮。

本轮未出现一个已完成且低于 80% 的轮末评估。术语校正、同族追踪、取得可核验原始文本均属于 R0 的候选核验步骤。没有虚构 R1—R12，也没有把未执行的检索策略计作成果。

若后续对「源极栅极」采取包含本专利特有双通道控制功能的更窄解释，需另行检索同时控制柱内与衬底横向通道的附加栅结构；本报告的 88% 不能直接延伸到该新增范围。该事项在本次仅评估权利要求 15 新增构成关系的范围之外。

五、有效文献、同族及排除文献

5.1 合格证据

编号 公开号、名称及申请人/原受让人 公开日 定位与贡献 主要局限
D1-US US20110024816A1，Flash memory device having verticle channel structure；原受让人三星电子 Samsung Electronics Co Ltd 2011-02-03；已目视核对原始公开扉页日期及公开号 [0048]、图 2：源侧双级 GST1/GST2；[0055]、图 3：两个 168；[0064]：168 明确包括 158 栅电极。[0061] 标明下面的 112 为源区。 公开两个控制级的实体构成，但图 2 采用共用 GSL；未证明本专利特有的独立驱动及同一栅控制柱/衬底两个通道。未把这些未证明内容计入覆盖结论。
D1-KR KR20110012806A：수직 채널 구조의 플래쉬 메모리 소자；三星电子 2011-02-09；韩文原文页 Publication date 与时间线已核对 图 2/3 对应说明确认串联 GST1/GST2 及接地选择晶体管 168 中的栅电极 158，与 D1-US 互相核对 与 D1-US 同族，仅一个证据来源，不能作为两个独立文件的创造性组合。
D2 US7907448B2：Scaled down select gates of NAND flash memory cell strings and method of forming same；原受让人 Spansion LLC 2011-03-15；该 B2 本身已在截止日前公开，因此合格 Detailed Description，图 2，select source gate 203 及源端控制用途；正文说明源侧栅可由多晶硅或金属形成 仅一般源侧栅结构与用途旁证，没有直接公开本专利区分的额外源极栅极级。不单独据此认定 F15-1 完整覆盖。

D1-US 原始扉页标题将 VERTICAL 拼为 VERTICLE；上表保留原始公开文本的标题拼写，公开号与申请号 12/644,976 已核对。美国公开扉页列发明人，三星作为原受让人的信息以相关原文页元数据、韩文同族申请人记录核对，不将当代受让人冒充原申请人。

5.2 未采用或排除的重点候选

文献 状态与日期 处置
US8324675B2 2012-12-04 公开，D1-US 后授权版本 晚于截止日，只用于定位其 A1 同族和著录线索；实体技术依据来自已核验的 A1 原始公开文本。
US8018782B2 2011-09-13 公开 晚于截止日，排除；其 2008 年优先权不使该 B2 成为合格早期公开文件。
US20090316491A1 后授权页时间线指向 2009-12-24 的 A1，但本次 A1 原文访问失败 保留追索线索，不直接把 B2 的 GST2/控制栅公开移植到尚未核验的 A1。
KR20090132890A 搜索结果显示 2009-12-31；韩文/英文原文页均未成功完整打开 搜索摘要提示双接地选择晶体管及控制栅；由于未完成独立全文核验，不进入主证据或概率加权。
CN101630531A 由上一家族追踪，A 文献页面访问失败 未认定公开日和完整内容；不得用 CN101630531B 的后授权文字替代核验。
JP2010056443A、JP2010027165A 日文检索命中的一般源侧选择晶体管结构 本轮未作完整候选评估；没有足够特征优势，不进入有效文献表。

六、特征比对及无效组合

6.1 特征比对

待证事项 D1-US 具体证据 对应结论与缺口
源极栅极为源极栅极装置的一部分，即 F15-1 图 3 最下方 158；[0064] 明确接地选择晶体管 168 包括栅电极 158 和栅介质；[0055] 确认源侧有两个这种晶体管 栅电极是相应源侧控制晶体管的一部分，构成关系直接公开。将最外侧 168/158 对应为本项源极栅极装置/源极栅极属于技术映射。
不把源极栅极与源极选择栅极混成同一器件 图 2 由 MC1 向 CSL 依次为 GST2、GST1；图 3 底部两个不同高度的 168/158 外侧 GST1 与内侧 GST2 为不同实体；已核实次序。未要求两者共享控制信号与本专利一致。
源侧通道控制功能 [0043]、[0048] 及图 2：器件位于存储串与 CSL 之间；[0061]、[0066] 说明源区与场效应通道 支持其作为源侧控制装置的识别；没有据此宣称公开本专利全部双通道功能。
独立背景旁证 D2 图 2 的源侧栅 203 与源线侧连接及多晶硅/金属实现 支持「源端电控制采用导电栅结构」的通常实现；不能填补本专利完整特殊架构。

6.2 新颖性与创造性路径

路径 文件配置 论证方式与结合动机 结论
最强单篇路径 D1-US 单篇 以图 3 最靠源区的晶体管 168 为源极栅极装置，以其 158 为源极栅极；[0064]直接给出包含关系，图 2 保留另一个内侧选择级 对用户限定的 F15-1 有较强新颖性攻击贡献；核心争点是术语映射能否成立。
创造性补强 D1-US + D2 D1 已给出外侧源端控制级。D2 说明源端控制采用导电栅及常用材料的已有做法；共同技术需求是以栅电场控制源端电连接，作用可以预期 组合仅辅助说明「该源端装置具有组成它的栅极」是通常实现。没有真实新增缺口需要 D2 填补，故不宜替代 D1 单篇主线。
同族替代文本 D1-KR 替代 D1-US，或协助翻译核验 两者具有相同优先权申请线索和对应技术公开 是同一证据家族，不是 D1-US + D1-KR 的独立创造性组合。

不将该比对扩大到完整从属权利要求，不声称 D1 已公开权利要求 11 的所有内容。若完整无效请求仍存在其他特征缺口，需由包含那些特征的独立检索模块处理。

七、概率及停止理由

本报告的 88% 主要依据：

  1. 构成关系有明确文字，[0064] 并非仅从晶体管符号推断存在栅极。
  2. 原始公开扉页、原始图 2/3 以及关键说明书页已经分别目视核验，公开日合格。
  3. 主文献具有两个不同源侧控制级，可避免把本专利两个不同名称无理由映射到同一个普通 SGS。
  4. 本次不继承权利要求 11，F15-1 没有另加尺寸、材料或特定驱动条件。

保留约 12% 的不确定性主要来自「外侧 GST 是否落入源极栅极装置」的解释争议，以及完整程序中对保护范围、案卷和修改文本的核验。D1 的共用 GSL 与本专利实施例的控制方式不完全相同，说明本报告不适合直接推导完整权利要求胜率。

据此，R0 已满足用户规定的 80% 门槛，不再机械执行无新增价值的补充轮。这个停止判断以已核实的文件为基础，不包含未核验的 A1/KR/CN 候选所可能提供的额外支持。

八、可交付证据与实际访问限制

已在本项专用目录保存US20110024816A1 原始公开 PDF。其最初由同任务的权利要求 12 子 agent 下载，本项子 agent 独立读取并核验，不将其他子 agent 的分析直接作为证据。正式比对定位可用：

  • PDF 第 1 页：公开日期和公开号；
  • PDF 第 3 页：图 2，GST1 为外侧、GST2 为内侧；
  • PDF 第 4 页：图 3，底部两个 168/158；
  • PDF 第 41 页，说明书印刷第 3 页：[0055]、[0061]、[0064]、[0066]。

Google Patents 原始 PDF 地址与本地文献对应。本项网页工具打开美国 A1 时发生访问错误，随后使用上述已取得的原始公开 PDF 完成核验；韩文同族 Google Patents 原文页本项访问成功。未将访问失败说成数据库无此文献。

提交层面的后续工作是制作准确译文并将 F15-1 模块嵌入完整权利要求的证据体系。本报告及日志已落盘；未调用 LibreOffice。

各项检索由子agent独立执行，主agent复核范围、日期与结论。 概率为既定分析范围内的主观评估；检索局限和剩余缺口详见正文。

 



 


权利要求16

一种包括源极栅极的设备，其包括： 多个块，每一块包括多个串，每一串包括与从衬底延伸的一相应柱相关联的多个电荷存储装置，所述柱包括半导体材料；及导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极； 其中所述柱中的相应一者包含： 漏极选择装置，其与所述相应柱相关联且耦合于所述相应电荷存储装置串与数据线之间； 源极选择装置，其与所述相应柱相关联且耦合到所述相应串；及源极栅极装置，其与所述相应柱相关联且耦合于所述源极选择装置与所述共用源极之间，其中所述源极选择装置及所述源极栅极装置经配置以实质上控制所述柱与所述共用源极之间的导电。

技术特征:
N 其包括： 多个块，每一块包括多个串，每一串包括与从衬底延伸的一相应柱相关联的多个电荷存储装置，所述柱包括半导体材料 (0)
O 及导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极 (0)
P 其中所述柱中的相应一者包含： 漏极选择装置，其与所述相应柱相关联且耦合于所述相应电荷存储装置串与数据线之间 (0)
Q 源极选择装置，其与所述相应柱相关联且耦合到所述相应串 (0)
R 及源极栅极装置，其与所述相应柱相关联且耦合于所述源极选择装置与所述共用源极之间，其中所述源极选择装置及所述源极栅极装置经配置以实质上控制所述柱与所述共用源极之间的导电。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按你给出的 N–R 技术特征，这里实际分析的是 CN103782344B 权利要求16，不是权利要求6。基于目前为权利要求1已经检索、整理出的材料，结论比较明确：

权利要求1现有材料可以大量复用于权利要求16，但目前还不足以完整覆盖权利要求16。真正新增且最关键的缺口集中在 O，以及 N 中的“多个块—每块多个串”这一层级结构。 权利要求16中的 P/Q/R，大部分已有很强材料；尤其 Q/R 已经基本解决。附件此前的归纳也已经指出：权16的源极侧串联关系可复用权1，漏极选择装置可复用权2，柱/多个串可部分复用，但“多个块、块群之间的导电部件、由该导电部件偏置共用源极”必须新增证据。

一、权利要求16应当重新拆成的实际争点

特征 权利要求16限定 与权1检索材料的关系
N 多个块；每块多个串；每串多个电荷存储装置；与从衬底延伸的相应半导体柱相关联 部分可复用。pillar、charge-storage、vertical NAND string 已有大量强证据；但“多个块＋每块多个串”未被权1检索重点证明
O 导电部件耦合衬底；位于多个块的群组之间；用于偏置多个串的共用源极 当前最大缺口。权1文献通常只有 CSL/source region，不等于该“块群之间的导电部件”
P 柱中的漏极选择装置；位于存储串与数据线之间 较容易补齐，且当前已有材料可直接复用
Q 柱中的源极选择装置；与相应串耦合 已有很强公开
R 源极栅极装置位于源极选择装置与共用源极之间；二者实质控制柱与共用源极之间导电 已有非常强材料，CN102148059A尤其重要

所以权16不能理解成“权1再加一个漏极选择管”。它实际上在权1的核心源侧结构之外，增加了一个新的阵列级/块级 common-source interconnect 架构 O。

二、目前权1材料对权16 N–R 的逐篇复用价值

1. CN102148059A / US20110194357A1 —— 权16当前最重要的基础文献

这是现有材料里对权16价值最高的一族。

CN102148059A 已经明确公开柱113、P型硅层114、charge-storage/charge-trapping layer以及垂直NAND string，因此对 N 中“半导体柱＋电荷存储装置串＋柱从衬底方向延伸”的基础结构非常强。

更重要的是，其 Fig.14 实施方式明确在 memory cells 与 common source line CSL 之间设置两级 source-side GST：

memory cells → GSL22/GST → GSL12/GST → CSL

其中 GSL22 靠近字线，GSL12 靠近 common source line。现有分析已经把这一结构与权1的 source select/source gate 顺序一一对应。

其工作原理进一步明确：对 GST 施加超过阈值的栅压，在半导体 pillar/body 中形成 channel，并与 CSL 电连接；内外两个 GST 串联存在于同一 pillar-to-CSL 导电路径中。

因此对权16可以这样用：

权16特征 CN102148059A
N 强，但不完整：vertical NAND、charge trap、semiconductor pillar 强；“多个块且每块多个串”尚未被当前材料钉死
O 未公开/至少当前材料未确认
P 当前权1整理材料没有把该特征证据链单独做实，建议回原文补核
Q 强公开：GSL22/GST 可承担靠近 memory string 的 source select device
R 极强：GSL12/GST 位于 Q 与 CSL 之间；二者串联控制 pillar → CSL 导电

所以：

CN102148059A 应继续作为权16最接近现有技术的首选候选。

但要注意，不能因为它有 common source line CSL，就直接说 O 已经公开。权16 O 还要求：

导电部件本身位于“多个块的群组之间”，并耦合到衬底、用于偏置这些串的 common source。

这是完全不同层次的空间结构限定。

2. CN101971324A / US20090230454A1 / KR20100135796A —— N、P尤其有价值

这一族原来是权1很强的 A+B 文献。

其公开 polysilicon/conductive pillar、charge trap以及 serially coupled memory-cell strings，因此 N 的“pillar＋charge-storage string”部分很强。现有分析还特别确认：

  • source side 的 selection transistor 216；

  • 另一端 selection transistor 280；

  • 280 位于另一端并连接 data line 290。

这使它对权16比对时产生一个新的价值：

P 的现有证据实际上已经存在

权16 P 要：

漏极选择装置……耦合于相应电荷存储装置串与数据线之间。

CN101971324A 中与 data line 290 相连的另一端 selection transistor 280，明显值得重新作为 P 的主证据 制作正式表格。

对应关系可以初步表示：

data line 290 ← selection transistor 280 ← memory-cell string

因此：

特征 CN101971324A
N 强部分公开；block 层级仍缺
O 未确认
P 很强，值得直接复用
Q source select transistor 216 可承担
R 缺失：只有一个明确 source-side transistor 216，不能同时重复承担 Q、R

所以它特别适合与 CN102148059A 交叉使用：

CN102148059A 主攻 N/Q/R；CN101971324A 强化 N/P。

但是 O 仍然没有解决。

三、CN102034829A —— 对 N/P/Q 很干净

CN102034829A 已经公开：

  • 柱形单晶半导体150；

  • 单晶 silicon；

  • vertical cell string；

  • charge-trap memory cells；

  • lower select transistor；

  • 顶端另有 SSL。

此前分析之所以说它不能完整打权1，是因为 upper SSL 和 lower source-side transistor 位于 string 的两端，不能把 SSL 强行当第二个 source-side device。

但到了权16，这个“缺点”反而使它对 P 很有用：

  • 顶端 SSL → 可以研究对应 P 的 drain select device；

  • bottom lower select transistor → Q；

  • pillar + charge trap vertical string → N。

于是：

特征 CN102034829A
N 强部分公开
O 未公开
P 强候选
Q 强
R 缺独立第二个 source-side device

因此它不是权16完整文献，但非常适合作为 N＋P＋Q 型文献。

四、CN101055875A / JP2007266143A / KR20070096972A —— N、P、Q 的另一路强证据

这一族直接公开：

  • memory string；

  • 串联 memory cells；

  • pillar-shaped semiconductor；

  • charge-storage layer；

  • source-side SSTr；

  • 另一端 SDTr。

对于权1，因为只有一个 source-side SSTr，所以缺第二个 source-side device。

但对权16：

  • pillar + charge-storage string → N；

  • SDTr/另一端选择结构 → 可以进一步核原文对应 P；

  • SSTr → Q；

  • R 仍然缺 source-side second gate。

因此这一族也可作为：

N＋P＋Q 的备用主文件。

尤其中文 CN101055875A 的文字对应非常适合做无效请求书中的中文比对。

五、JP2010192569A / US20100207194A1 —— 对 Q/R 很强，但 N 有一个结构解释风险

该族此前被认为是权1的强单篇候选：

  • semiconductor pillar；

  • charge-storage layer；

  • NAND string；

  • SGT2 位于 memory stack 与 SGT1 之间；

  • source-connected branch 为
    memory stack → SGT2 → SGT1 → source。

且 SGT1、SGT2 都属于控制 pillar channel 的 selection-gate transistors。

映射权16：

特征 JP2010192569A
N 中强；但主要 U-shaped string 与两根 pillar legs 有关，存在“相应一柱”的解释问题
O 未确认
P 当前权1材料没有做实
Q 强
R 强

它的作用更适合作为 Q/R 备用单篇，不宜排在 CN102148059A 前。

六、CN1519938A —— Q/R 极强，同时对 P 有辅助价值

CN1519938A 明确具有：

  • drain/bit-line side SG11、SG12；

  • source-line side SG21、SG22；

  • SG22 source → common source CS；

  • 实际 source-side 顺序：

memory string → SG21 → SG22 → common source CS。

并明确两个 source-side transistors 串联以获得截止特性。

所以：

特征 CN1519938A
N 不承担，平面NAND
O 不承担
P 有 drain-side selection structure，值得作为补强
Q 极强：SG21
R 极强：SG22＋common source CS＋串联控制

它现在最好的定位不是作为权16的 D1，而是继续充当：

“P/Q/R 中 NAND 两端选择结构和 source-side double-select 属于成熟技术”的组合启示证据。

七、US20080253187A1 —— R 的创造性补强依然非常强

该文献权利要求已经直接给出：

NAND string → first select gate → second select gate → source line

其中第二 select gate 位于第一 select gate 与 source line 之间，并进一步把 multiple series-coupled select gates 与 GIDL/leakage 抑制联系起来。

现有分析还确认：

  • 外侧 FET 211 source 接 common source line 216；

  • 内侧 FET 210 位于第一 memory cell 和外侧 FET 211 之间。

因此对权16：

Q/R 基本可以直接复用权1的创造性组合论证。

但它解决不了 N 和 O。

八、目前最重要的总比对表

现有对比文件 N O P Q R 权16中的最佳定位
CN102148059A 强/部分 缺 待补核 强 极强 当前首选 D1
US20110194357A1 同族 同族缺 待补核 强 极强 英文解释辅助
CN101971324A 强/部分 缺 强 强 缺第二源侧器件 P 的重要补强
US20090230454A1 强/部分 缺 强候选 强 缺 英文同族
CN102034829A 强/部分 缺 强 强 缺 N/P/Q 强备用
CN101055875A 强/部分 缺 强候选 强 缺 中文 N/P/Q 备用
JP2007266143A 强/部分 缺 强候选 强 缺 日文备用
JP2010192569A 中强/部分 缺 待核 强 强 Q/R 单篇备用
US20100207194A1 同上 缺 待核 强 强 英文辅助
CN1519938A 弱 缺 辅助 极强 极强 Q/R＋组合启示
US20080253187A1 弱 缺 辅助 极强 极强 Q/R＋GIDL 技术启示
KR20100104908A 强/部分 缺 强候选 强 缺 N/P/Q 补强
KR20110034816A 强/部分 缺 SSL 很有价值 GSL 强 缺 N/P/Q 补强

九、真正的比对缺口：不是 R，而是 O

附件此前对权16的归纳实际上非常准确：现有权1材料可以直接复用的是“电荷存储装置串及半导体柱、漏极选择装置、源极选择装置和源极栅极装置的串联位置及控制功能、多个串”；而必须新增的是“多个块”“多个块群之间设置导电部件”“导电部件耦合衬底”“导电部件偏置共用源极”。

我会把当前缺口进一步分成三个等级：

缺口 当前状态 严重程度
O：块群之间 conductive member + substrate coupling + bias common source 现有权1证据基本没有真正解决 最高
N：多个 blocks，每个 block 多个 strings 有多个 strings，但“block → strings”的层级尚未被当前整理材料明确钉死 中高
P：drain select device → data line 实际已有 CN101971324A、CN102034829A 等很强候选，只是此前权1检索没有专门按 P 制作证据链 低

Q、R 已经不是主要检索风险。

十、现在最合理的权16无效证据路线

当前不要再继续大量寻找“两个 source-side gates”的文献，这部分已经过剩。

最佳路线应改成：

D1 首选 CN102148059A。

它承担：

vertical semiconductor pillar
＋ charge-storage NAND strings
＋ common source
＋ source select device
＋ source gate device
＋ Q/R 两级控制关系。

然后用 CN101971324A、CN102034829A 等现有材料把 P 的 drain-select → data-line 关系钉死。

此后新增检索几乎应全部集中在下面这一结构：

多个 NAND blocks / block groups
＋ block 之间或 block group 之间的 source contact / conductive wall / conductive member
＋ conductive member 与 substrate/source region 电连接
＋ 对 common source / source well / source diffusion 施加偏置。

如果能够再找到一件 2011-08-15之前 的文献，明确公开这一 O 结构，并最好同时明确“每个 block 有多个 vertical strings”，那么权16的创造性攻击会从目前的“明显有核心缺口”，迅速转变成一条完整的：

CN102148059A + O特征文献

两篇式组合。

目前仅凭权1已经找到的材料，我不建议主张任何一篇单独破坏权16的新颖性。最准确的当前判断是：P/Q/R已有足够强基础，N大部分已公开，但 N 的 block 层级及尤其 O 尚未补齐；O 是决定权16能否形成强无效理由的核心检索目标。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 权利要求16补充检索报告

本轮找到两项有实质价值的新补强，但尚未确认一篇截止日前文献能够完整、直接地公开 N–R。

其中，US20110002178A1 是本轮最值得保留的新文献：它把垂直存储串、金属共源导电线、衬底源区、漏端选择器件及可选的两个串联源端晶体管放在同一技术方案中。US20100014350A1 则明确公开了存储块之间的源极接触布局，可用于针对性补强 O 的位置关系。不过，前者仍有“串间导电线是否就是块群间导电部件”的解释缺口，后者属于平面 NAND，不能直接替代目标的完整垂直阵列结构。(专利图像)

以下以附件规定的 实际公开日不晚于2011年8月14日 为界，不以优先权日或申请日代替公开日；N–R 按附件拆分，不合并处理。

一、检索结论摘要

本轮需要回答的问题 结论
是否找到单篇截止日前文献完整公开 N–R？ 尚未确认。 最接近的新候选是 US20110002178A1，但 O3 仍不能直接判为完全公开。
是否找到单篇完整公开 N＋O？ 按严格口径，尚未确认。 US20110002178A1 对 N 及 O1、O2、O4 很强，但导电线与“块群之间”的对应尚未形成完整证据链。
是否找到单篇明确公开 O1–O4？ 尚未确认四项均无解释缺口的文件。 US20110002178A1 强在导电部件、衬底连接和共源功能；US20100014350A1 强在明确的块间位置。
N 中的“多个块、每块多个串”是否仍需大规模检索？ 不需要。 既有 CN102148059A 同族及新发现的 US20110002178A1 均有可用的块—串层级文字。
哪一篇适合作为权16的最接近现有技术候选？ 优先测试 US20110002178A1；保留 CN102148059A／US20110194357A1 作为备选基础。 前者对权16新增的共源导电结构更有针对性。
当前最值得构建的组合？ US20110002178A1＋US20100014350A1。 但其性质是有待进一步完善的创造性组合，不能表述成已经完成单篇全特征公开。

上述判断基于下述原文定位、附图核验和缺口分析；“尚未确认”不等于断言不存在这样的现有技术。(专利图像)

二、文献总表：按独立专利族归并

符号含义：✅＝已核验内容能够直接对应；△＝有贡献，但存在子特征缺失或解释问题；❌＝所核验方案未公开该完整特征。对平面 NAND，不能因为具有选择晶体管就将包含“与相应柱相关联”的 P、Q 判为完全公开。

编号 公开号及截止日前公开版本 申请人／相关权利人 N O P Q R 本轮价值
D1 CN102148059A：2011-08-10；US20110194357A1：2011-08-11 三星 ✅ △ ✅ ✅ ✅ 既有基础。可补齐 N 的块层级；双源端器件拓扑明确，但不能据此补齐块群间导电部件。
D2 US20110002178A1：2011-01-06；KR20110003764A：2011-01-13 三星相关申请 ✅¹ △ ✅¹ ✅¹ ✅² 本轮新增重点。 垂直阵列＋金属共源连接＋可选双源端晶体管；主要缺口集中在 O3。
D3 US20100014350A1：2010-01-21；JP2010027097A：2010-02-04 东芝 △ △ △ △ ❌ 本轮新增 O3 定点补强。 明确源极接触位于 NAND 块之间，但采用平面结构。
D4 US20090310425A1：2009-12-17；CN101651144A：2010-02-17；KR20090128776A：2009-12-16 三星 △ △ ✅ ✅ ❌³ 备用。垂直阵列中的源极接触插塞可补 O1、O2、O4，未解决 O3。
D5 CN102034829A：2011-04-27；US20110073866A1：2011-03-31；KR20110034816A：2011-04-06 三星 △ △ ✅ ✅ ❌³ 既有 P 特征核验材料；不能作为新的独立 O3 来源。

公开日期、同族及对应结构依据：D1、D2、D3、D4、D5 分别见所引公开记录和原始公报。

¹ D2 的“柱”应对应半导体沟道层130与其包围的绝缘柱140构成的柱状结构，不能把绝缘柱140单独称为半导体柱。
² D2 的双源端器件来自说明书明确记载的可选串联双晶体管方案，不是图1实际画出的两个源端晶体管。
³ 指本表采用的已核验实施方案，不能据此推断该专利所有未采用方案均不存在其他结构。(专利图像)

同族去重特别说明：CN102034829A 与 KR20110034816A 不能计算为两个独立技术来源。(谷歌专利)

三、A级重点文献及具体证据

这里的“A级”指值得进入本轮核心证据包，并不表示单篇已经足以无效权利要求16。以下段落号均明确对应所列 US A1 公开文本，不能直接当作中文同族的段落号使用。

（一）D2：US20110002178A1——本轮优先保留的新基础文献

名称： Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device。公开日为 2011年1月6日；韩文同族公开日为2011年1月13日，均符合本轮时间要求。(专利图像)

1. 原文定位与对应关系

对应内容 原始公开文本定位 对权16的意义
多块及块内多个串 [0034]、[0036]，图1 记载存储块13包含多个 NAND 串，并使用各存储块的表述，可用于 N1、N2。
垂直存储串及半导体柱状沟道 [0035]、[0041]—[0044]，图2A—2D；权利要求2、3 对应 N3—N6；需使用包含沟道130的柱状结构映射。
漏端选择器件 [0038]、[0042]、[0043]，图1、图2A—2D SST位于存储单元与位线之间，并位于相应垂直沟道上，可对应 P。
两个源端器件 [0039] 明确提出在存储单元与 CSL 之间串联一对晶体管，可按靠近存储串者对应 Q、靠近共源端者对应 R。
共源导电结构 [0046]—[0049]，图2A—2D；权利要求1、5、9—11 导电线180与衬底中的共源杂质区150／155连接，可对应 O1、O2及共源连接功能。

上述位置均可在截止日前的美国 A1 原始公开文本中核验，不依赖后来授权文本追加的内容。(专利图像)

两段最有价值的原文短句是：

“a pair of transistors may be arranged in series”
“The conductive lines 180 may function as the common source line CSL.”

前者来自 [0039] 的源端讨论，后者来自 [0047]，分别支撑双源端器件和共源导电线的功能。(专利图像)

2. 对 O 的实质贡献

D2 不是仅仅泛称“有 CSL”。其金属导电线180位于间隔件170之间，与衬底中的高浓度杂质区155形成欧姆接触；原文还允许导电线填充开口，形成图2D所示的柱状导电结构。韩文原始公开的权利要求1—4、8—10也可交叉核查这一形成和连接关系。(专利图像)

因此，它对 O 的价值明显高于只公开“源区”或电路符号“CSL”的文件。

但 O3 仍不能直接判为完全公开。 我核查了图1的块／串电路关系以及图2D的实际剖面：图1没有把导电线180标注在存储块13之间；图2D虽然画出了串结构之间的导电线，却没有标出与图1相对应的块边界。由此仍需论证：

开口123／导电线180的位置，为什么对应 N 中所指存储块的群组之间，而不是同一个块内部的串间位置。

还有一个容易出现的误判：不能把图1中的 GSL1、GSL2 两条线，直接当作同一串上前后串联的两个源端栅极。 本轮采用的双器件证据是[0039]的文字可选方案。(专利图像)

（二）D3：US20100014350A1——明确的块间源极接触证据

名称： NAND flash memory。美国公开日为 2010年1月21日，日本同族 JP2010027097A 公开于 2010年2月4日。

1. 最重要的原文

其原始 A1 权利要求4直接记载：

“a source contact portion disposed between the second and third NAND blocks”

这不是“多个串之间”，而是明确的第二、第三 NAND 块之间。(专利图像)

对应证据位置如下：

位置 可用于比对的内容
权利要求1 第一、第二、第三 NAND 块按方向排列。
权利要求4 源极接触部分位于第二、第三 NAND 块之间。
[0123]，图11、图12 BK2与BK3之间设置源线接触区域；另一些块间区域设置位线接触。
[0124] 源线可以共享，并据此解释源线接触区域与位线接触区域的宽度差异。
权利要求15 串联存储单元两端分别配置选择栅晶体管；不能解释成源端串联两个晶体管。

这些内容均已在原始公开本中出现。(专利图像)

2. 能补什么，不能补什么

D3 对 O3的“块间”位置提供了本轮最直接的文字证据。但不能据此宣布 O 全部解决：

  • 衬底连接仍需补强。 所核验段落明确的是源线接触与块布局，没有同时给出足够清楚的衬底源区剖面连接关系。

  • “相邻块之间”与“块群之间”需要分别处理。 可以提出将 BK1、BK2 与 BK3、BK4 分为两组的比对解释，但这属于进一步映射，不能说原文明确采用了该分组。

  • 该方案不是目标所要求的垂直半导体柱阵列。 将其源接触布局用于 D2，需要说明结构兼容性及采用这一位置安排的理由，而不是把两篇图形直接拼接。

因此，D3 应定位为 O3 定点补强文件，不宜独立作为完整覆盖 N–R 的基础。上述缺口判断依据其公开的布局及器件限定作出。(专利图像)

（三）D1：CN102148059A／US20110194357A1——既有基础的重新定位

这一族的重要补强不是再证明“存在垂直 NAND”，而是可以将附件所列的 N 层级问题直接定位到原文：

“Each memory block BLK may include a plurality of NAND strings”

对应 US20110194357A1 [0064]。该段同时讨论多个存储块及其三维结构。(专利图像)

特征 优先核验位置
N1、N2 [0064]、图2：多个块，每块多个 NAND 串。
N3—N6 [0066]—[0068]、[0077]—[0080]、图3、图4：柱、半导体表面部分及电荷存储结构。
P [0074]、[0075]、[0079]—[0080]，结合对应电路图：串顶部选择器件与位线的连接。
Q、R [0107]—[0109]、图14；权利要求6—8：两个源端选择器件及其相对位置。
O 的缺口 [0081]及图3能够证明共源区域，但图3描述的是一个块内结构，不能自动推出块群间独立导电部件。

图14中，可将靠近存储单元的 GST2 对应 Q，将靠近 CSL 的 GST1 对应 R；这一拓扑比仅靠“有两个选择栅”的概括更适合正式比对。(专利图像)

结论：D1 足以使 N 的块层级不再成为主要检索缺口，但不会因此自动解决 O。

四、N 和 O 的严格子特征比对

1. N1—N6

N 子特征 D1：CN102148059A同族 D2：US20110002178A1 D3：US20100014350A1
N1：多个块 ✅ ✅，结合[0034]、[0036] ✅
N2：每块多个串 ✅ ✅ ✅
N3：每串多个电荷存储装置 ✅ ✅ ✅
N4：每串与相应柱相关联 ✅ ✅，按130＋140的柱状结构对应 ❌
N5：柱从衬底延伸 ✅ ✅ ❌
N6：柱包括半导体材料 ✅ ✅，半导体为沟道130，非绝缘芯140 ❌
N整体 ✅ ✅，保留上述柱结构映射说明 △

该表没有把 D3 的平面串结构替代为垂直柱，也没有把 D2 的绝缘芯材料误写成半导体。(专利图像)

2. O1—O4：本轮最关键的比对表

O 子特征 D2：US20110002178A1 D3：US20100014350A1
O1：存在导电部件 ✅ 导电线180。 ✅ 明确设置 source contact portion。
O2：该部件耦合衬底／衬底共源区 ✅ 与衬底内杂质区155形成欧姆接触。 △ 源接触明确，但所核验段落缺少衬底源区连接的完整结构证据。
O3：位于块群之间 △ 串间位置明确；与块／块群边界的对应未闭合。 ✅“块间”位置；△“块群”对应。 原文明确 BK2与BK3之间，但进一步分组属于比对解释。
O4：共源偏置／电连接功能 ✅ 明确充当 CSL并连接共源区，符合附件所列共源电连接功能口径。 ✅共源线接触及共享功能；具体施压路径仍需补证。 不宜描述为原文给出了完整偏置电路。
O整体 △，主要缺口为 O3。 △，主要问题为 O2、块群对应及与垂直结构的结合。

依据分别为 D2 [0046]—[0049]及 D3 [0123]—[0124]、权利要求4。不能将两列相加后，就把任一单篇文献标成 O 全部公开。(专利图像)

五、最佳无效组合：按附件要求比较三条路线

以下是基于已核验证据作出的方案判断，不是对无效结果的保证。

路线 组合 优点 仍需解决的问题 本轮建议
路线A D1＋D3，即 CN102148059A＋US20100014350A1 D1提供 N、P、Q、R；D3提供明确块间源接触位置。 平面布局向垂直阵列的迁移理由；接触到衬底共源区的结构补强；“块间”到“块群间”的对应。 保留作为备选。 不能认为两篇组合后 O 自然成立。
路线B D1＋D2 二者均为垂直结构；D2使独立导电部件、衬底连接、共源功能的证据明显增强。 两篇仍共同缺少明确闭合的 O3。 P 更强不能替代 O3。 可作为结构补强，但不宜单独作为已经补齐权16的主组合。
路线C，严格版本 新的单篇 N＋O 垂直阵列文献作为起点 理论上组合最简洁。 本轮未找到能够无解释缺口满足这一前提的单篇文献。 目前不应宣称已完成此路线。
路线C′，当前优先测试 D2＋D3 D2已经包含实际金属共源连接及 N、P、可选 Q/R；D3集中补强源接触的块间安排。 布局迁移的技术理由、对原有块选择及共源连接的影响，以及块群对应。 本轮最值得优先构建的两篇组合。

这些组合的证据基础分别是 D1 的块层级与双源端拓扑、D2 的金属共源结构、D3 的明确块间源接触。(专利图像)

为什么优先测试 D2＋D3，而不是继续扩充双源端文件？

这是一个针对本案证据结构的判断：D2 已经把源端器件与真正的共源金属连接放在同一垂直结构语境中，需要补充的核心更集中于接触位置。以 D1 为起点，则除了块间位置，还需要更明确地说明独立导电部件如何接入已有共源结构。(专利图像)

但论证不能简化为“源接触放在哪里都可以”。至少要回答：

为何选择块边界区域；这一安排如何与 D2 的源区及隔离结构兼容；是否改变原有的块选择或共源控制关系。

D3 关于共源共享、接触区域尺寸及布局的讨论，可以成为论证起点，但它本身还不是垂直阵列采用该布局的完整证明。(专利图像)

三篇路线 D1＋D2＋D3 可以保留：D1补强双源端器件的具体拓扑，D2提供共源金属连接，D3提供块间位置。不过，如果 D2 [0039]的双源端可选方案已足够支撑 Q、R，则不宜为了增加文献数量而机械加入 D1。

六、必须排除的“结构很接近、但公开太晚”的文献

CN102760739A及其同族

该族公开了较接近目标 O 的结构：在存储块之间的狭缝中设置导电结构，并连接衬底源区。但已核验的相关公开版本均晚于截止日：

公开号 公开日 本轮处理
CN102760739A 2012-10-31 排除作为本轮主要现有技术。
US20120273965A1 2012-11-01 同上。
KR20120121177A 2012-11-05 同上。

不能因为它具有 2011年4月26日的优先权，就将2012年公开文本当作2011年8月前已经公开。它只能用于追查更早技术来源，不能直接补入本轮无效组合。(谷歌专利)

七、核验链接与本轮检索范围

核心证据入口

文献 Google Patents／同族文本 原始公开公报
D1 CN102148059A中文；US20110194357A1英文 CN公开公报PDF；US公开公报PDF
D2 US20110002178A1英文；KR20110003764A韩文 US公开公报PDF；KR公开公报PDF
D3 US20100014350A1英文；JP2010027097A同族 US公开公报PDF

**范围说明：**本轮进行了中、英、日、韩相关关键词及同族交叉核查，实质证据核验主要依托 Google Patents 所载文本和原始公报影像，并检查了核心附图。对附件要求的 Espacenet、WIPO、USPTO、J-PlatPat、KIPRIS及中国官方检索入口进行了访问尝试，但部分入口报错、需要交互或未返回可核验的目标记录，不能据此声称已经完成七个数据库各自独立、穷尽的检索。

最终判断

本轮取得的实质进展，是将缺口进一步集中到了“块群间位置与垂直共源连接结构的对应”，而不是继续停留在“垂直 NAND 已知”或“两个源端选择器件已知”。

证据包建议以 D2：US20110002178A1 为新增核心，以 D3：US20100014350A1 为 O3 定点补强，并保留 D1：CN102148059A／US20110194357A1 作为块层级和双源端拓扑的稳定依据。当前最有价值的路线是 D2＋D3，但在 O3 与 N 的块层级尚未严格对应、布局迁移理由尚未充分说明之前，不宜写成“权利要求16已被单篇或组合毫无争议地完整公开”。(专利图像)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

针对 CN103782344B 权利要求16，我按 Google Patents 对“块之间的导电部件—衬底共用源极—对共用源极施加/供应偏置”这一链条做了多轮反向检索。截止日按你给出的 2011-08-15之前公开 控制。现阶段结果里，有一件文献非常强，另外两件可作为组合证据。

目前最强文献：US20090267128A1

US20090267128A1，Three dimensional stacked nonvolatile semiconductor memory，Toshiba，公开日 2009-10-29。
这件文献与权16中你指出的“导电部件”特征非常接近，而且不是靠推断，而是在摘要、说明书和权利要求中反复直接公开。Google Patents确认其优先权日为2008-04-23，英文公开日为2009-10-29，显然早于2011-08-15。(谷歌专利)

权16相关部分可拆成：

conductive feature coupled to the substrate between groups of the plurality of blocks
conductive feature configured to bias the common source of the strings

US20090267128A1直接公开：

“a source diffusion layer, which is common to the first and second blocks, is disposed in the semiconductor substrate”

以及：

“a contact plug ... is interposed between the first and second blocks.”

而且该 contact plug 的下端连接衬底中的共用 source diffusion layer，上端连接 source line。其独立权利要求1就是这样限定的。(谷歌专利)

更关键的是，对“configured to bias the common source”并非仅靠结构上的固有功能推导。说明书明确说：

“The contact plugs X supply a source potential to the source diffusion layer to stabilize the potential thereof.”

即接触插塞X的实际功能就是向源扩散层提供源极电位。该表述至少在两个实施例中重复出现。(谷歌专利)

因此可以做如下对应：

CN103782344B 权16争议特征 US20090267128A1
多个块 明确公开多个 BiCS-NAND blocks，且每个block是擦除单位
每块包括多个NAND串/柱状单元 公开columnar semiconductor中的NAND cell units
衬底 semiconductor substrate
共用源极 source diffusion layer 24，明确“shared by ... all the blocks”
导电部件 contact plugs X
导电部件耦合到衬底 contact plug下端连接位于衬底中的source diffusion layer
位于多个块之间 “interposed between the two blocks BK, BK<i+1>”
多处/周期布置于块之间 contact plugs X可周期性布置在 BK0/BK1/.../BKn 之间
用于偏置共用源极 “supply a source potential to the source diffusion layer”
导电部件材料 可为columnar semiconductor，也明确可为metal or a stack structure thereof

最后两项尤其重要。文献不仅说两个块之间有plug，还明确说这种 plug 可以是半导体，也可以是金属或叠层结构。(谷歌专利)

此外，该文献还明确：

“A source diffusion layer 24 formed in a semiconductor substrate is shared by, for example, all the blocks.”

并指出这种source diffusion layer通过contact plug连接source line；进一步的修改例还提供 common source line STL•common，连接多个source lines。(谷歌专利)

所以，就你问的这一小段特征而言，US20090267128A1应当作为目前第一顺位对比文件。它尤其强在“位置 + 电连接 + 功能”三方面同时对应，而不仅仅是一般性公开common source。

第二件：US20110069550A1

US20110069550A1，Three dimensional stacked nonvolatile semiconductor memory，公开日 2011-03-24。
公开日在截止日前。Google Patents明确给出2008-04-23优先权及2011-03-24公开日。(谷歌专利)

它公开的基本BiCS架构与目标专利非常相关：

  • source diffusion layer 24 位于 semiconductor substrate；

  • 该 source diffusion layer “shared by ... all the blocks”；

  • 通过 contact plug P_SL 与 source line连接；

  • active layers为垂直柱状结构，并形成NAND cell units；

  • source diffusion layer是形成在P-well中的 N-type diffusion layer；

  • SL driver 14通过source line连接source diffusion layer。(谷歌专利)

尤其值得注意的是：

“An SL driver 14 is connected to the source diffusion layer 24 through the source line SL•M1.”

这对权16的“configured to bias the common source”很有价值，因为这里不仅公开共用source diffusion layer，而且明确存在专门的SL driver驱动这一路径。(谷歌专利)

该文献还明确说明：

“the BiCS memory has a structural feature in that a source diffusion layer common to blocks is formed in a semiconductor substrate.”

并进一步描述可从该 source diffusion layer 向存储单元沟道施加正电位。(谷歌专利)

不过，与US20090267128A1相比，它对“contact plug恰好位于多个block之间”的直接性稍弱。因此，更适合用来加强“common source + source bias/driver + substrate”这部分，而第一文献负责“between blocks conductive member”。

第三件：US20090267139A1

US20090267139A1，Three dimensional stacked nonvolatile semiconductor memory，Toshiba，公开日2009-10-29。 Google Patents明确确认公开日和2008-04-23优先权。(谷歌专利)

它公开：

  • 多个BiCS NAND blocks；

  • semiconductor substrate；

  • source diffusion layer 24 “shared by ... all the blocks”；

  • source diffusion layer通过contact plug P_SL连接source line；

  • SL driver连接source diffusion layer；

  • 垂直columnar active layer；

  • 柱内形成NAND cell unit；

  • source-side SGS、word lines和drain-side SGD均围绕columnar active layer设置。(谷歌专利)

这件对目标专利权16的整体3D NAND环境非常好，包括：

垂直柱 + NAND cell string + source-side select gate + drain-side select gate + substrate common source + source-line driver。

它的弱点同样是没有像US20090267128A1那样，把“source contact位于相邻block之间”写得那么直接。因此它更适合作为组合文献或技术背景佐证。

对权16这一争议特征的初步无效使用方式

如果权16中的“特征O”就是你给出的这一整段：

“导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极”

那么 US20090267128A1非常接近单篇直接公开，对应逻辑可以写得很干净：

“conductive feature” → contact plug X；
“coupled to the substrate” → lower end of X connected to source diffusion layer located in semiconductor substrate；
“between groups of the plurality of blocks” → X interposed between adjacent blocks，并可周期性设置在BK0/BK1/.../BKn之间；
“common source of the strings” → source diffusion layer 24 shared by all blocks/NAND units；
“configured to bias” → X expressly ‘supply a source potential to the source diffusion layer’。 (谷歌专利)

这里甚至还可以应对专利权人可能提出的两个抗辩。

第一，如果对方主张“coupled to the substrate”要求导电部件直接接触衬底，而X只是接source diffusion layer：该source diffusion layer明确disposed/formed in the semiconductor substrate，因此至少在功能和电连接关系上非常接近目标权利要求的表达。目标专利从属权17本身进一步限定“导电部件耦合到p型衬底中的n+型扩散区域”，这反过来说明权16里的“coupled to substrate”本就可以涵盖经由衬底内扩散区耦合的实施方式。目标专利权16、17的关系可从Google Patents原文确认。(谷歌专利)

第二，如果对方主张“configured to bias”要求主动电压驱动而不仅仅是连接：US20090267128A1已经明确说contact plugs supply a source potential；US20110069550A1又进一步明确 SL driver 14 经source line连接source diffusion layer。因此组合时这一点尤其稳。(谷歌专利)

当前优先顺序

  1. US20090267128A1 — 最强，重点使用。 公开日2009-10-29。其权利要求1本身就包含“common source diffusion layer in substrate + contact plug between first/second blocks”；说明书进一步直接给出“contact plugs supply a source potential”。(谷歌专利)

  2. US20110069550A1 — 很好的偏置/驱动补强文件。 公开日2011-03-24，明确common source diffusion layer、contact plug、SL driver和向source diffusion layer施加电位。(谷歌专利)

  3. US20090267139A1 — 整体3D NAND结构补强。 公开日2009-10-29，覆盖多block、垂直NAND柱、公共source diffusion、source line/SL driver以及围绕柱的SGS/SGD结构。(谷歌专利)

  4. US20090230454A1 — 可补“垂直电荷存储串 + substrate/source line + source select”基础架构。 公开日2009-09-17。它明确将semiconductor substrate 200用作source line，并让垂直串通过source select transistor选择性连接该source line，但不如前三件针对“block之间contact”。(谷歌专利)

还有一件 US20110216593A1 / US8233325B2 虽然非常有意思，因为权利要求直接写有“source contact portion disposed between the second and third NAND blocks”，但其英文申请公开日是 2011-09-08，晚于2011-08-15，因此按你目前要求的“公开日前截止”我没有把它列入可用主证据。(谷歌专利)

如果只针对你这一轮问的“导电部件+共用源极偏置”特征，US20090267128A1 是目前明显最值得深挖的一件。下一轮我建议继续沿它的 Cited by / Similar documents / 同一2008-04-23 Toshiba BiCS专利簇 往前追，重点找另一件截止日前英文文献，把“多个block之间周期性source contact + SL driver/bias”放在同一篇里，或者进一步找到与CN103782344B权16用词更接近的“wall-shaped conductive member / source shunt”结构。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按你的要求重新做了一轮：只看日本公开文本，公开日严格早于2011-08-15，并排除前面已经找到的英文文献的日本同族/同组反查结果。因此像前面 US20090267128A1、US20110069550A1 等对应的日本同族，我这次不作为新证据列入。

目标权16的特征 O 为：

“导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极。”

Google Patents确认，目标专利权16确实这样限定；说明书进一步解释部件224可以是壁状导电结构，连接硅阱中的 n+ 扩散区，并可作为共用源极线、用于把硅阱偏置到某一电位。(谷歌专利)

这轮检索后，我认为下面几件非前述同族重复的日本公开值得进入无效检索表。

日文公开 公开日 对特征O的贡献 建议用途
JP2011138962A 2011-07-14 强：导电plug位于相邻NAND string/选择栅之间，并连接共享扩散区与source line 重点证据
JP2005044844A 2005-02-17 强：source contact为导电材料，连接衬底扩散区与source line；source line延伸至block boundary并跨相邻block连接 重点组合证据
JP2003078043A 2003-03-14 强：SL contact连接n型源区与common source line；common source line延伸至block boundary并跨block连接 重点组合证据
JP2009026458A 2009-02-05 中强：source contact导电、source line跨相邻memory-cell blocks并到达block boundary 位置关系补强
JP2007317923A 2007年公开 中强：source-line contact设置在相邻NAND cell units的select transistors之间，一个contact可由相邻单元共享 “between groups”补强
JP2007123514A 2007年公开 中强：source-line contact形成在相邻NAND cell units的select gate transistors之间，并被相邻单元共享 位置/共享关系补强

下面逐件说。

1. JP2011138962A——这一轮最值得深挖

JP2011138962A，半導体記憶装置及びその製造方法，东芝。

Google Patents确认：

  • 优先权日：2009-12-28；

  • 日本公开日：2011-07-14；

  • 因而早于目标截止日2011-08-15。(谷歌专利)

它的摘要已经直接写出：

多个NAND strings形成于半导体衬底上；
contact plug 18 provided between the select gate transistors of adjacent NAND strings。

也就是，接触插塞18设置于相邻NAND串的选择栅晶体管之间。(谷歌专利)

更重要的是，Google Patents检出的日文实施例明确描述：

コンタクトプラグ18は、隣接する第2の選択ゲートトランジスタT2間に設けられ、
ソース線と、隣接する第2の選択ゲートトランジスタT2で共有しているN型拡散層11cとを電気的に接続する。

也就是：

contact plug 18 → 位于相邻选择晶体管之间 → 将source line与相邻单元共享的N型扩散层电连接。 (谷歌专利)

另外，它的制造权利要求还明确说在contact hole中填充金属层形成contact plug，因此这是毫无疑问的“导电部件”。(谷歌专利)

与O的对应可以写成：

  • conductive feature → contact plug 18；

  • between groups → between select gate transistors of adjacent NAND strings；

  • coupled to substrate/common-source region → 与共享N型扩散层11c电连接；

  • common source → 该N型扩散区由相邻source-side select transistors共享，并进一步连接source line。

它没有像CN103782344B那样逐字说“configured to bias”，因此我不会把最后一个功能限定说成单篇完全命中。但是从源线—contact plug—共享源扩散区的电连接结构看，它对“通过导电部件向共用源施加电位”具有很强的组合贡献。

而且这一件Google Patents显示其简单族实际上只有日本申请，不是前面美国文献的日本同族，因此符合你说的“不要反查同组”。(谷歌专利)

2. JP2005044844A——对“block boundary + conductive SL contact”很有价值

JP2005044844A，不揮発性半導体記憶装置及びその製造方法，公开日2005-02-17。 Google Patents确认该公开日。(谷歌专利)

这件文献中的关键段落非常实用：

其源侧N型杂质扩散层通过 contact 102S 与source line SL连接。

随后直接写：

source line SL形成到block boundary，从而在相邻半导体存储器block之间连接。

并进一步说：

contact 102S 可以由掺杂多晶硅、W、WSi、Al、TiN、Ti等材料填充，形成導電体領域。

这些内容被Google Patents直接检出。(谷歌专利)

因此其贡献非常明确：

衬底内源扩散区
↓
导电source contact
↓
source line
↓
延伸到block boundary
↓
相邻memory blocks之间共同连接

这对权16中的：

“导电部件……在多个块的群组之间”

尤其有价值。

它虽然是二维NAND结构，不是目标专利那种垂直柱3D NAND，但你现在针对的是特征O本身。在创造性组合攻击中，这类二维NAND的块边界处source contact/common source结构非常有用。

3. JP2003078043A——“common source line跨相邻block”的早期明确公开

JP2003078043A，半導体記憶装置，东芝，公开日2003-03-14。 Google Patents确认其优先权2001-08-31、公开日2003-03-14。(谷歌专利)

其实施例明确公开：

n型source/drain region 9s
经由contact 75s
与作为source line的common source line SL连接。

紧接着又说：

common source line SL形成到block boundary，使其在相邻memory-cell blocks之间连接。

再进一步：

BL contact及SL contact可填充掺杂poly-Si、W、WSi、Al、TiN、Ti等，成为导电体区域。(谷歌专利)

对O可以拆成：

“conductive feature”
→ SL contact 75s；

“coupled to substrate”
→ contact连接衬底中的n型source/drain diffusion region 9s；

“between groups of blocks”
→ common source line延伸至block boundary并连接相邻memory-cell blocks；

“common source”
→ 文献直接称其为 共通ソース線 SL。

这里的不足同样是：contact本身并未明确说“位于两个block之间”；严格地说，是contact连接的common source line延伸至相邻block的边界。

所以我建议它与JP2011138962A组合：

JP2011138962A负责“contact位于相邻NAND群组之间”；
JP2003078043A负责“SL contact—substrate source region—common source line—相邻block连接”。

这个组合逻辑比较顺。

4. JP2009026458A——“source line到block boundary + conductive contact”

JP2009026458A，半導体記憶装置，公开日2009-02-05。 Google Patents明确给出该公开日。(谷歌专利)

其日文正文公开：

ソース線23(SL)は、隣接するメモリセルブロックで接続されるように……ブロック境界まで形成されている。

同时：

contacts 20、22由掺杂poly-Si、W、WSi、Al、TiN、Ti等填充，构成导电体区域。(谷歌专利)

其贡献主要是证明：

在NAND中，将导电source contact/source interconnect设置成跨块或延伸到block边界，为相邻block提供共用source连接，是截止日前已经成熟的布局手段。

这件单独打O不如前三件，但拿来说明“为什么本领域技术人员会把source contact布置到block group之间”有价值。

5. JP2007317923A——非常直接的“source contact位于相邻单元之间”

JP2007317923A，不揮発性半導体記憶装置。

Google Patents正文写得很直接：

为各NAND cell unit提供bit line及source line contact；
为减少contact面积，一个contact由相邻两个NAND cell units共享；
bit-line contact及source-line contact设置在相邻NAND cell units的select gate transistors之间。(谷歌专利)

这与权16的空间关系特别相关：

conductive feature ... between groups

虽然它的“group”是相邻NAND cell units，而目标权16是多个“blocks”的群组，但它至少直接证明截止日前已经存在：

“为了共享common source连接，把导电source contact放在两个相邻NAND功能群组之间”

这一设计思想。

所以在创造性组合中，可以用来解释“between groups”并非目标专利独创的位置选择。

6. JP2007123514A——与上一件相似，但可作为另一独立公开核验

JP2007123514A，不揮発性半導体記憶装置。

Google Patents明确写：

一个contact通常由相邻的两个NAND cell units共享；

以及：

source line contact CS is formed between select gate transistors of adjacent NAND cell units. (谷歌专利)

因此它对O的贡献与JP2007317923A类似：

导电source contact + 相邻NAND群组之间 + 共享source连接。

不过如果最终提交无效理由，我不会为了数量同时堆JP2007317923A和JP2007123514A，除非两者的附图或申请人/技术路线确实能形成独立佐证；否则选其中结构图更清楚的一件即可。

我建议优先形成这两条组合路线

第一条更适合攻击“位置+共用源极”：

JP2011138962A + JP2003078043A

逻辑是：

JP2011138962A直接教导：

导电contact plug置于相邻NAND string群组之间，并连接相邻单元共享的N型扩散区与source line。 (谷歌专利)

JP2003078043A进一步教导：

该类source contact连接衬底N型source region和common source line，该common source line跨相邻memory blocks连接并延伸到block boundary。 (谷歌专利)

两者结合后，对O可以形成：

相邻NAND群组之间设置导电source contact →
contact连接衬底source diffusion →
source diffusion/source line为多个群组共用 →
common source通过该导电路径接受source电位。

第二条则更适合证明“块之间”：

JP2005044844A + JP2011138962A

JP2005044844A负责：

source contact是导电体；
contact连接衬底N型source diffusion和SL；
SL延伸到block boundary并连接相邻memory blocks。(谷歌专利)

JP2011138962A负责：

contact plug直接位于相邻NAND strings的source-side select transistor之间，而且连接共享N型扩散层。(谷歌专利)

这两个拼起来，对权16的O比单纯使用一般common-source文献更有针对性。

一个需要特别注意的点

目标权16的O并非只要求普通的“common source”。目标专利说明书把其实施例说得更具体：

部件224是例如壁状的导电结构，连接硅阱310中的n+扩散区228；部件224及该n+区域可作为common source line，并且部件224可以用于把硅阱偏置到某一电位。 (谷歌专利)

因此，真正最难的子限定其实是：

“conductive member itself configured to bias the common source”

而不是单纯“存在source contact”。

这一轮找到的日本独立文献中，JP2011138962A对结构位置最强；JP2003078043A/JP2005044844A对common source及block boundary最强。目前我还没有把其中任何一件夸大成“单篇逐字完整公开O”。

如果按专利无效实战价值排序，我现在会先看：

JP2011138962A → JP2005044844A → JP2003078043A → JP2009026458A → JP2007317923A/JP2007123514A。

其中 JP2011138962A 是这一轮新发现里最值得立刻下载全文和附图1、源侧contact截面图进行逐图比对的一件。它的公开日是 2011年7月14日，离2011年8月15日截止点只有约一个月，但时间上满足要求。(谷歌专利)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按你的要求，我重新在 Google Patents 做了多轮韩文检索，并把筛选条件限定为：

公开日 < 2011-08-15；韩文公开文本；对权16特征O有实质贡献；不把前面已经找到的英文/日文文献通过同族反查成KR文献重复列出。

这轮检索后，我认为真正值得放进无效检索表的有 5件。其中前三件尤其有价值。

优先级 韩文公开 公开日 对O的主要贡献 是否前述文献同族
1 KR20080003863A 2008-01-08 导电source-line结构深入/连接衬底；连接源扩散区；明确可对源扩散区施加bias；还明确涉及selected block 否
2 KR20100105538A 2010-09-29 多个NAND block、每block的local common source；明确向选中block的CSL施加10V等电位 否
3 KR20060054569A 2006-05-23 接地选择线之间形成导电common-source结构，直接暴露/接触衬底；明确对CSL施加高电压 否，韩国单国族
4 KR20080017981A 2008-02-27 CSL位于两GSL之间、直接接触半导体衬底并电连接多个source regions 否，韩国单国族
5 KR20110037470A 2011-04-13 3D垂直NAND柱；柱之间衬底形成n型common source region，并通过contact接CSL 否，韩国单国族

下面按无效实战价值详细说明。

一、KR20080003863A——本轮最值得重点使用

KR20080003863A，Array source line in NAND flash memory，公开日 2008-01-08，Spansion LLC。

Google Patents确认其优先权为2005-04-25，韩国公开日为 2008-01-08，远早于2011-08-15。它与前面我们找到的US20090267128A1、US20110069550A1等不是同族；其本身对应的是另一条Spansion专利族。(谷歌专利)

这件对O的价值非常高，因为它同时覆盖了：

导电部件 → 衬底 → source diffusion → bias → selected block。

1. 导电部件直接深入并耦合到衬底

说明书公开在ARVSS区域形成一个向下达到substrate的开口：

“an opening ... descending to the substrate”

随后用 polysilicon layer 填充该开口一直到衬底深处，从而把array source line与source-select-gate transistor的source/drain active region结合。(谷歌专利)

也就是：

导电poly结构
↓
填入到substrate的opening
↓
连接substrate中的N+ source diffusion / active region

这与O中的：

“conductive feature, coupled to the substrate”

非常接近。

2. 它不是普通线路，而是实际source-line导电结构

文献明确说形成：

array source line ARVSS 112

而且包括poly及conductive silicide layer；N+ implantation region最终把 ARVSS 112 和source select gate transistor的source/drain active region结合。(谷歌专利)

因此，“conductive feature”并不是需要通过功能推断——它本身就是导电source-line结构。

3. 对“configured to bias common source”非常强

这是这件文献最重要的地方。

它明确说明，在programming时：

ARVSS normally grounded

但还存在另一种工作方式：

ARVSS is used to provide a back bias ... to provide a bias to the diffusion region of the select source gate.

即：

ARVSS导电源线结构用于向source-select transistor的扩散区提供bias。 (谷歌专利)

这已经非常接近目标权16的：

“conductive feature configured to bias the common source of the strings”

而不是简单的“common source electrically connected”。

4. 它还明确关联到selected block

文献进一步说：

ARVSS accumulates current from all bit lines in the selected block of memory.

也就是说，该source-line结构对应NAND memory block的共用源路径。(谷歌专利)

5. 空间位置也很有帮助

它的array被划分为：

first bit line contact region / ARVSS region / second bit line contact region

并且说明传统结构中形成local interconnect，以连接相邻array-source-line segments。ARVSS结构位于相邻bit-line/array区域之间。(谷歌专利)

这里最大的缺口是：

它没有直接使用“between groups of blocks”这一表述。

所以我不会说这件单独100%击中O。

但是，它对于：

  • conductive feature；

  • coupled into substrate；

  • source diffusion；

  • source bias；

  • selected block/common-source path；

已经非常强。

我会把它作为这轮韩文检索的第一顺位。

二、KR20100105538A——“bias common source of the strings”几乎正面命中

KR20100105538A，NAND 플래쉬 메모리에서의 계층적 공통 소스 라인 구조 / Hierarchical common source line structure in NAND flash memory

Google Patents确认：

  • 优先权：2007-12-21；

  • 韩国公开：2010-09-29。(谷歌专利)

注意：它自身有US/WO/JP等海外同族，但它不是我们前面已经列出的英文/日文候选文献的同族，所以我没有把它作为“前面文献反查KR”处理。

这件文献对O中的功能限定极强。

1. 每个block中的strings共享local common source line

文献明确说明通常的NAND strings组成block，并且：

对一个block，各NAND memory strings共享word line、ground select line、local common source line及string select line。

而多个这样的block构成block array。(谷歌专利)

这正好提供：

plurality of strings
→ block
→ common source line shared by strings
→ plurality of blocks

2. 对selected block的common source直接施加电压

这件最强的一段是程序预充阶段：

当对应的NAND flash cell block被选中后，CSL transistor导通，使GCSL信号传递至该block的CSL，因此：

CSL rises to V4 (=10V).

也就是选中block的common source line明确被偏置到10V。(谷歌专利)

对未选block，则把CSL连接至ground。(谷歌专利)

这几乎就是：

configured to bias the common source of the strings

的直接功能公开。

3. 权利要求本身就写“在local CSL上选择性放置电压”

其独立权利要求明确要求：

  • 一个NAND cell block包含多个NAND memory strings；

  • strings连接local common source line；

  • 第一semiconductor switch把global common source信号选择性传递给该block的local CSL；

  • 第二semiconductor switch：

selectively places a predetermined voltage on the local common source line.

而该“predetermined voltage”还可以是ground。(谷歌专利)

从无效比对语言而言，这是非常漂亮的一段。

目标：

configured to bias the common source

对比文献：

selectively places a predetermined voltage on local common source line

功能上非常接近。

KR20100105538A的问题在哪里？

它的问题不是“bias”，而是O前半段：

“conductive feature ... coupled to the substrate between groups of the plurality of blocks”

KR20100105538A主要是电路/层级common-source架构，没有像目标专利那样明确把一个物理导电wall/contact设置在多个3D NAND block群组之间。

所以它非常适合作为：

“configured to bias common source”专门补强文献。

与KR20080003863A组合特别合适：

KR20080003863A：导电source feature + substrate/source diffusion + physical connection + bias；

KR20100105538A：plurality of blocks + common source of strings + selected block CSL receives defined bias voltage。

这是一条很值得做创造性组合论证的路线。

三、KR20060054569A——“导电CSL直接接衬底 + 高电压”非常干净

KR20060054569A，Method of forming a nonvolatile memory device having a common source line

这件更值得注意，因为Google Patents显示：

  • 优先权：2004-11-15；

  • 韩国公开：2006-05-23；

  • family只有韩国一个国家/申请。

因此它完全不存在从前述英文/日文同族反查的问题。(谷歌专利)

1. common source结构位于两个ground select lines之间

文献形成：

common source line groove exposing the semiconductor substrate between the ground select lines.

然后：

common source line groove is filled with a conductive material to form a common source line.

所以结构是：

GSL / conductive CSL / GSL

而且导电CSL直接暴露并连接其下面的半导体衬底。(谷歌专利)

这对O的空间关系很有贡献：

conductive feature
between groups / strings
coupled to substrate.

2. 衬底里还形成专门的高浓度source diffusion

文献在两个ground select lines之间的半导体衬底中形成：

high concentration impurity implantation region

随后common-source groove直接暴露该substrate region。(谷歌专利)

非常接近：

导电部件 + substrate n+ source diffusion

这种目标专利实施结构。

3. 明确对common source施加高电压

它在讨论工作状态时直接说：

“when a high voltage is applied to the common source line ...”

并讨论该高电压下P-well/N-region结的击穿特性。(谷歌专利)

因此并不是只能说CSL“可能用于bias”。

它明确教导：

common source line会被施加高电压。

对：

configured to bias common source

具有直接贡献。

不足

它是传统平面NAND，没有明确：

multiple blocks / groups of blocks

因此适合作为结构/偏置补强文献，不适合单独承担O全部限定。

四、KR20080017981A——“between GSL + contacting substrate + connects source regions”

KR20080017981A，Nonvolatile Memory Device and Formation Method

Google Patents确认公开日为：

2008-02-27

而且family application只有韩国一件。(谷歌专利)

它的核心公开非常直接：

A common source line CSL is provided between the ground select lines GSL.

并且：

CSL electrically connects the source regions. (谷歌专利)

更强的是其器件定义直接说：

common source line between the ground select lines and in contact with the semiconductor substrate. (谷歌专利)

所以它至少直接给出：

**conductive common-source element

  • between adjacent source-side selecting structures

  • contacts semiconductor substrate

  • connects multiple source regions**

与O结构上的重叠很明显。

它还在衬底中设置与CSL接触的impurity region 135，以降低contact resistance。(谷歌专利)

也就是：

CSL
↓
substrate impurity region
↓
common source regions

这个结构可以作为KR20060054569A的独立佐证。

不足仍然是：

没有明确“between groups of blocks”，也没有KR20100105538A那种清晰的CSL电压控制。

五、KR20110037470A——3D NAND背景补强很重要

KR20110037470A，NAND flash memory array with columnar single crystal channel and virtual source/drain

这一件也很值得留着，因为它是韩国本土独立专利族：

  • 优先权：2009-10-07；

  • 公开日：2011-04-13；

  • Country Status只有KR。(谷歌专利)

也就是说不仅满足截止日期，而且不会出现你说的“同组反查”。

为什么有价值？

因为它直接是3D垂直NAND。

它在p型单晶硅substrate上形成k×n个垂直single-crystal silicon pillars，然后：

在pillars之间暴露的substrate上形成n型掺杂的 common source region。(谷歌专利)

随后明确：

common source region 40 is a common source line CSL

并通过contact 110连接。(谷歌专利)

这很有价值，因为目标CN103782344B也是3D NAND环境。

其对应可以写：

vertical NAND pillars/strings
→ 直接公开；

semiconductor substrate
→ p-type single-crystal silicon substrate；

common source of vertical strings
→ substrate中pillars之间形成n-type common source region 40；

conductive connection to CSL
→ contact 110将common-source region连接common source line。

它的明显短板：

  • 没有找到多个“block groups之间”的明确限定；

  • 没有把contact本身定义为专门用于给common source施加偏置。

所以我把它放在第五位，但在证明：

截止日前，本领域已经知道在3D垂直NAND中把公共源区域直接做在垂直柱之间的衬底中

这一点上，它很好用。

我建议的韩文组合路线

如果现在目标就是集中打权16的 O，我认为最值得写成检索报告/无效理由候选的是两套。

组合A：KR20080003863A + KR20100105538A

这是我目前最看好的韩文组合。

KR20080003863A负责物理结构：

conductive array-source-line feature
→ 延伸/填充至substrate
→ 接source diffusion
→ 可向该diffusion施加back bias
→ 与selected memory block关联。(谷歌专利)

KR20100105538A负责block/common-source voltage：

plurality of NAND blocks
→ 每个block多个strings共享local CSL
→ selected block的local CSL接收GCSL电压
→ CSL可被直接拉升到10V或接地。(谷歌专利)

组合后，对O形成相当完整的链条：

导电source结构
→ 耦合衬底source diffusion
→ 服务于NAND string共同source
→ 多个block分别具有common-source路径
→ 该路径用于给common source施加规定电位/bias。

唯一还需要继续寻找更强证据的，是目标中特别具体的：

“between groups of the plurality of blocks”

最好找到一篇韩文文本直接写：

source contact / conductive wall physically disposed between adjacent memory blocks。

这仍是下一轮韩文检索最值得继续突破的点。

组合B：KR20110037470A + KR20060054569A + KR20100105538A

这一套更适合强调目标专利是3D NAND。

KR20110037470A：

3D vertical NAND + substrate中的common source diffusion。(谷歌专利)

↓

KR20060054569A：

两个source-side selection structures之间设置conductive common-source member，并直接接触substrate；common source会被施加高电压。(谷歌专利)

↓

KR20100105538A：

多个NAND blocks、多个strings共享CSL，并具体把selected block的CSL偏置到例如10V。(谷歌专利)

这条组合的技术逻辑也比较自然。

当前排序结论

如果只针对权16的O，我建议现阶段韩文证据优先级按：

KR20080003863A
→ KR20100105538A
→ KR20060054569A
→ KR20080017981A
→ KR20110037470A

其中，KR20080003863A 是本轮最值得深入看附图的结构文献；KR20100105538A 是“configured to bias the common source”最强的功能文献。

尤其值得注意的是KR20100105538A不是泛泛地说“source line接地”：它明确教导只有selected NAND block的CSL接收GCSL值，并在具体程序阶段被提升至10V，而未选block的CSL被接地。这对解释权16中的“bias”非常有杀伤力。(谷歌专利)

下一步真正需要继续死磕的检索词应当从普通的 common source 转向韩文的 “블록 사이/블록간 + 소스 콘택/공통 소스 + 도전체/도전 플러그 + 기판”，目标是找到一件2011-08-15前直接把导电source contact画在相邻memory blocks之间的KR公开。那样就可以把目前组合证据中的最后一个空间限定缺口补掉。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按你的要求，这一轮我只保留 2011-08-15之前公开的中文 CN 文本，并且主动排除了前面英文、日文、韩文检索中已经出现过的那些专利族的 CN 同族反查结果。例如 CN101933097A 虽然对 common source bias 很强，但它与前面已经分析过的 KR20100105538A 属于同一族，所以这次不列入。

针对权16特征 O：

导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极

这一轮我认为最值得继续用于无效组合的是以下几件。

优先级 中文公开 公开日 主要贡献
1 CN101154446A 2008-04-02 多个存储块、每块多个串、公共源极线；块内跨接区域中的导电跨接线/触点；明确存在向 P 阱提供偏压的金属线
2 CN1825592A 2006-08-30 公共源线本身由导电层形成；公共源线沟槽直接露出半导体衬底有源区/源区
3 CN101651144A 2010-02-17 截止日前3D垂直柱存储结构；选定块、公共源线和衬底/阱偏压操作关系
4 CN1519938A 2004-08-11 多个NAND串组成块、串源端接公共源线；用于补“strings/common source/block”基础关系

其中，CN101154446A 是这一轮中文检索中最值得重点深挖的一件。

1. CN101154446A：目前中文文献里对 O 最有针对性

名称为**《包括与选择线连接的跨接线的快闪存储器设备》**，优先权日2006-09-29，中文公开日 2008-04-02，满足截止日要求。Google Patents明确确认这一公开时间。(谷歌专利)

它的权利要求16直接公开：

  • 多个存储块；

  • 每个存储块包含多个串；

  • 每个串包括串选择晶体管、接地选择晶体管以及二者之间的存储单元；

  • 接地选择晶体管连接公共源极线；

  • 每个存储块被划分为单元区域和跨接区域；

  • 跨接线通过跨接区域中的位线触点焊盘实现连接。(谷歌专利)

这已经很接近O所要求的空间组织：

plurality of blocks → groups/regions → conductive feature in an interconnection/strapping region.

更重要的是，其权利要求22又直接增加：

通过跨接区域中的触点焊盘与公共源极线电连接的第二跨接线。(谷歌专利)

所以可以形成：

导电跨接线
→ 跨接区域/块区域
→ 触点焊盘
→ common source line。

另外，它还有一个非常值得用的“bias”限定：

除触点焊盘之外的位线分段可被加偏压，并连接至金属线，该金属线向存储单元所在的 P-well提供阱偏压。(谷歌专利)

也就是说，这一件实际上同时出现了：

  • 多个block；

  • 每block多个strings；

  • common source line；

  • conductive strap/contact；

  • block中的专门跨接区域；

  • conductive metal structure向P-well提供bias。

这是与CN103782344B权16 O的技术思想非常接近的一组元素。

不过要严格区分：

它没有逐字说“这个连接common source的第二跨接线本身同时用于给common source加偏置”。

“bias P-well”和“strap连接common source”在该文献中是相邻技术方案，但未必落在同一根导体上。因此我把它判断为很强的创造性贡献文献，而不是已经确认的单篇完全破坏新颖性文献。

它不是前面已经列出的日文、韩文候选的同族，因此本轮符合你的“不要反查同组”要求。Google Patents显示这一族对应KR20080030169A/US20080080246A1/JP2008091921A，但这些都没有在前面的候选清单中被拿来攻击O。(谷歌专利)

2. CN1825592A：对“导电部件耦合衬底源区”很强

CN1825592A，《NAND型闪存器件及其制造方法》，中文公开日 2006-08-30。(谷歌专利)

这件的重点不是block，而是：

conductive feature + substrate/source region

公开非常直接。

其说明书明确说，在半导体衬底上形成：

公共源线沟槽140c

该沟槽露出邻近接地选择线的单元有源区。之后利用导电层填充该沟槽，形成公共源线145c。(谷歌专利)

也就是说：

半导体衬底中的source active region
↑直接暴露
公共源线沟槽
↑由导电材料填充
conductive common-source feature

它还明确给出：

位线接触插塞、公共源线等由相同导电层形成；

导电材料可以包括：

  • polysilicon；

  • tungsten；

  • aluminum；

  • 或polysilicon/W叠层。(谷歌专利)

因此，对于O中的：

“conductive feature, coupled to the substrate”

这件的证明力很好。

并且背景直接说明NAND阵列含多个strings，每个string的ground select transistor源区连接CSL。(谷歌专利)

所以能够建立：

多个NAND strings
→ ground select source regions
→ substrate active region
→ conductive CSL structure。

其缺口是：

没有直接把这个conductive CSL限定成“位于多个blocks群组之间”。

因此它适合作为 CN101154446A 的结构补强文献：

  • CN101154446A负责 multiple blocks + block/crossover region + conductive strap + common source；

  • CN1825592A负责 conductive source feature physically contacting substrate source active region。

这个组合很有价值。

3. CN101651144A：截止日前的3D垂直NAND背景文献

CN101651144A，《包括竖直立柱的存储器件及制造和操作该存储器件的方法》，中文公开日 2010-02-17。Google Patents确认其优先权日为2008-06-11。(谷歌专利)

它的价值在于：

这是截止日前明确的垂直柱/3D NAND结构。

这对于CN103782344B这种3D NAND目标专利很重要，因为CN101154446A和CN1825592A更多还是平面NAND。

该文献在擦除操作中明确区分：

  • selected block；

  • word-line plates；

  • common source line CSL；

  • well 100。

并公开在擦除期间：

selected block中的字线施加GND；

common source line CSL处于特定电位状态；

向well 100施加正的erase voltage VERSV_{ERS}。(谷歌专利)

因此它直接证明，在截止日前3D垂直存储架构中，本领域技术人员已经在进行：

**block级选择

  • vertical strings

  • common source

  • substrate/well bias**

这种电压控制。

Google Patents确认它自身是一个独立的新专利族，CN申请为CN200910166990.5，中文公开日2010-02-17。(谷歌专利)

其弱点同样明确：

没有发现一根位于blocks之间的conductive member直接承担common-source bias。

所以这件的用途不是单独打掉O，而是把前两件的平面NAND source-contact教导放入截止日前已存在的3D vertical NAND环境中。

4. CN1519938A：早期“block—string—common source”补强

CN1519938A，《非易失性半导体存储装置及其制造方法、半导体集成电路及系统》，中文公开日 2004-08-11。(谷歌专利)

它明确公开NAND型flash中的：

  • 多个存储单元组成串；

  • 一端设位线侧选择晶体管；

  • 另一端设源线侧选择晶体管；

  • 源线侧选择晶体管的源极连接公共源线CS；

  • 多个这样的单元形成存储块。(谷歌专利)

所以它对以下逻辑有帮助：

common source of the strings

不是目标专利新引入的概念，而是很早以前就属于NAND block的典型结构。

Google Patents确认中文A公开文本为CN1519938A，公开日2004-08-11。(谷歌专利)

但它对“conductive feature between groups”贡献有限，因此属于辅助文件，不应作为主攻O的第一文献。

我认为目前最值得写进无效组合的是这两条

路线一：CN101154446A + CN1825592A

这是目前中文文献里最干净的一条。

CN101154446A：

plurality of memory blocks
→ 每block多个strings
→ strings接common source line
→ 每block存在专门crossover/strapping region
→ conductive strapping line可以经该区域的contact pad连接common source line；
→ 同一区域的导电金属还明确用于提供P-well bias。(谷歌专利)

加上：

CN1825592A：

conductive common-source structure由导电材料形成
→ 填充source-line trench
→ trench直接露出半导体衬底中的source active region。(谷歌专利)

组合以后，O可以拆成：

O限定 中文文献贡献
conductive feature CN101154446A conductive strap；CN1825592A conductive CSL
coupled to substrate CN1825592A强：CSL trench直接露出substrate active/source region
plurality of blocks/groups CN101154446A强：明确多个memory blocks
feature located in special region associated with block grouping CN101154446A强：每block的crossover/strapping region
common source of strings 两件均有
configured to bias CN101154446A明确导电金属向P-well提供bias；但与CS strap并非毫无疑义地同一导体

这一组合目前是中文证据里我最建议继续深挖的。

路线二：CN101154446A + CN1825592A + CN101651144A

如果无效论证需要解决专利权人可能提出的：

“这些只是二维NAND，不能自然组合到3D vertical NAND”

那么增加 CN101651144A。

它证明早在2010-02-17之前已经存在：

vertical pillars + memory block + common source line + well/substrate voltage control。 (谷歌专利)

因此组合逻辑变成：

传统NAND中已知block crossover conductive-source connection
+
已知conductive CSL直接接substrate source region
+
已知这些common-source/well控制思想已经进入3D vertical NAND。

这个论证链比单纯找一个泛泛“公共源线”的中文文件强很多。

一个很重要的排除结果

这次我没有把 **CN101933097A《NAND闪速存储器中的分级共同电源线结构》**列进来，尽管它事实上对：

“configured to bias the common source”

非常强。

原因是Google Patents明确显示它来自：

US12/337038 / WO2009079783

也就是前面已经分析过的 KR20100105538A 那一族。(谷歌专利)

按照你要求的 “不要反查同组”，所以这次主动剔除。

同样，前面日文/韩文已经列过的专利族，如果只是在中国也有CN公开，我也没有为了数量再次列入。

当前中文证据优先级

我会暂时排成：

CN101154446A
→ CN1825592A
→ CN101651144A
→ CN1519938A

其中：

  • CN101154446A 最强在 “multiple blocks + strings + common source + conductive strapping/crossover region + bias structure”；

  • CN1825592A 最强在 “conductive member physically coupled into semiconductor substrate/source active region”；

  • CN101651144A 最强在 “2011年前已经存在3D vertical NAND + block/common-source/well-bias架构”。

目前中文独立专利里，真正还值得继续死磕的最后一个缺口仍然是找到一句更直接的：

“公共源接触/导电壁设置于两个相邻memory blocks之间，并通过该部件向公共源施加源极电位。”

如果能在独立CN专利族里找到这一句，O的中文证据链会明显再上一个台阶。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16定向补充检索报告

一、结论：组合依据得到实质补强，但“块群之间”仍未被无争议地补齐

本轮最有价值的增量，不是又找到“共源极”或“双源端晶体管”，而是核实了两处可以直接改善组合论证的原文：

**其一，D2明确说明了为什么把接触插塞放入阵列内部的块间区域。**其第[0050]—[0053]段将块间接触布局与源扩散层电位稳定、周期性接触以及阵列横向面积增量联系起来。这是正面的采用理由，不再只是“两篇都属于垂直NAND，所以可以结合”。(专利图像)

**其二，D1本身已经允许衬底源区经触点连接到上层并共同连接。**中国公开本第[0088]段、美国公开本第[0089]段提供了这个基础。因此，D1＋D2可以围绕“既有共源端的接入位置及接触分布改进”组织，而不必从零构造一个D1没有记载的源侧接触体系。

对本轮三个目标，分别判断如下：

本轮问题 核验结论
是否找到更直接、无明显解释风险的O3新证据？ **尚未找到。**D2的“部分块间区域可以省略接触”能够支持更具体的块群映射论证，但不能直接改写成原文明确公开了特定块群划分。
是否找到D1＋D2的正面结合依据？ **找到实质补强。**D2提供采用块间分布式接触的理由，D1提供既有源区接触及上层共同连接的基础。不过，源区形态、阱偏置和擦除操作仍须保留，不能整套移植而不说明。
是否找到能够单篇覆盖O3＋O2/O4＋Q/R的桥梁文献？ **尚未确认完整桥梁。**S1是有价值的“部分桥梁”：同一装置框架包含源区导电连接和可选同串双源端器件，但其导电线与块群边界的对应仍不足。
是否发现新的独立来源？ 本轮另行核验了US20110090737A1。其多块布局与连续CSL值得保留，但存在“块边缘／块内区域”解释问题，且没有补足独立的第二源端器件，不能据此宣布核心缺口解决。

上述判断分别建立在D2的接触分布文字、D1的源连接及双栅实施方式、S1的可选双晶体管说明，以及新增候选的制造布局上。(专利图像)

**检索范围说明：**本轮实际执行了六语种关键词检索，并沿起点文献的引用、被引及相关申请链追溯。可靠的实质结果主要来自中、英、日、韩原始公开本的回核；法文、德文检索没有取得可纳入本轮主证据的新原公开。部分关键词检索回传大量无关结果，S2的原始公报也未能成功访问，因此本报告不作“六语种数据库已经穷尽”的声明。

二、先处理目标专利自身的“块群”解释，避免人为增加或删除限定

目标专利说明书第[0024]段记载，图2中的块可以由空白空间220或导电部件224分隔；第[0025]段明确把图3中的224定位在块210与212之间。图2还显示，部分块边界采用空白空间，另一些采用导电部件。

由此，我认为应当同时坚持两点：

**第一，不能未经分析就要求每个群组必须有两个以上的块。**目标说明书并没有把所有导电部件两侧都画成完整、对称、各自不少于两块的独立集合。

**第二，也不能因此删除“群组”这一层关系。**主张D2对应O3时，仍应解释多个真实存储块怎样组成所主张的集合，以及接触本身为什么处在这些集合之间。尤其不能把串、行、擦除子单元或局部跨接区临时改称为“块群”。

因此，本轮采用的判断是：

“每群至少两块”不是唯一解释；但采用该较强口径时，必须明确属于原文直接记载、基于实际布局的结构映射，还是根据可选方案进一步作出的布局选择。

以上是对目标限定的解释分析，不是使用目标专利自身为现有技术组合提供技术启示。

三、候选文献及公开版本核验表

下表日期均落实到实际公开版本；同族外文版本不计作新的独立技术来源。

编号及原始公开本 实际公开日／语言 同族及本轮增量 O3位置证据 共源连接及组合价值 剩余问题
D1：CN102148059A／US20110194357A1 2011-08-10／中文；2011-08-11／英文 同一技术来源；新增重点为CN[0088]、US[0089]的源区触点及上层共同连接 未定位出目标块群间接触 既有源连接基础＋图14同串双GST 接触具体阵列位置仍需D2；不能忽略阱与擦除操作
D2：US20090267128A1 2009-10-29／英文 已知来源的新段落补强 插塞X本身位于块间；部分块间可不设置X 明确供源电位、稳定电位及采用块间接触的理由 “块间”到“块群间”仍需映射；没有同串双源端器件
D2日文公开：JP2009266945A 2009-11-12／日文 与D2对应日本申请2008-112658；不是新独立来源 [0151]—[0152]提供接触分布、非周期及部分省略的日文定位 用于核对D2早期日文原文 不能把换语种当作解决O3的新文献
S1：US20110002178A1／KR20110003764A 2011-01-06／英文；2011-01-13／韩文 同族；本轮回核韩文[0018]及金属共源效果说明 导电线180位于串间，未形成完整块群边界证据 同一装置框架中的源区、导电线和可选双源端串联器件 可作部分桥梁，不能作为完整O3桥梁
E1：US20110090737A1 2011-04-21／英文 新增筛查的独立来源；不同优先权链 图6C—10C可追踪真实MB及CSL边缘布局 金属CSL、源区接触、降低电阻，并区分源偏置与阱偏置 正文称源沟槽形成于各MB中；没有第二独立源端器件

公开日期、申请关系及对应技术内容分别可由上述原公报首页、说明书和附图核对。(专利图像)

**S2单独保留为未完成回核的线索。**附件列出了US20100014350A1／JP2010027097A及块间源接触定位，但本轮未成功取得其原始公开本。因此，不把附件中关于权利要求4、图11—12等内容转写为本轮已经核实的结论，也不以其替代D2。

四、核心证据卡

证据卡1：D2——真正补强的是“为什么采用该接触布局”

原始公报：US20090267128A1 PDF；JP2009266945A PDF。

以下PDF页码均从公报首页起计。

核验位置 可引用内容及作用
美国本[0050]—[0053]，PDF第35页 块间接触布局的技术理由：在阵列内部向源扩散层供电位，改善电位稳定，同时控制跨接区域造成的横向面积增加
美国本[0147]—[0149]，PDF第39页 同一个插塞X的块间位置、下端源扩散层连接、上端STL连接及供源电位功能
美国本[0183]—[0184]，PDF第40页；图19、21 区分SH区域与X；X位于块间部分，不穿过存储阵列栅导电层
美国本[0190]—[0191]，PDF第41页；图23在PDF第24页 X可周期设置，也不必周期设置；部分块间区域可以不设置X
日本本[0151]—[0152]，PDF第15页；图23在PDF第24页 上述接触分布及省略方案的日文原文定位

这些定位并非把不同导体的属性拼接起来：本轮用于O的对应部件始终是X，不是把SH、STL和X轮流作为同一个部件使用。(专利图像)

关键短引文及翻译

美国本[0050]：

“contact plugs are interposed between two blocks”

译：接触插塞设置在两个块之间。

美国本[0053]：

“the potential of the source diffusion layer can be stabilized”

译：可以使源扩散层的电位稳定。(专利图像)

日本本[0152]关于部分块间区域的说明包含：

“コンタクトプラグXが設けられていなくてもよい”

译：可以不设置接触插塞X。该句必须结合“部分块间区域”的前文使用，不能脱离语境扩张成任意分组已经被具体画出。(专利图像)

1. O1、O2、O4的对应较为扎实

可直接组织为：

STL → 插塞X → 衬底内源扩散层24 → 存储串源侧路径。

X的身份、连接端点及供源功能都有原文支持。因此，D2的主要问题已经不是“是不是源接触”，也不是“是否提供源极电位”，而是如何将该具体布局对应到O3中的块群层级。(专利图像)

2. “部分省略接触”有价值，但不能直接写成“明确公开块群”

可以提出如下结构映射论证：

在实际存在的连续存储块中，部分内部边界不设置X，而其余边界保留X，由此形成位于相邻接触边界之间的连续多块集合。

这比没有任何布局依据地把任意若干块圈成一组更强。但它仍有两层需要说明：

一是，D2允许省略部分接触，并没有明确指定请求人拟采用的省略模式；二是，该模式下的连续块集合为什么是所主张的“群组”，不能只靠重新命名。

因此，适当的定性是：

D2对严格O3提供有依据的结构映射及布局选择基础，但不是已经核实的、无争议的块群直接记载。

3. 两种看起来方便、实际上容易失败的群组映射

**不能把31L、31R直接作为目标两群，再说X位于其间。**图23中，31L、31R之间主要是驱动及译码相关区域；X在各自阵列内部的块间位置。该图不能支持这种空间属性转移。

**也不能把共享SGD的两个块定义成一群，同时把这两个块中间的X说成群间接触。**图15中的X恰好位于BK〈i〉与BK〈i+1〉之间。若把这两个块合为一个群，该X就成了群内接触。要另行主张重复配对群组之间还存在X，必须补出对应的整体布局关系，不能只凭局部配对图完成。

证据卡2：D1——源侧触点已经存在，这是组合论证的重要入口

原始公报：CN102148059A PDF；US20110194357A1 PDF。

1. 新增有效定位：CN[0088]／US[0089]

中国公开本PDF第12页、说明书第9/17页记载：

“第一到第四掺杂区311—314可以通过触点连接到上层。”

同段还给出在衬底有源区连接、以及在上层共同连接的安排。美国公开本对应位置是第[0089]段，PDF第37页，不能混写为同一段落号。

这一定位的新增价值在于：

请求人可以把拟作出的改进限定在已有共源端的接入与接触分布，而不是笼统地声称向D1“增加一个共源结构”。

但它没有直接给出这些触点位于块间或块群间。D1的接触存在，不等于D1已经公开O3。

2. 双源端结构与基础柱结构之间有实施方式承接

中国本第[0106]—[0108]段，PDF第15页；美国本第[0107]—[0109]段，PDF第39页；美国本图14在PDF第15页。

图14是对图6存储块结构的修改，明确在同一NAND串的存储单元与CSL之间布置两级源端器件。按图中连接次序：

目标器件 D1对应
Q：靠近存储单元串的源极选择装置 GST2
R：位于Q与共用源极之间的另一个源端装置 GST1
两器件的关系 同一串、同一源端、前后串联；不是不同串的两个GST

这一对应可以由图14及其控制说明支持，不需要把漏端SST重复用来对应Q或R。

3. 不能忽略的兼容性限制

D1的源区连接与其衬底／柱体操作有关。美国本第[0100]—[0101]段明确区分：擦除时CSL可以浮置，而衬底111承受擦除电压。(专利图像)

因此：

**D2的“供源电位”不能被改写成永久接地；D2的源扩散层24也不能未经论证就整体替换D1的阱和源区。**最稳妥的组合方式是保留D1原有器件及操作关系，只改进共源端的接触布置。至于跨块源区是否本来处于允许共同连接的电位域，仍应单独说明。

证据卡3：S1——已核实的部分桥梁，价值高于单纯“双GST已知”

原始公报：US20110002178A1 PDF；KR20110003764A PDF。

核验事项 美国本 韩国本
同串源端可选串联双晶体管 [0039]，PDF第39页 [0018]，PDF第6页
电路与剖面图的承接 [0040]，图1与图2A—2D [0019]，图1与图2a—2d
源区150、导电线180及连接 [0046]—[0049]，PDF第40页 [0025]—[0028]，PDF第7页
降低共源电阻的明确技术理由 本轮以韩文对应说明作补充核验 [0010]，PDF第5页

上述双源端可选方案在韩国早期原公开本中也确实存在，不是仅从后期美国授权文本倒推。(专利图像)

美国本[0039]：

“a pair of transistors may be arranged in series”

译：可以将一对晶体管串联布置。该段的连接端点是相应存储单元与CSL，支持同串、同源端的关系。(专利图像)

韩国本[0010]：

“공통 소오스 라인의 저항을 감소시킬 수 있으며”

译：可以减小共用源极线的电阻。

**它的实质价值是：**可选双源端器件并非孤立出现在另一份电路文献中；它处在具有衬底源区150、导电线180及绝缘隔离安排的同一装置框架内。这可以支撑“共源导电连接与双源端控制并非当然不兼容”的论证。

不过，必须守住三个边界：

**第一，180的位置仍主要被记载为串间位置。**图1和图2A—2D尚不足以把180直接定位到多个块的群组之间。

**第二，双源端方案的证据是[0039]／[0018]的可选文字，不是图1中两条GSL的数量。**图1中的GSL1、GSL2服务于不同串行，不能直接将其当作单串双器件图。

第三，N的半导体柱对应应考虑半导体沟道层130及其柱状结构，不能把绝缘芯柱140单独说成半导体材料柱。(专利图像)

结论：S1是有价值的部分桥梁，但还不是能单篇消除O3争议的完整桥梁。

五、新独立候选E1：保留其真实价值，也保留不利内容

US20110090737A1

原始公报：US20110090737A1 PDF。

该公开于2011年4月21日，优先权为韩国申请10-2009-0099233，与D1、D2及S1的上述申请链不同。

它值得保留的原因，不只是“金属共源线电阻较小”，而是其制造图能追踪多个真实块及导体的位置：

**图6C、7C先明确标出多个MB；图8A、8C形成CSL；图9C继续形成每块中的多个沟道；图10C同时画出CSL和另一个接触CP。**因此，它比只画两根相邻串的局部剖面更适合做阵列层级分析。

但回核后不能直接把它升格为“块群间导电部件已公开”，原因有三点。

**一是位置存在边缘重叠问题。**图中连续CSL沿块列边缘延伸，但第[0084]段同时称源线沟槽形成于各存储块中：

“formed in each of the memory blocks MB”

结合图8A，CSL与块边缘、部分隔离区域存在关系。因此，“位于块列之间”是可以研究的结构映射，却还不能不加说明地写成“整个导电部件明确位于块群之外、群组之间”。(专利图像)

二是不能误用CP。第[0091]—[0092]段的CP连接的是下选择线LSL，用于栅极输入，不是共源接触。用于O的对应对象只能围绕CSL及其衬底连接核对，不能拿CP的位置补CSL的位置。(专利图像)

**三是不能补出第二个源端器件。**该方案区分下选择晶体管LST、上选择晶体管UST以及阱内反型连接机制；所核验内容未给出可独立对应Q、R的两个同串源端器件。不能仅因存在阱内受控导电，就把同一控制结构重复计作第二个装置。(Google Patents)

本轮处理：保留为有具体附图基础的边界候选，不列为D2的优选替代，也不列为完整桥梁。

六、严格特征比对

以下评价针对本轮已经核验的方案，不把“未公开”扩大成对文献全部潜在实施方式的绝对否定。

特征 D1 D2 S1 E1
N：块—串—半导体柱层级 直接公开，应以BLK层级对应，不把行或EU改称块 直接公开，BK及柱状AA 直接公开块、串及柱状沟道结构；不能只对应绝缘140 直接公开多MB、每块多串及竖直沟道
O1：同一可识别导电部件 直接公开源区触点，但未给目标位置 直接公开：X 直接公开：180 直接公开：CSL，不是CP
O2：耦合衬底共源区域 直接公开触点与311—314的连接 直接公开X下端与源扩散层连接 直接公开180与源区150/155连接 直接公开CSL沟槽与衬底接触及源侧掺杂安排
O3：部件本身位于块群之间 需要组合 块间位置直接公开；严格块群关系为有依据的结构映射，仍有争议 未公开所需完整关系；不能从串间直接跳到块群间 尚不足认定；有边缘布局映射基础，但正文及跨界关系需处理
O4：供给共源偏置／电位 从共源连接作有依据的功能映射 直接公开X供源电位 从180作为CSL的连接作有依据的功能映射 直接公开CSL操作电位及源连接
P：漏端选择装置 直接公开：SST 直接公开：SGD对应器件 直接公开：SST 直接公开：UST
Q：源端选择装置 直接公开：双GST方案中的内侧GST2 直接公开单级SGS器件 直接公开，包括可选双器件方案 直接公开：LST
R：另一个同串源端串联装置 直接公开：外侧GST1，图14承接基础结构 未公开第二个对应器件 直接公开可选方案，不得扩张为所有实施例 未公开可独立对应的第二器件

比对依据为前述各证据卡所列原始段落及附图；尤其是D1图14、D2插塞连接与接触分布、S1双器件可选段落，以及E1的CSL／CP区别。

表中对D1、S1的O4使用“功能映射”，并不意味着另外要求独立驱动器、特定电压或特殊材料；只是区分“原文明确写供源电位”与“由已经公开的共源电连接得出供偏置功能”。

七、D1＋D2现在应当怎样结合

1. 推荐限定为共源接入改进，而非源端半导体结构整体替换

本轮更有依据的组合思路是：

以D1的多块垂直阵列及同串双GST结构为基础，保留其共源端、柱体、阱与控制关系；利用D2关于阵列内部块间接触的教导，改善共源端的接入位置和接触分布。

这一路线同时利用了D1已有源区接触和D2明确布局理由，比抽象地追加一个“共源接触”更具体。

拟采用的电连接关系可以表达为：

源电位输入 → 块间导电接触 → D1原有共源端 → GST1〔R〕→ GST2〔Q〕→ 存储单元串 → SST〔P〕→ 数据线。

这是本轮提出的组合映射，不是宣称某一篇原图已经画出整条组合后的结构。

2. 兼容性必须逐项说明

检查项目 可以提出的论证 仍不能省略的条件
源电位如何传入 从既有共源触点接入源区，而非直接接入柱的存储单元部分 明确接入哪个源区、服务哪些串及哪些块
Q、R是否保留 两个GST均保留在共源端与存储串之间 不能将源接触接到GST1与GST2之间
是否形成旁路 仅改变源端外部接入，拓扑上不必旁路两个器件 实际接触必须与栅及非目标沟道绝缘；不能只给抽象电路
块选择是否改变 保留D1原有字线、源端选择线和串选择关系 不能将原本应独立控制的源电位域无依据地短接
阱及擦除是否改变 保留D1的阱偏置及CSL浮置能力 不能以D2供源电位为由改成永久接地，或把阱与源区视为等电位
O3是否完成 以D2真实BK及接触分布作块群映射 仍需说明具体群组构成与采用该分布的依据

D2关于X不穿过栅导电层的说明可用于支持接触避开阵列栅结构；D1关于CSL浮置与衬底擦除电压的说明，则是组合必须尊重的操作约束。前者是正面兼容性依据，后者是不能隐去的限制。(专利图像)

3. 对“正面结合启示”的评价边界

本轮已经能够回答：

**为什么考虑阵列内部的块间共源接触？**因为D2明确给出了源电位稳定和面积方面的理由。

但仍不能自动回答：

为什么在D1已有上层共同连接的条件下，必然选择请求人所主张的那一种块群边界分布？

D2主要针对其平面延伸的源扩散层；D1还允许源区在上层共同连接。请求人应说明迁移的是哪一项接触布局教导，以及该布局对D1的共源路径有什么实际作用。不能把前一个问题已有答案，当作后一个问题也已经完全解决。(专利图像)

八、最佳使用方式及最强抗辩

最佳使用方式

**主路线仍保留D1＋D2。**本轮新增原文定位确实使其更强：D1不再只是负责“双GST”，D2也不再只是负责“块间有接触”，而是形成“既有源连接基础＋具体接触布局及其采用理由”的论证。

**S1＋D2值得作为并行两篇路线。**S1在同一装置框架内已经兼有源区导电连接和可选双源端器件，因而具有较好的结构承接价值。但D2的块群映射仍不可省略，S1的可选双器件实施方式也应单独展开，而不是靠图1中两条GSL替代证明。(专利图像)

**不建议目前用E1替换D2。**E1虽然提供新的多块边缘布局，却引入了CSL与MB边缘重叠、源沟槽形成于各MB之中的解释问题。它没有比D2更干净地解决O3。(专利图像)

**不宜声称已有单篇完整公开路线。**目前没有一篇已经核实的截止日前文献，将严格O3、衬底共源连接及同串双源端器件全部无争议地连在一起。

另外，若在D1＋D2中把S1作为不可缺少的结构桥梁，实质上就是三篇证据参与论证，不能在报告标题中仍称“两篇组合已独立完成”。

专利权人仍可能提出的最强抗辩

抗辩 本轮后的状态
所谓块群只是请求人事后圈选 仍然是第一薄弱点。D2省略接触文字减少了任意性，但没有直接给出所主张的具体分组方案
把群内接触误说成群间接触 必须防范，尤其不能错误使用图15的共享SGD配对块
D1与D2的源区／阱结构不同，组合改变基本操作 可以通过“只改源端接触、不整体替换半导体结构”的路线回应，但需把具体连接及擦除条件写清楚
D1已有上层共同连接，为什么还采用D2的分布？ 新找到的正面技术理由有帮助，但仍需说明对D1的具体作用，而非重复D2自身问题
S1双源端只是可选方案，未给完整块群布局 原始可选方案已核实，不能否认其存在；但其O3缺口确实仍在

最终判断

本轮可以认定取得了实质性补强，主要体现在结合依据和接触路径，而不是已经找到无争议的“块群之间”完整公开。

最值得加入下一版无效理由的内容，是：

D1中国本[0088]／美国本[0089]的既有源区触点连接，结合D2[0050]—[0053]的布局采用理由，再以D2[0183]—[0184]、[0190]—[0191]及图23完成接触位置和分布论证。

仍然最薄弱的是：**在不偷换块层级、不任意划群的前提下，将具体导电部件的位置落实为O3，并证明该接触分布迁移到D1后保留原有双源端路径与阱操作。**因此，现阶段应当表述为“组合证据链显著具体化”，不应表述为“核心缺口已经全部补齐”。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：目前具备较好的创造性无效基础，成功概率评估为65%—75%

针对附件所列的 CN103782344B现有授权权利要求16，在以2011年8月15日为有效时间界限、不依赖优先权失效、并将现有证据整理为完整无效理由的前提下，我对其被宣告无效的成功概率评估为：

65%—75%，中心判断约70%。主攻创造性，不宜把单篇文献破坏新颖性作为主路线。

这一数值是基于当前证据覆盖、权利要求解释和组合论证风险作出的案件评估区间，不是统计成功率，也不是置信区间。它针对的是现有文本的权利要求16，不代表整件专利全部无效的概率，也不代表专利权人进一步限缩后的权利要求仍有相同无效概率。本次未将未提供的审查档案、既往无效决定或专利权人的答辩证据纳入判断。

当前最优核心组合是：

D1：CN102148059A＋D2：US20090267128A1。
以D1的多块垂直存储阵列及同串双源端器件为基础，利用D2的块间共源接触结构、接触分布及其技术理由，攻击权利要求16的创造性。

附件最新一轮已经补强了两个关键环节：D1本身存在源区触点及上层共同连接；D2不仅公开块间接触，还说明了采用该布局对源极电位稳定和阵列面积的作用。因此，目前已不属于“只有零散特征、缺少结合理由”的阶段。

但还不能评为90%左右的高确定性案件。**请求人最薄弱的环节，是把D2中真实存在的块间接触，严谨地对应到“多个块的群组之间”，并证明这一接触分布用于D1后，不改变或旁路原有双源端控制及源区、阱的操作关系。**这两个问题相互关联，不能仅靠一张“特征均有出处”的表格解决。

二、评估前必须明确的权利要求解释

1. 权利要求16是独立权利要求，不应自动加入其他权利要求的限定

授权原文确认，权利要求16要求的是：多块、多串、含半导体材料的柱；块群之间的共源偏置导电部件；以及与相应柱相关联的漏极选择装置、源极选择装置和另一源极栅极装置。它并未明确要求导电部件必须为墙状、必须由特定材料制成，也未明确要求两个源端器件必须由相互独立的驱动器控制。墙状、半导体材料、金属材料等分别出现在后续从属权利要求中。

据此，我认为请求人应坚持两条边界：

**不能自行缩窄权利要求16。**例如，不能一开始就接受“每一群组必须至少含两个块、每群必须具有独立源电位域、导电部件必须为连续墙体”等未经权利要求及说明书支持的附加条件。

**也不能删除“群组之间”这一关系。**即使“群组”不要求独立电气控制，它仍涉及多个真实存储块与导电部件之间的位置关系，不能用相邻串、相邻行或块内跨接区直接替代。附件最新一轮对此作出的区分是合理的。

2. “块群之间”有解释空间，但不能无限放宽

目标专利图2同时采用空白空间220和导电部件224分隔块，图3则将导电部件224画在块210与212之间。这支持一种以具体接触边界和空白边界组织多个块的解释，但不足以仅凭局部图形就认定每个群组必须具有完全相同的块数和独立控制功能。

因此，当前对O3最准确的评价不是“完全没有现有技术”，也不是“相邻块之间当然等于块群之间”，而是：

D2已经提供较强的实际布局基础；剩余问题主要是权利要求解释及具体结构映射，而非普通共源接触本身是否已知。

3. 无效理由的法律依据应纠正为创造性条款

附件各轮报告的“法律依据”栏使用了“专利法第二条”，但本案当前证据路线讨论的是现有技术结合后的显而易见性。正式提交时，主理由应当落实为**《专利法》第二十二条第三款的创造性问题**，而不是把第二条作为这套文献组合的法律依据。2008年修正的专利法第二十二条已经明确规定创造性及现有技术的判断基础。(国家知识产权局)

以下继续采用附件的严格时间口径：仅使用最迟2011年8月14日已经公开的技术内容，不以优先权日替代公开日。

三、最优证据组合及各文献的准确分工

为避免附件各轮编号不同造成混淆，以下统一使用D1、D2、S1：

编号 文献及公开日 当前最重要的证明作用 不能单独解决的问题
D1 CN102148059A，2011-08-10；英文同族US20110194357A1，2011-08-11 多块—多串—半导体柱；漏端选择器件；同一串源端串联的GST2、GST1；既有源区触点和共源连接 没有明确落实权利要求要求的块群间接触位置及其服务的跨块范围
D2 US20090267128A1，2009-10-29 垂直NAND块；块间插塞X；X连接衬底源扩散层并供给源电位；接触分布及采用理由 “块间”到“块群间”仍需解释；没有第二个可对应R的同串源端器件
S1 US20110002178A1，2011-01-06；韩文相关公开KR20110003764A，2011-01-13 同一装置框架内的源区导电连接与可选同串双源端晶体管，适合支撑结构兼容性 导电线180与块群边界的关系未闭合；双源端方案需依靠可选文字而非图1中GSL数量

上述公开版本及其分工与附件最新版一致；S1的美国公开日期也可由其申请公开记录确认。(Google Patents)

我的排序是：D1＋D2为主，S1＋D2为备用；D1＋D2＋S1仅在确有必要时使用。

这里有一个重要修正：不应再把“共源偏置功能”列为当前最大缺口。

D1中国公开本第[0060]段明确记载了驱动共源线CSL的共源线驱动器125；D2则直接记载插塞X向源扩散层提供源电位。因此，O4已有比“导体大概能够传递电压”更具体的证据，不需要再机械追加一篇仅证明源线可加偏压的文献。

四、权利要求16逐项特征比对表

下表将O拆成四个子项，以避免用“有共源线”笼统替代整个O。D1的段落优先采用中国公开本编号；引用美国文本时另行标明，不能将中英文段落号混用。

特征 权利要求16的实际限定 D1：CN102148059A D2：US20090267128A1 当前评价
N1 多个块，每块包括多个串 第[0063]—[0064]段：多个BLK，各块包含多个NAND串 多个BK；各块具有多个柱状有源区及NAND单元 强公开，不再是主要缺口
N2 每串包括多个电荷存储装置 存储单元MC及电荷存储结构 柱状AA上的MONOS存储单元、电荷积累层 强公开
N3 串与从衬底延伸的相应柱相关联，柱包括半导体 第[0065]—[0068]段及图3、4：柱113与衬底连接，表层114包括半导体材料 竖直柱状有源区AA，柱内形成NAND单元 强公开；不要求整根柱全部为实心半导体
O1 存在导电部件 第[0088]段已有连接源区与上层的触点，但目标位置未给出 明确的接触插塞X 部件本身有充分基础
O2 该部件耦合到衬底 触点连接掺杂区311—314 X下端连接衬底中的源扩散层24 强公开；D2的连接端点尤其清楚
O3 导电部件本身位于多个块的群组之间 未明确公开所需阵列位置 X本身位于真实BK之间；允许部分块间区域不设置X 当前第一争点：块间直接公开，块群关系需结构映射或布局选择论证
O4 导电部件配置为偏置串的共用源极 第[0060]段有CSL驱动器125；第[0088]段有源区接触与共同连接 X明确供给源电位；源扩散层为多个块共用 功能基础强；D1中的共同连接不能不加论证扩大为任意跨块短接
P 漏极选择装置与相应柱相关联，位于存储串与数据线之间 SST位于存储单元与BL之间；图14沿用该漏端关系 SGD对应漏端选择器件，连接柱状NAND单元与BL 强公开
Q 源极选择装置与相应柱相关联，并耦合存储串 图14中靠近存储单元的GST2 有单级源端SGS器件 D1可清楚对应
R1 另一个源极栅极装置位于Q与共用源极之间 图14中GST1位于GST2与CSL之间 所采用方案没有第二个对应器件 由D1承担，不能将D2的SGD挪作R
R2 Q、R实质控制柱与共用源极之间的导电 两个GST处于同一串的源端路径，并有相应栅压控制说明 单级SGS不能独自证明双器件关系 D1有强证据，但组合后的接触不得旁路二者

N及柱结构可由D1中国原公开第[0063]—[0068]段确认；D1图14和相关实施方式对源端双器件的承接关系明确。

O的关键依据是D1中国本第[0088]段，以及D2第[0147]—[0149]、[0183]—[0184]、[0190]—[0191]段。附件最新版也已将O3与其余O子特征分开评价。

整体结论是：N、P、Q、R已有较稳定的公开基础；O1、O2、O4也有实质证据。真正不能仅凭表格打勾完成的，是O3及其与同串双源端结构的结合。

五、为什么D1＋D2是当前最优组合，以及应当怎样论证

1. 以D1为起点，不要把区别写成“增加一个普通共源线”

D1并非只有两只源端晶体管。它已经具备多块垂直阵列、源区、源区触点、上层共同连接以及共源线驱动。因此，请求人应当承认D1已有这些基础，再准确提出尚需补足的内容：

共源导电接触在阵列中的块群边界位置安排，以及该接触与所服务的跨块共源范围之间的关系。

这比“D1没有共源连接，D2补一个共源连接”的写法准确得多。后者容易被D1自身内容反驳，也容易掩盖真正需要证明的跨块位置及电位域问题。

2. 实际技术问题应保持中性，不能把答案写进问题

我建议将组合所针对的问题表述为：

在保留既有垂直存储串及源端控制结构的情况下，如何兼顾共源端的电位稳定性与阵列接触布局所占面积。

不宜写成“如何把共源接触设置在块群之间”。后一写法已经把待证明的解决手段放进问题，容易使论证显得是从目标专利倒推。

上述问题的依据不是目标专利提供的启示，而是D2第[0050]—[0053]段自身对阵列内部接触、源扩散层电位稳定及横向面积的讨论。

3. D2现在已经能够提供正面的采用理由

D2的优势不是单纯出现“contact plug”这个名词，而是同一个插塞X同时具有以下关系：位于块间、下接衬底源扩散层、上接源线、向源扩散层供给源电位，并通过阵列内部的接触分布改善电位稳定。其关于X不穿过阵列栅导电层的说明，也有助于论证接触路径与存储串栅结构的分离。

因此，可以提出这样的结合理由：

D1已经需要通过源区触点建立共源接入；D2则针对同类垂直存储阵列，给出在阵列内部块间分布共源接触的结构及其电位稳定、面积方面的理由。本领域技术人员因而具有研究并采用这一接触布局的技术动机。

但这仍然是有依据的创造性论证，不等于已经证明D1与D2能够不作任何适配地整体互换。

4. “块群之间”应作两层论证，而不是只争有没有出现“group”一词

第一层：权利要求解释和实际布局对应。

首先依据目标专利确定“群组”是否只要求以接触边界组织的真实多块集合，而不要求额外的独立控制结构。然后在D2中明确标出真实BK、X的位置及接触边界，不能把行、串或外围阵列区域临时改名为群组。

第二层：即使要求多块集合，也利用D2明确允许的部分接触省略方案。

D2第[0190]—[0191]段记载：接触不必周期布置，而且部分块间区域可以不设置X。这个内容为连续多块集合与保留接触边界的安排提供了原文基础。

例如，请求人可以研究如下安排：

〔BK0、BK1〕—X—〔BK2、BK3〕—X—〔BK4、BK5〕

**这只是依据D2可选接触分布提出的比对示例，不是D2原图已经逐一画出的具体分组。**论证时还必须解释为何采用该分布、组内接触省略后如何获得共源连接，以及它为何满足目标“群组”的含义。附件对这一层次的保留是必要的。

5. 组合应限定为接触布局改进，不能整体替换源区和阱

拟组合后的关系应当是：

源电位输入 → 块群边界处导电接触 → 原有共源端 → GST1〔R〕→ GST2〔Q〕→ 存储单元串 → SST〔P〕→ 数据线。

这是组合后的技术关系表达，不是某一原图的直接复制。其要点是：接触位于两个源端器件的共源侧，不接到两器件之间，也不直接绕过器件接入柱内存储沟道。

D1擦除操作还存在CSL浮置而衬底施加擦除电压的情形。因此，“D2向共源供电位”不能被改写成“永久接地”，源扩散区也不能被等同于阱，更不能为了得到跨块共源而把原本需要不同电位的区域直接短接。

6. 同一组证据可以保留反向起点，但应另行展开

还可把D2作为另一创造性理由的起点：保留其既有多块阵列、插塞X和共享源扩散层，再用D1的同串双GST方案补足第二源端器件。D2的垂直柱、漏端SGD和源端SGS已有明确结构；D1则给出了双GST及相应控制方案。(Google Patents)

这一反向路线的价值，是减少“将D1源区扩展成D2式跨块共源”的争议；其代价则是必须重新论证增加第二源端器件的动机、栅控制和制造兼容性。我建议将其作为同一核心证据组合的独立备选理由，而不是在主论证中来回更换最接近现有技术。

六、对于无效请求人，最薄弱的环节是什么

第一薄弱点：O3中的“群组”可能被认定为事后划分

这是当前最可能直接影响结果的争点。

专利权人最有力的抗辩，不是“D2没出现英文group”，而是：

D2只公开了块间接触；请求人在看到目标权利要求后，才按照需要把若干块圈成群组。其所谓分组并没有对应原有结构、接触边界或技术安排。

D2允许部分接触省略，已经明显降低了这种“任意圈选”的风险；但不能据此宣称任意一种具体分组都已经直接、无歧义公开。

尤其应避免两个错误：

一是把D2图23中的31L、31R作为两群，再声称X位于它们之间。该图中两阵列之间主要是驱动及译码相关区域，X位于各自阵列内部的块间位置。

二是把共享SGD的相邻两个块定义成一群，又把这两个块中间的X当作群间接触。按这种定义，X实际上是群内接触。附件已经准确指出这两类风险。

风险判断：高，是当前最值得集中补强的限定。

第二薄弱点：有采用理由，不等于已证明对D1的具体适用性

D2说明源扩散层电位需要稳定，但D1允许源区在上层共同连接。专利权人可以追问：

在D1已经采用上层共同连接的条件下，为什么仍要采用请求人主张的接触分布？它具体改善哪一段共源路径？是否需要改变多个块之间原有的源电位关系？

这不是仅用“同属3D NAND”可以回答的问题。附件新发现的D1第[0088]段与D2第[0050]—[0053]段，使组合明显更有依据，但并未自动消除这一适用性问题。

请求人应把论证落实到哪一个源区、哪一组触点、服务哪些串和块、通过哪一路径获得电位。若只能画一个抽象电路，而不能解释实际连接范围，专利权人仍有较强反驳空间。

风险判断：中高。它与O3共同构成组合证据链的主要风险。

第三薄弱点：不能把不同层级、不同器件或不同实施方式的属性拼接起来

当前Q/R证据本身较强，但提交方式不准确，仍可能削弱本来有利的部分。

D1应依靠图14及其对既有存储块结构的承接，证明同一串上的GST2、GST1，而不是仅以“存在两条GSL”证明两个串联器件。S1更应如此：韩文早期公报第[0018]段确实允许在存储单元与CSL之间串联一对晶体管，但图1中的GSL1、GSL2不能因此直接读成同一串上的两级栅。

S1的可选双晶体管还存在共同连接栅控制线的表述。权利要求16并未明文要求独立驱动，所以这不当然排除对应；但从抗辩稳定性看，D1的具体双GST结构及控制说明优于只依赖S1的可选文字。

风险判断：中等，主要可以通过准确选择实施方式和证据定位降低。

七、概率为什么是65%—75%，以及哪些因素会使其变化

1. 支持较高成功可能性的因素

目前真正有利的，不是参考文献数量多，而是两篇核心文献的分工已经相当集中：D1提供同串双源端器件，D2提供同一个块间插塞的连接、位置和供源功能；两者均处于垂直存储阵列语境。D1既有源区触点、D2明确接触布局理由，又进一步减少了纯粹拼接的成分。

同时，目标权利要求16并没有写入墙状结构、特定导体材料和独立源端驱动等更窄限定。这使现有证据不必证明所有实施例细节，降低了请求人的证明负担。

2. 阻止概率进一步提高的因素

主要不是N、P、Q、R，而是：O3尚需解释和映射；D1中共同连接的源区范围不能自动扩大为跨块范围；从D2取得的布局理由，还需落实到D1的具体连接及擦除条件。现阶段也没有一篇已核实的截止日前文献，把严格O3与同串双源端结构无争议地放在一起。

据此，可以作如下条件化评估：

评估情形 主观概率区间 主要原因
当前证据，经准确整理后针对原授权权16提出创造性无效 65%—75% 基础特征与正面结合理由较强，但块群映射和实际兼容性仍有争议
“群组”按真实连续块集合理解，且接触边界、共源范围及操作保持得到充分说明 75%—85% 主要争点被显著压缩，剩余更多是既有结构的接触布局改进
对群组结构采取更窄理解，且要求更具体的跨块源电位域及工艺兼容证明 45%—60% 现有文字和附图的解释空间收窄，组合理由可能不足
只提交文献和勾选表，不处理群组、源区范围及擦除操作 明显低于上述主评估 不能从“各特征分别有出处”直接推出整体缺乏创造性

这些区间反映的是同一证据在不同解释和论证质量下的敏感性，不应相加，也不应当作统计计算结果。

八、当前最值得落实的提交策略

**首先，把D1＋D2写成一条完整的创造性理由。**关键定位应当集中在D1中国本第[0060]、[0088]、[0106]—[0108]段及图14，以及D2第[0050]—[0053]、[0147]—[0149]、[0183]—[0184]、[0190]—[0191]段。它们分别对应驱动基础、既有源连接、同串双源端器件、布局理由、同一插塞的连接端点和可选接触分布。

**其次，把“原文直接公开”与“请求人的结构映射”分开呈现。**原图保持不改，另做带编号的比对说明；凡涉及部分省略接触后形成的多块集合，应明确标注为依据原文可选方案提出的对应，不冒充原图直接记载。

**最后，再决定是否使用S1。**S1适合支持“源区导电连接与同串双源端器件并非当然不兼容”，却不能代替D2解决O3。如果S1成为证明结合可行性不可缺少的一环，正式理由应如实写成三篇参与的组合，而不是继续称为两篇独立完成。

最终判断：权利要求16目前值得以D1＋D2推进创造性无效；证据强度已经达到“较有希望”，但尚未达到“高度确定”。最薄弱的不是第二个源端器件，也不是普通源极偏置，而是“块群边界上的同一导电部件”如何与既有双源端路径及跨块共源范围形成一条经得起抗辩的完整技术关系。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16：最终定向补充检索报告

**截止日：仅以2011年8月14日及以前实际公开的版本作为技术证据。**下文PDF页码均从公报封面起算，第1页为封面；“新增”是相对于本次消息列出的证据基线而言，不表示这些文献从未出现在未提供的历史附件中。

第一部分：本轮新增结论

1. 是否找到比D2更直接的O3证据？

取得了局部位置证据增量，但没有找到足以替代D2、在垂直存储阵列中完整闭合O1—O4的更强来源。

重新核验的 US20100014350A1，以下编号T1，确实给出了四个实际NAND块的排列：BK1/BK2之间、BK3/BK4之间为漏接触部分，BK2/BK3之间为源接触部分。因此，将前两个块、后两个块分别作为集合，具有版图配对依据，不只是把接触左右任意划成两群。但是，T1采用的是平面NAND；其“源接触部分”也没有在本轮核验图文中进一步落实为与目标垂直阵列相同的衬底共源接触结构。它改善了“多块集合之间”的位置论证，却不能直接补齐本案的完整O。(专利图像)

D2仍是目前最直接的“实际块间X插塞—衬底源扩散层24—上层源线STL—供源电位”来源；但从“允许部分块间区域不设X”进一步得到某个确定的多块群分布，仍属于原文允许的布局选择及结构映射，不是已经画出的具体群组方案。(专利图像)

2. 是否解决了“D1已有上层共同连接，为什么还采用该接触分布”？

取得了实质补强，但尚未完成D1具体版图上的全部适配证明。

最重要的增量来自D2自身此前未被突出使用的 US[0193]—[0198]、权利要求5、图25—26：同一承接明确的实施方式保留阵列内部X接触，同时增加位于更高布线层的共同源线STL·common。由此可以排除“已有上层共连，所以不再需要阵列内下接触”的简单反对理由。两者处理的是不同路径段：上层共连不消除源区到下接触之间的横向传播电阻。(专利图像)

但D1没有给出其既有触点间距及源区电阻数据，不能据此宣称D1必然存在某个量级的压降。采用理由已经具体到源路径段；“将哪些D1源区延伸到哪些块群边界、如何保持体区连接”仍缺直接版图证据。

3. 是否找到更强的O＋Q/R桥梁？

找到两个有实质用途的辅助桥梁，但没有找到完整的O3＋O2/O4＋Q/R单篇方案。

  • **B1：US20100193861A1／CN101794789A。**同一方案明确给出同串GSTa与辅助GSTb、局部共源结构、源路径寄生电阻以及体偏置／擦除操作。它比S1更具体地连接了“源端串联器件—实际源路径—操作”，但其MAn、MAn+1是列存储阵列，不能直接升格为实际多块群。(专利图像)

  • **B2：US20100258947A1。**明确给出源区112、横向源跨接区113、源接触插塞191，以及与其分开的阱区114和阱线170W；还解释了利用阵列间隙设置接触的工艺理由。它补强源区连接、导体身份及工艺隔离，但没有证明两侧阵列各自包含哪些实际存储块，也没有第二源端器件。(专利图像)

4. 最优路线是否应改变？

主路线仍宜保留D1＋D2，但应改写和收窄论证，而不是认定薄弱环节已经全部消除。

B1、B2适合进入辅助证据包；T1适合作为位置关系备选。现有结果不足以证明D1＋B1、D1＋B2、D1＋T1或B1＋D2比D1＋D2更少依赖解释和改造。尤其是：如果必须依靠B2才能证明D1源区跨接的具体实现，就应承认该论证使用了第三个技术来源，不能继续把全部实现依据称为“两篇组合”。

第二部分：候选文献总表

以下链接均指向本轮实际打开的原始公报PDF。申请关系用于确认同族及内容承接，不代替各版本的实际公开日。

编号 原始公开本、实际公开日及语言 申请人／原始受让主体、申请关系 本轮价值与缺口 是否进入核心证据包
D1 CN102148059A：2011-08-10，中文；US20110194357A1：2011-08-11，英文 三星电子；同一KR10-2010-0011989起源的对应申请，不算两个独立技术来源。(专利图像) 回核上层共连、图14双GST和擦除浮置关系；仍缺接触的块群位置及跨块源域证明 是，主起点
D2 US20090267128A1：2009-10-29，英文；JP2009266945A：2009-11-12，日文 东芝为JP申请人；旧制US首页列发明人Hiroshi Maejima；对应JP2008-112658申请。(专利图像) 新突出“上层共同源线＋内部X”同方案证据；具体多块群分布仍需选择映射 是，主要结合文献
B1 CN101794789A：2010-08-04，中文；US20100193861A1：2010-08-05，英文 三星电子；对应KR10-2009-0007945，与D1、S1为不同申请来源。(专利图像) 同串双源端、实际源路径、电阻及擦除关系；列阵列不等于块群 是，源端／操作辅助
B2 US20100258947A1：2010-10-14，英文 三星电子；US12/798,525，对应KR10-2009-0031368；独立于B1、S1。(专利图像) 源条带横向跨接、源／阱分路、阵列间接触工艺；真实块层级和R不足 是，工艺及端点辅助
T1 US20100014350A1：2010-01-21，英文；JP2010027097A：2010-02-04，日文 东芝为JP申请人；旧制US首页列Sakurai、Futatsuyama；对应JP2008-184056。(专利图像) 四块接触分布明确；平面结构，未闭合目标衬底接触及Q/R 备选，不替代D2
S1 US20110002178A1：2011-01-06，英文；KR20110003764A：2011-01-13，韩文 三星电子；对应KR10-2009-0061204。(专利图像) 可选串联双源端及180源连接均得到回核；O3未取得增量 保留，非本轮优先新增
E1 US20110090737A1：2011-04-21，英文 Hynix Semiconductor为公开时相关受让记录中的主体；对应KR10-2009-0099233，US首页列Yoo等发明人。(专利图像) 真实MB与CSL图文可对应，但存在块内／块边缘记载；CP不是源接触 位置解释备选及限制证据

上述CN、US、JP、KR版本均按相应语言的正式公开全文核验；没有把英文摘要、法德文界面或机器翻译当成对应语言的原始公开。

第三部分：关键证据卡

A. 先固定目标说明书支持的群组理解

目标专利图2位于PDF第18页。图中实际块为210、212、214、216、218；220所示间隔与224所示导电部件并非在所有块边界上相同重复。以完整可见单元观察，可以识别集合 {212、214} 与 {216、218}，中央224位于214与216之间；228则是共源相关区域，不能与224混为同一标号。(专利图像)

这为“群组”提供了实际结构参照，但不因此把“每群至少两个块”或“群组必须独立驱动”写成权利要求16的额外限定。以下同时考察普通解释和每侧可识别多块集合的稳健性。

证据卡1：D2——本轮最重要的结合依据增量

准确定位

核验事项 原文位置 PDF页码／附图
X下接源扩散层24、上接STL及供源作用 US[0147]—[0149] 第39页
X与块间SH、栅层避让关系 US[0183]—[0186] 第40页
周期／非周期及部分不设X US[0190]—[0191]；JP[0151]—[0152] US第41页；JP第15页；图23为US第24页
上层共同源线与原有内部接触共存 US[0193]—[0198]；权利要求5 第41—42页；图25、26为第26、27页

原文短引与翻译

JP[0152]：

「エリアの一部にコンタクトプラグXが設けられていなくてもよい」

译：部分区域可以不设置接触插塞X。该句明确的是省略选择，并未指定省略哪些完整边界、每组包含几个块。(专利图像)

US[0194]：

“a common source line STL·common is disposed above the bit lines”

译：共同源线STL·common设置在位线之上。结合该段后文及[0197]，上层共同源线连接STL，且可处于STL所在第一金属层之上的第二金属层。(专利图像)

同一个部件的追踪

本卡以 X插塞本身 对应O1，而不是把STL·common的面积或位置移给X：

STL·common → STL → X → 源扩散层24 → 源端选择器件 → 存储串。

图25—26支持该上下层连接，并显示源扩散层24与P阱23、N阱22、衬底21的区别。上层共同连接与衬底分布式下接触不是互斥方案。(专利图像)

O3限制

真实块是BK编号的存储块。图23中的31L、31R是两侧阵列区域，中央还存在驱动电路；不能将X从阵列内部块边界移到两阵列之间。采用“隔一个边界保留X”的两块集合方案具有[0191]的选择依据，但具体群组仍需由实施者选定，不能标为原文明示。(专利图像)

证据卡2：B1——同串双源端、源路径与擦除操作的实质桥梁

原文短引

US[0034]：

“an auxiliary ground selection transistor GSTmnb serially connected to the ground selection transistor GSTmna”

译：与地选择晶体管GSTmna串联连接的辅助地选择晶体管GSTmnb。(专利图像)

准确定位

US[0031]—[0039]在PDF第30页；对应CN关于距离、电阻及双器件的记载见[0031]—[0040]、PDF第4—5页。物理结构见US图4A—4E、第5—7页；源互连175见US[0066]、第33页；擦除说明见[0047]、第31页及图3、第4页。(专利图像)

对应关系

同串路径为：

存储单元 → GSTa〔Q〕→ GSTb〔R〕→ CSL106。

GSTa是柱上的垂直器件，GSTb是柱根部通往源端的水平器件，图4D明确标出二者。共用栅161不使二者变成“两个不同串的GSL”，也不因共栅而当然排除本轮R限定；但不能把GSTb说成第二个垂直栅层。(专利图像)

CN及US文本将源端距离与路径电阻、位置相关电流联系起来；并非只说“接触电阻通常越低越好”。擦除时还区分体／衬底所受擦除电位与CSL浮置状态。(专利图像)

导体身份及O3限制

以175为接触部件时，连接端点可沿 175→104→106 追踪，但175处于阵列端部。以106考察内部源布局时，其位置是列阵列之间；不能把175的接触身份与106的位置直接拼接。MAn、MAn+1共享主字线／主地选择线的记载，以及整阵列同时擦除的示例，都不足以证明它们是两个多块群。(专利图像)

**价值判断：**比S1更强的是器件、源路径和操作之间的联系，不是O3已经成立。

证据卡3：B2——条带源区跨接与阱分路的工艺桥梁

原文短引

US[0047]：

“Common source lines 170S and a well line 170W”

译：共同源线170S和阱线170W。原文将两者分别列出，不是一个兼作源极与阱偏置的导体。(专利图像)

准确定位

[0037]—[0047]：PDF第16—17页；[0056]：第18页。图2A、2B、2D分别为第3、4、6页；主要标号为112、113、114、150、190、191、170S、170W。

可直接使用的连接关系

选择落到源跨接区113上的那个插塞191作为O1部件：

170S → 源插塞191 → 横向跨接区113 → 多个源区112。

另一个落到阱区114的插塞虽使用同类标号191，但接向170W，不能并入上述源偏置路径。图2B显示源插塞在两阵列之间穿过绝缘区150下接113；[0046]给出较大阵列间距提供接触工艺余量的理由，[0056]进一步说明利用该间隙跨接而不截断字线。(专利图像)

限制

130a、130b明确是分开的单元阵列，但本轮没有证明各阵列内部哪些线形堆叠结构构成实际存储块。不能直接把它们称为多块群。该文也没有给出D1式双GST行擦除波形；源／阱分路和条带跨接可行，不等于已经证明对D1柱体连接及擦除完全无影响。

证据卡4：T1——四块位置关系明确，但不能越过平面／垂直差别

原文短引

权利要求4：

“a source contact portion disposed between the second and third NAND blocks”

译：设置于第二与第三NAND块之间的源接触部分。(专利图像)

准确定位

US[0123]—[0125]：PDF第15页；权利要求4：第16页；图11—12：第9—10页，标号BK1—BK4、W1、W2、BL、SL。

实际群组映射

图文组合支持：

〔BK1—漏接触部分—BK2〕｜源接触部分W2｜〔BK3—漏接触部分—BK4〕。

这比仅在任意相邻块两侧划组更有结构依据；但图中的地址类别不能另外冒充独立物理群组。W1/W2比较针对漏接触与源接触的布置差别，不是源接触间距与所服务垂直块数的优化关系。(专利图像)

限制

T1没有目标垂直柱阵列。其权利要求15的两个选择晶体管分别位于存储串两端，不是同串源侧Q/R。源接触部分内部具体导体及衬底落点也不能仅由“contact portion”一词补齐。(专利图像)

证据卡5：D1——必须保留的连接及操作边界

CN[0088]，PDF第12页：

“可以在上层共同连接在一起”

这里共同连接的是所述第一至第四掺杂区311—314。CN[0106]—[0108]、第15页及US图14、第15页支持同串双GST；图14与前述图6及操作说明存在明确承接，不是任意拼接两个实施例。(专利图像)

图14的顺序是：

存储单元 → GST2〔Q〕→ GST1〔R〕→ CSL。

最需要避免的操作误读在US[0100]、PDF第38页：

“A common source line CSL may be floated”

译：共同源线CSL可以浮置。该操作向衬底111施加擦除电压，而不是把CSL与衬底视为同一受驱节点。图14的双GST方案还保留选中源栅浮置、未选中源栅采用不同禁止电位的控制。(专利图像)

因此，D1的“上层共连”不能自动扩大为任意跨块源扩散短接，也不能用D2整片源扩散层24替代D1柱体与P型衬底的连接而不讨论擦除变化。

证据卡6：S1、E1的回核结果

文献 原文短引、翻译和定位 本轮判断
S1 US[0039]：“a pair of transistors may be arranged in series”，译：“一对晶体管可以串联布置”；PDF第39页。KR对应[0018]在第6页。180及150/155见US[0046]—[0049]、第40页；KR[0025]—[0028]、第7页。(专利图像) 可选双源端适用于所述串，后续图2承接图1，因此有实施方式联系。但180的真实块群边界仍未建立；柱对应应包含半导体沟道130，不能只取绝缘芯140。(专利图像)
E1 [0084]：“formed in each of the memory blocks MB”，译：“形成在每个存储块MB中”；[0091]：“connected to the lower select line LSL”，译：“连接到下选择线LSL”。均在PDF第27页。图8C、10C为第16、20页。(专利图像) 前一句约束CSL沟槽的位置；后一句说明CP连接的是栅。真正的CSL上接触另见[0104]，且未在图12画出，不能用CP补位。(专利图像)

对E1不宜作过度排除：图8C、10C确实允许尝试将同列上下MB组成集合，CSL带位于相邻列的边缘区域；[0101]后续分块蚀刻又以暴露CSL表面为止。但是，必须解释制造阶段中的MB边界、最终存储块范围和“块内／块边缘”记载如何统一。它是有争议的结构映射，不是已经消除O3解释风险的证据。只服务某一侧也不当然违反权利要求，但不能据此另行主张跨两群全部源区共同连接。(专利图像)

第四部分：严格特征比对

以下“不支持”指所核验内容不能建立该完整限定，不表示该技术结构在工程上不可能。矩阵不把“结构映射”等同于直接公开。

1. O1—O4

特征 D1 D2 B1 B2 T1 S1 E1
O1 可识别导电部件 明确记载 明确记载：X 明确记载：175 明确记载：源插塞191 结构映射：接触部分内接点 明确记载：180 明确记载：CSL导体
O2 耦合衬底共源相关区 明确记载 明确记载：24 明确记载：经104至106 明确记载：经113至112 不支持：具体落点不足 明确记载：150/155 明确记载
O3 部件本身在块群之间 不支持 结构映射 不支持：列阵列／端部接触 不支持：阵列到块群未证 结构映射：平面四块配对 不支持 结构映射：块内／边缘争议
O4 向共用源极供偏置 明确记载 明确记载 明确记载 明确记载 结构映射：共用SL连接 明确记载 明确记载

其中，D2的省略部分X是“明确可选方案”，但某个确定多块群的形成及边界对应仍是下一步结构映射，不能把两者的证据等级合并。B1本表追踪的是175，不把106的位置转移给175；B2仅追踪落在113上的源插塞，不包括阱插塞。依据见上述各证据卡。(专利图像)

2. N、P、Q、R

特征 D1 D2 B1 B2 T1 S1 E1
N 完整块—串—半导体柱层级 明确记载 明确记载 需要结合或进一步改造：实际块划分不足 结构映射：块身份未闭合 不支持：平面结构 明确记载 明确记载
P 柱相关漏选择装置 明确记载 明确记载 明确记载 明确记载 需要结合或进一步改造 明确记载 明确记载
Q 柱相关源选择装置 明确记载 明确记载 明确记载：GSTa 明确记载：LST 需要结合或进一步改造 明确记载 明确记载
R 同串另一源端装置 明确记载：GST1 不支持 明确记载：GSTb 不支持 不支持 明确可选方案 不支持直接认定为另一器件

B1的水平GSTb有明确器件身份；E1虽讨论井区反型连接，却不能仅凭存在水平导电段就自动认定另一个独立源极栅极装置。S1的有效依据是[0039]的串联选项，不是GSL1、GSL2的数量。(专利图像)

本轮没有取得可以把O3列为“必然隐含”的依据。

第五部分：组合分析及反向检验

1. 主路线：D1 → D2

起点、区别与实际技术问题

**起点固定为D1图14及其承接的结构／操作。**区别不是普通共源偏置或第二GST，而是将可识别的源接触配置到实际多块集合之间，并确定其下接源域和布局范围。

不包含答案的技术问题可以表述为：

在保留D1源端选择和擦除控制的条件下，减小源端电位对阵列位置及导通负载的敏感性，同时控制接触布置所需的空间与工艺负担。

这不是宣称D1已经测得源电位失稳。D1未披露触点密度，实际收益须以拟议布局是否缩短有效源区路径为条件。

第二文献的具体教导及采用理由

D2背景[0010]—[0011]把外围源接触与源扩散层电阻、源电位不稳定联系起来；其内部X及上层共同源线修改例给出具体应对结构。B1又从另一独立来源说明源端距离对水平路径电阻及电流的影响。(专利图像)

由此形成的技术推理是：

**D1已有上层共连，只证明源触点上方可以共同布线，并不确定源区到这些触点的横向距离。**若触点集中在外围或少数位置，把下接点分布到阵列内部可改善这一段路径；没有必要删除既有上层共同连接。

但必须区分两个比较基准：

  • 相对于外围或稀疏接触，增加适当内部接入点可能降低有效源区路径阻抗。

  • 相对于D2每个可用边界均设X，省略部分X形成较大群组可能增加接触间距，不能同时无条件宣称阻抗更低、面积也更小。仅省略插塞也未必缩小芯片面积。

因此，D2提供了采用内部接触的具体理由，却未证明“恰好每两块一组”是唯一或已优化的分布。

必要适配与兼容性逐项检查

检查项目 有依据的实现方向 仍须保留的限制
接入端点 接触落到D1已允许共同连接的311—314等源节点，再接原上层源网；借鉴D2的下接触分布 D1未画出这些源区到目标群间位置的完整延伸。不能将D2的24直接改名为D1的311—314
双源端路径 保留“存储串→GST2〔Q〕→GST1〔R〕→源区” 不改变Q/R的先后顺序和原栅控制
旁路风险 接触仅落在GST1的共源侧 落在GST1/GST2之间，或源扩散延伸跨入受控柱沟道，均会改变对应关系
绝缘与工艺 D2的非栅堆叠接触位置、B2的绝缘间隙插塞提供实现参照 它们不是已经画出的D1版图；柱根、选择栅和接触开孔之间的避让仍需具体证明
跨块电位关系 仅连接已经证明可共用的源节点 D1“311—314上层共同连接”不是全阵列所有块源区可任意短接的授权
源区与阱／体区 保持源扩散节点与P型体区偏置路径分离 不得用整片N型源层覆盖或替代D1用于传递擦除电位的P型柱体连接
操作保持 所有新增源接入点随原CSL驱动端进入浮置；保留原衬底及双GST波形 多个无源接触不等于永久接地，但额外源区连接和寄生耦合是否影响行擦除，不能仅凭电路拓扑确认
实际收益 改善源区到接触的横向传播段及电流分流，而不是重复改善上层金属网 没有D1原触点位置、尺寸及源域版图，不能量化压降改善，也不能断言任何内部接触都更优

上述边界分别来自D1的源域／浮置操作、D2的插塞结构和B2的源／阱分路；表中的移植方案及风险判断属于基于这些公开内容的技术分析。(专利图像)

最强反对意见与回应

反对意见一：群组是看过目标专利后人为划出来的。

回应不能是“任何相邻块都可以组成群”。应明确区分：D2实际公开块间X；[0191]允许部分不设X；拟议多块群是据此选择的布局。T1可以证明多块配对与源接触边界并非毫无结构先例，但引入T1后就是另一个技术来源。本轮仍没有把该反对意见彻底消除。

反对意见二：上层共连已经解决共源问题，无采用动机。

D2同一修改例直接否定二者互斥；路径分段也解释了上层导通不等于衬底源区处处等电位。这一反对意见已明显减弱。不过，若D1原实现本就具有足够密集的本地接触，新增布置的收益会减小；现有公报没有给出足以排除这种情况的数据。

反对意见三：为获得D2式共源接触，实际改掉了D1擦除结构。

这一意见仍有力度。正确的组合只能优先转移接触位置和连接方法，而不是连同D2整片源层、阱结构一起搬入。B2说明条带源跨接及独立阱接触有公开实现，但尚未证明其可无变化地维持D1行选择擦除。若它承担不可缺少的实现证明，须明确列为第三篇。

2. 反向路线：D2 → D1

这一分析以D2实际阵列、共享源扩散层24和X接触为起点，不借用主路线的起点优势。

区别是增加同串第二源端器件；在较严格口径下，还包括确定的多块群边界布局。D1对增加第二GST的具体理由不是“两个晶体管已知”，而是其擦除条件下通过不同禁止电位降低未选中源端的栅诱导漏电。(专利图像)

可实现方向是在D2原源侧选择器件与存储单元之间增加一个串联栅级，并配置相应栅连接，保持X仍接源端之外。问题在于：

**本轮没有取得D2实际偏置条件下需要D1那套行擦除／双禁止电位控制的直接对应证据。**只移植双栅结构，不能自动主张获得D1的完整控制效果；连同D1操作一起移植，则又需要证明D2源层、柱体和阱关系支持该操作。

因此，反向路线在“保留真实接触布局”上较好，却在“为何新增该第二器件及如何保留原操作”上更弱，目前不优于D1→D2。

3. 其他组合是否更少依赖解释？

路线 评价
D1＋B1 Q/R及源路径证据更具体，但没有补出真实块群边界；不能替代D2
D1＋B2 源区跨接和源／阱分路更具体，但两侧真实块集合未证，且D1操作适配仍待解释
D1＋T1 四块配对位置更直观，但需跨越平面到垂直阵列的工艺及源路径差别
B1＋D2 同时需要解决B1实际块划分、其柱根水平源通道与D2源层的适配，未减少重构负担
D1＋E1 CSL列边界可提出位置映射，但E1块内记载、井区／沟道操作和导体身份问题使其尚不足以成为更稳主线

第六部分：排除清单与检索限制

1. 已核验的主要排除或降级理由

文献／线索 处理及理由
US20110216593A1 2011-09-08才公开；虽为T1相关继续申请，不能用该晚公开本新增措辞倒推2010年公开内容。本轮直接依据的是T1早期A1的权利要求4及图11—12。(专利图像)
US20110255334A1 2011-10-20公开，超过截止日；仅作为追溯线索，不用于补齐特征或结合启示。(专利图像)
E1中的CP 已确认连接LSL，不作共源接触；CSL本身的位置论证另外保留评价。(专利图像)
S1图1的两条GSL 不作同串双器件证据；有效依据仅为[0039]及其承接上下文中的可选串联方案。(专利图像)
B1列阵列、B2单元阵列 不直接重命名为块群；保留其源端或工艺辅助价值
T1的串两端选择晶体管 不对应同一源侧Q/R；平面接触配对只作位置参照。(专利图像)

2. 实际检索范围及限制

本轮进行了中文、日文、英文、韩文及法德文的拆分关键词检索，并沿起点文献的引用、相关申请和同族公开追溯。最终有用的技术证据落在上述中文、英文、日文、韩文原始公报；没有取得可新增核心证明力的法文或德文原始公开，法德文界面、摘要和后期译文未计为独立来源。

主要访问渠道为公开网页检索、Google Patents及其链接的原始公报PDF；不声称穷尽CNIPA、J-PlatPat、KIPRIS、Espacenet或商业数据库。图页核验亦有两项限制：D2图24的截图渲染未成功，相关结论依据已实际查看的图23、25、26及正文；JP文本页部分字形渲染不完整，相关日文记载结合原始PDF可提取文字及日文全文核对，没有依靠英文机器翻译补入内容。

收口结论

**第一，尚未找到一个截止日前垂直存储方案，使“真实多块群—同一导电部件的群间位置—衬底共源连接—供源电位”完全不再依赖布局选择或边界解释。**T1给出更有结构依据的平面四块参照，但不足以完成该链条。

**第二，已经取得具体的采用理由增量。**D2自身证明上层共同源网与阵列内下接触共存；B1说明源路径距离、电阻和同串双源端的联系；B2说明源跨接与阱分路的实际结构及接触工艺理由。尚缺的是将这些依据落到D1确定的多块源域、群间落点和行擦除保持关系上的直接证据。

第三，主路线仍为D1＋D2，但证据地位应表述为“结合理由明显补强、O3与具体适配仍有保留”，不能表述为已经形成无需解释、无需改造或无需第三篇辅助的完整两篇证明。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16——韩文专利定向补充检索报告

A. 本轮真正新增的结论

本轮取得了一项有实质价值的新增O3来源，但尚未找到一篇符合期限的韩文公报，在同一完整方案中公开权利要求16的N、O、P、Q、R全部关系。

新增来源是 KR100729365B1，以下编号为K1。其价值不在于再次证明“共源接触已知”，而在于：**韩国权利要求11记载由第一、第二存储块构成的存储器群组重复排列；图8进一步显示四个实际存储块、两组块对，以及块对之间的CSL边界。**这一证据在“真实块群如何形成”方面，比仅依据D2“部分块间接触可以省略”再选择分组方式更直接。不过，K1属于平面NAND，不能单独补齐垂直柱及同串双源端器件。(专利图像)

本轮还确认了两项需要调整既有报告的结论：

  • **D1的韩国公开本为KR20110092523A，实际公开日为2011年8月18日，不符合本轮期限。**其中国公开本CN102148059A于2011年8月10日公开，美国公开本US20110194357A1于2011年8月11日公开，仍可分别保留为截止日前外国证据。不得把D1写成“已经取得合格韩文同族证据”。(专利图像)

  • **E1的韩国公开本KR20110042526A值得保留为两篇组合的替代路线。**其制造过程能够连续追踪实际MB边界、沟槽式CSL、衬底落点和最终块分割。但其CSL部分处于块边缘，O3仍属于需要解释的结构映射；不能直接标为“无争议明确公开”。(专利图像)

本轮对三个任务的回答

任务 本轮结果 实际增量与边界
A：比D2更直接的真实块群位置证据 找到：K1 块对及重复群组有原文依据，组间CSL有图示依据；不是从任意接触省略模式推导出来。具体接触102与该边界的对应仍需图文映射。
B：D1＋D2的具体适配 部分补强，未整体闭合 S1支持金属源连接、绝缘和双源端可选方案的实施方式联系；B1支持纵向与柱根部横向源端器件串联；B2支持源跨接区与阱接入分路。它们仍没有直接给出D1源条如何延伸到选定块群边界的完整落点方案。
C：减少组合负担的文献 有替代候选，未找到完整单篇 D1＋E1可作为两技术来源路线；D1＋K1在O3上更直接，但平面布局向D1垂直结构的适配负担较大。
是否调整现有主组合 调整证据组织，不宜简单宣布D2已被替代 针对较强块群检验，建议优先形成 D1＋D2＋K1 的三来源论证；另列 D1＋E1 为独立替代理由。

上述属于对本轮证据的技术评价，不据此机械提高先前的无效成功概率。K1补的是分组与边界依据，不是一次性消除了全部结合风险。

B. 原始公报、日期及申请关系核验

以下PDF页码均从封面开始计数。表中“A”为韩国公开公报，“B1”为韩国授权公告。所列PDF均为韩文公报影像，不是将英文网页切换成韩文界面所得的机器翻译。

1. 本轮重点保留文献

编号及韩国公报 韩文名称／中文译名 韩国申请号 实际公开或公告日及期限判断 已核验的申请关系、原公报
K1：KR100729365B1 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치／可防止虚设串导致读取失败的闪存装置 10-2006-0045275 2007-06-15，合格。封面“공고일자”；不是2007-06-11登记日。 US20070285985A1明确主张该韩国申请的优先权；并非仅有韩国一国申请。韩文原公报PDF。 (专利图像)
S1：KR20110003764A 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법／具有金属源线的垂直结构非易失性存储器件的制造方法 10-2009-0061204 2011-01-13，合格。封面“공개일자”。 对应US20110002178A1，属于既有族复核。韩文原公报PDF。 (专利图像)
B1：KR20100088829A 3차원 반도체 소자／三维半导体器件 10-2009-0007945 2010-08-11，合格。封面“공개일자”。 对应CN101794789A、US20100193861A1。韩文原公报PDF。 (专利图像)
B2：KR20100112862A 비휘발성 메모리 장치／非易失性存储装置 10-2009-0031368 2010-10-20，合格。封面“공개일자”。 对应US20100258947A1。韩文原公报PDF。 (专利图像)
E1：KR20110042526A 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법／三维结构非易失性存储器件及其操作、制造方法 10-2009-0099233 2011-04-27，合格。封面“공개일자”。 对应US20110090737A1。原申请人为“주식회사 하이닉스반도체”，本报告不以其后名称替换原公报名称。韩文原公报PDF。 (专利图像)

**“新增”的范围说明：**K1不属于任务书固定列出的D1、D2、S1、B1、B2、E1、T1或专项复核候选所对应的申请链，因此本轮将其列为新增独立来源。S1、B1、B2、E1均不重新计为新增专利族；其价值是韩国原文、日期、附图和技术关系的复核。

2. D1必须分开记录的公开资格

版本 实际公开日 本轮资格
CN102148059A，中国公开本 2011-08-10 符合期限，保留。
US20110194357A1，美国公开本 2011-08-11 符合期限，保留。
KR20110092523A，韩国公开本；申请号10-2010-0011989 2011-08-18 不符合期限，不能用于证明截止日前韩文技术公开。

日期依据分别为中国公开记录、美国公开公报及韩国公报封面。D1韩国原公报PDF。 (Google Patents)

3. 已取得原公报、但只保留为辅助或排除记录的候选

韩国公报 韩文名称／中文译名 申请号；实际公开日 本轮定位及原公报
KR20060054569A 공통 소스 라인을 구비하는 비휘발성 메모리 소자의 형성방법／具有共源线的非易失性存储器件的形成方法 10-2004-0093172；2006-05-23 日期合格；用于源沟槽、衬底落点及绝缘辅助，未建立真实块群。PDF。 (专利图像)
KR20080017981A 비휘발성 메모리 소자 및 그 형성방법／非易失性存储器件及其形成方法 10-2006-0079945；2008-02-27 日期合格；源导体140与杂质区135有用，O3未建立。PDF。 (专利图像)
KR20110037470A 기둥형 단결정 채널 및 가상 소스/드레인을 갖는 낸드 플래시 메모리 어레이 및 그 제조방법／具有柱状单晶沟道及虚拟源／漏极的NAND闪存阵列及其制造方法 10-2009-0094928；2011-04-13 日期合格；源区40及源接触110辅助，未证明接触位于块群之间。PDF。 (专利图像)
KR20090128776A 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치, 그 제조 방법 및 그 동작 방법／以垂直柱作为有源区的三维存储装置及其制造、操作方法 10-2008-0054707；2009-12-16 取得原公报并核实日期；本轮未完成其全部源接触布局及外国申请链复核，不纳入核心组合。PDF。 (专利图像)
KR20110070143A 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치／三维半导体装置的制造方法及由此制造的三维半导体装置 10-2009-0126855；2011-06-24 新检出但不保留为O核心证据；重点接触区服务于字线接入，不能改称源接触。PDF。 (专利图像)

C. 重点证据卡：原文、附图及关系核验

1. 先确认目标权利要求的解释边界

已经核对CN103782344B授权权利要求16。任务书N—R拆分基本准确，但正式比对时应保留两个完整关系：

第一，O并非普通共源线功能，而是导电部件与衬底的耦合、该部件相对多个块的群组的位置，以及共源偏置用途的结合。

第二，P—R之前确实存在“其中所述柱中的相应一者包含”的前提，不能用外围源线开关替代柱相关源端器件。权利要求17的特定掺杂关系、权利要求19的壁形状也不宜直接移入权利要求16。(Google Patents)

以下“每侧可识别多块集合”仅作为稳健性检验，不当作权利要求16明文增加的数量限制。

2. K1：KR100729365B1——本轮最有价值的新O3来源

原文与定位

韩国权利要求11的关键短语为：

“메모리 그룹은 반복적으로 배열되는”

译为：“存储器群组重复排列。”其上下文明确指由第一、第二存储块构成的群组。位置为PDF第4页，权利要求10—11。(专利图像)

图8，PDF第15页显示四个实际存储块：MB(i+2)、MB(i+1)、MBi、MB(i−1)。按图中DBL分段组织，上方块对与下方块对分别位于相邻CSL边界之间。中间CSL处于MB(i+1)与MBi之间，而不是处于同一块对内部。(专利图像)

O1—O4的固定对象映射

本轮优先以第二实施方式的CSL—BL导电接触102对应O，而不把整个上层偏置网络不断扩大为一个“部件”。

核验环节 对应及证据边界
实际块 图8明确标出的四个MB，不是把“阵列区域”改名为存储块。
群组构成 分析对应为G上＝{MB(i+2)、MB(i+1)}，G下＝{MBi、MB(i−1)}；群组符号G上、G下为本报告所加，原文采用块对及重复存储器群组。
群组边界 图8中间CSL边界，位于MB(i+1)与MBi之间。
O1：同一导体 接触102。正文另把103称为金属线；不能据此擅自认定102的具体材料也已明确。
O2：衬底连接 接触102连接CSL；第二实施方式正文明确承接图7a所示上层连接结构。图7a显示CSL下接P阱内的源接入部位，不能把P阱体区整体当成源导体。
O4：供源路径 源偏置网络／跨接线→金属线103→接触102→CSL→该CSL所连接的存储串。阱偏置140及其线路141另行追踪。
服务范围 首先对应该边界CSL连接的邻接存储块中的串；不必声称接触102直接服务两侧群组内的每一个块，更不能将其扩大成全阵列所有接触。

第二实施方式关于102、103及其承接图7a的说明位于PDF第8页、图9说明段；图7a位于PDF第13页。(专利图像)

**O3评价：普通解释和较强检验均可提出“图文支持的结构映射”。**其优势是块对有实际组织依据，而非先看见一个接触，再任意把左右块划成两组。美国同申请链公开本的权利要求13也明确采用相邻存储块成对组织，可作申请关系及文字交叉核对；不能把它与韩国权利要求11混用编号。(Google Patents)

必须保留的不利内容

K1的布局与平面NAND的正常串、虚设串及DBL组织相联系。**不能据此直接宣称D1的垂直阵列也应按相同方式每两块设置一个接触。**从“该布局已经公开”到“应当用于D1”，仍需单独说明采用理由和适配。

另有两点核验限制：韩国正文图9说明末尾出现将CSL—BL接触写成“103”的编号不一致，应以前文“102为接触、103为金属线”逐项说明，不能静默改写；图9所在末页的高清渲染本轮未成功，因此未将该图细部作为已经独立目视核验的证据。上述位置论证依赖已查看的图8、图7a及正文明确承接关系，而不是假称图9细部已全部核验。(专利图像)

3. E1：KR20110042526A——三维结构中可追踪的块边界CSL

原文与制造过程承接

韩国本[0075]记载：

“복수의 메모리 블록(MB)들의 영역이 각각 정의된다.”

译为：“分别限定多个存储块MB的区域。”

随后[0077]说明每个MB形成下选择线，块内多个串共享该下选择线；[0078]—[0081]形成露出衬底的CSL沟槽、底部掺杂及导电填充。上述内容位于PDF第13页。(专利图像)

这里应固定以CSL沟槽中的导电填充结构本身对应O，而不是：

  • 将连接下选择线的CP当作源接触；

  • 将[0100]另外提到、但没有画出的后设CSL连接插塞的位置，移给已有CSL导体。(专利图像)

完整位置映射

环节 本轮对应
实际块 图6c由隔离结构63限定的MB区域；图10c中的柱状LST排列进一步显示块内串组织。
群组 可把同一CSL两侧、沿其长度排列的多个实际MB分别识别为两侧集合。集合名称为分析标记，不是原文“块群”命名。
边界 图8c、图10c中的长条CSL沿块边缘／隔离边界布置。
导体 同一条沟槽填充CSL，包含金属膜的方案有明确记载。
衬底落点 沟槽底部露出的衬底区域，随后实施相应掺杂。
共源路径 CSL→底部源接入区域→受下选择结构控制的沟道路径→相应串。
最终状态 [0097]继续刻蚀存储层，使多个MB分离，直至CSL表面暴露；不是仅停留在中间制造图。

已查看的关键附图包括：图6c，第23页；图8c，第25页；图10c，第27页；图12a，第28页。

**评价：E1能够把实际块、源导体及制造承接联系起来，优于只有局部串间剖面的材料；但“每个块形成CSL沟槽”的原文，以及CSL部分占据块边缘的事实，是必须正面处理的不利内容。**普通解释下可以主张O3结构映射；较强检验也有两侧多块集合的图示基础，但边界范围争议尚未消除。(专利图像)

E1另一个限制是R：文献将有关结构称为下选择晶体管LST。**不能仅因存在垂直沟道段及衬底表面反型路径，就自动拆成两个不同源端器件；也不能仅因共享LSL便自动排除两个器件的可能性。**本轮尚未在其原公开中建立足以独立对应Q、R的两个器件身份和串联边界。其N型沟道与P型阱的擦除供穴关系，也不能不加说明地替换D1的柱体—衬底连接。(专利图像)

4. S1：KR20110003764A——有效结构桥接，但不补齐O3

[0018]的关键韩文短语是：

“1쌍의 트랜지스터들이 직렬로 배열되고”

译为：“一对晶体管串联排列。”

该段明确把这一可选串联对放在存储单元与CSL之间；[0019]随后将图1与图2a—2d联系起来。位置为PDF第6页。因此，双源端依据确为[0018]的可选方案，不是图1画了GSL1、GSL2两条线。(专利图像)

本轮固定的源连接对象为导电线180：

180→可选的接触改善层185→高浓度源区155／源区150→相应串源端。

[0025]—[0028]及图2a—2d同时给出接触开口、隔离结构和导电线布置。半导体柱应对应包含沟道层130的柱状结构，而不是绝缘芯140。相关文字在第7页，相关剖面图在第12—15页。(专利图像)

**增量与限制：**S1使“可选双源端＋源导电线＋绝缘接触结构”不再只是三个互不相干的关键词；但是，180处于串结构之间，并没有由此建立其位于真实块群之间。用S1替换D1，会把“双源端明确画出的实施例”换成“明确可选方案”，不一定减少总体证明负担。

5. B1：KR20100088829A——两源端器件身份明确，但175位置不能移用106

[0022]明确记载与接地选择晶体管串联的：

“보조 접지 선택 트렌지스터”

译为：“辅助接地选择晶体管。”

[0025]—[0027]进一步分别说明垂直沟道中的GSTa，以及在P型衬底形成横向反型沟道的GSTb。相关段落位于PDF第6页；图4d、4e，第18页有相应结构。它支持“柱根部横向器件不应一概排除”的判断，也支持两个器件不必具有独立控制栅。(专利图像)

但源接入必须固定为：

源互连／插塞175→源焊盘104→源结构106。

图4a—4c及[0041]—[0054]不能证明175本身位于多个实际块群之间。106的阵列内部位置不能转移给175；列阵列MAn、MAn+1也不能直接改称多个存储块的群组。(专利图像)

B1还给出源路径寄生电阻及体区操作关系，适于支持“源接入位置具有电学意义”；但其中的电阻比较不是D1的实测数据，也不是“减少接触一定降低电阻”的证明。

6. B2：KR20100112862A——源跨接与源／阱分路最清楚的辅助来源

[0035]的韩文关键对象为：

“공통 소오스 라인 스트래핑(strapping) 영역들(113)”

译为：“共源线跨接区域113。”

[0034]—[0038]，PDF第7页，能够连续追踪：

170S→落在源跨接区113上的插塞191→113→多个源区112。

另一支路则是：

170W→落在阱区114上的另一插塞191→阱区114。

两类插塞使用同类标号，不代表它们是同一个物理对象。原文还说明，阵列间较宽间隔为接触孔提供制造余量。(专利图像)

已查看图2a，第12页；图2b、2c，第13页；图2d，第14页。其价值是提供具体的源跨接、落点及分路结构，而不是泛泛说明“源线和阱线可以分开”。但130a、130b的阵列命名仍不足以证明O3；B2也未独立建立同串双源端Q、R。(专利图像)

D. 特征比对及证据等级

下表“结构映射”均指任务书中的“图文支持的结构映射”；“明确选项”指“明确选项，仍需选择”。不以“必然隐含”填补尚未证明的块群或器件身份。

1. O1—O4：持续追踪同一导电对象

文献／固定对象 O1身份 O2衬底连接 O3普通解释 O3两侧多块集合检验 O4共源偏置
D1／源区接触方案 明确选项，触点未具体编号 明确选项 尚未建立目标位置 尚未建立 明确选项
D2／X 明确公开 明确公开，落到源扩散层24 结构映射 明确选项，仍需选择具体接触保留／分组方式 明确公开
K1／接触102 明确公开 结构映射，经CSL下接 结构映射 结构映射，块对有独立依据 明确公开
E1／沟槽CSL填充导体 明确公开 明确公开 结构映射，有块边缘解释风险 结构映射，边界风险仍在 明确公开
S1／180 明确公开 明确公开 尚未建立 尚未建立 明确公开
B1／175 明确公开 明确公开，经104、106 尚未建立 尚未建立 明确公开
B2／源侧191 明确公开 明确公开，经113、112 尚未建立 尚未建立 明确公开

D1的接触及上层共连选项见其美国公开本相应源区说明；D2的X、源扩散层24、上层源线及接触分布见[0183]—[0198]及图23、25、26。D2已公开上层共源连接与内部X共存，本轮没有再把这一点当作新增缺口解决。(Google Patents)

其余各行的具体对象及限定见前述韩国证据卡；表中的O3均为本报告评价，不是声称原文采用了相同的权利要求语言。

2. N、P、Q、R：不能把结构辅助直接当作完整公开

文献 N：多个实际块＋垂直半导体柱串 P：柱相关漏端选择器件 Q：柱相关源选择器件 R：另一源栅位于Q与共源之间
D1 明确公开 明确公开 明确公开 明确公开：图14的GST2对应Q、GST1对应R
D2 明确公开 明确公开 明确公开 本轮未建立目标双源端关系
K1 未完整公开：实际多块明确，但属于平面结构 有平面漏端选择器件；目标柱关系未公开 有平面GST；目标柱关系未公开 尚未建立
E1 结构映射，有实际MB及垂直沟道依据 明确公开 明确公开 尚未建立两个不同器件身份
S1 结构映射；块13与垂直串有说明 明确公开 明确公开 明确选项，仍需选择
B1 垂直串明确；多个实际块层级尚未完整建立 明确公开 明确公开 明确公开两器件串联；柱根部对应需要结构解释
B2 垂直串明确；多个实际块层级尚未完整建立 明确公开 明确公开 尚未建立

D1图14及其实施方式承接不是单纯数量上的“两条GSL”：两GST位于同一串的源端，并分别具有相应操作说明。韩国本晚公开不影响早期美国本已经公开的这一内容。(专利图像)

E. 最优组合、必要适配及最强抗辩

1. 本轮建议的组合顺序

以弥补较强O3检验为目标，当前最值得优先写成完整论证稿的是：

D1：CN102148059A／US20110194357A1
＋D2：US20090267128A1
＋K1：KR100729365B1。

这是一条三个技术来源的路线。K1一旦被用于证明特定块对及组间边界不是任意选择，就不宜再隐藏为“背景材料”，同时声称D1＋D2已经独立完成该项证明。

路线 优点 主要负担 本轮定位
D1＋D2＋K1 保留D1明确双源端、D2垂直源接触，同时增加真实块对边界依据 三来源结合；K1分组理由向垂直阵列的迁移仍需论证 针对较强O3检验优先形成完整论证
D1＋E1 两来源；E1已有三维实际MB、CSL落点及制造过程 E1块边缘解释；源／体区和下选择结构的适配 独立替代理由，不与主路线混写
D1＋K1 两来源；群组依据清楚 缺少D2提供的垂直接触布局中间环节，平面向垂直迁移负担更大 可研究，但目前不宜断言优于三来源路线
S1＋K1 S1已有金属源连接与双源端选项 仍需选择双源端方案，并处理块群位置迁移 后备，不明显减少证明负担
K1或E1单篇 各自覆盖关键关系 K1缺垂直柱和R；E1未建立R 本轮不支持单篇完整新颖性攻击

2. 主路线的最接近现有技术与区别

**最接近现有技术仍选D1。**理由不是沿用既有编号，而是它对目标权利要求中较难替换的同串源端顺序、柱相关器件及操作承接更直接。其主要待补关系是：同一共源接入导电部件，如何落实为位于真实块群之间的具体布局。(Google Patents)

较合适的技术问题可表述为：

在具有多块垂直存储串及既有源端选择功能的阵列中，如何组织共源接入，以协调源路径电阻、接触布置空间及制造隔离要求。

不宜表述成“如何在每两块之间设置源接触”，否则已经把拟采用的布局写入问题。

D2提供垂直阵列内部X接入源扩散层的教导；K1提供实际块对及其间CSL边界的公开实例。两者各自解决不同论证问题，不应把“都有源线”当作结合理由。

3. 拟议适配必须写到什么程度

建议把拟议方案限定为改变D1既有共源端的接入位置和接触分布，而非整体移植D2的所有底部源层和阱结构。

适配环节 可用依据 仍应明示的工作
共源接入 D1存在源区经接触接往上层共同连接的选项；D2给出内部X接入 明确最终以哪个源区延伸部位承接该接触，而非只画一根从顶层落到底部的线。
块群边界选择 K1有实际块对及组间CSL 说明采用该类边界组织与D1阵列的关系；不能仅说“两块一组是常规选择”。
Q、R顺序 D1图14 接触必须在GST1的共源侧；不得落在GST1、GST2之间。
源／体区分路 D1自身柱体—衬底关系；B2可补强不同落点、不同接入支路的实现 不得用连续N型源层覆盖或切断D1需要保留的P型柱体—衬底通路。
绝缘与制造 D2内部接触，S1开口及隔离，B2较宽接触间隔 只在确实依赖相应具体教导时引入该技术来源；不能隐含增加第四、第五篇。
操作 D1的源节点浮置、体区偏置及双GST操作 说明哪些原操作保留，哪些改变；不能默称全部完全不受影响。

D1美国本关于擦除时CSL浮置、衬底／柱体偏置及图14两GST控制的内容，是检验这种适配是否可信的重要依据。(专利图像)

**本轮尚未把表中“源区如何具体到达群组边界”全部闭合。**B2使这种连接方式具有更具体的技术参照，但把B2作为实现D1跨接落点不可缺少的教导时，技术来源就应如实增加，不能仍称三篇已足够。

4. 专利权人最强的技术反驳及回应

最强反驳 证据支持的回应 回应后的剩余风险
K1的群组来自平面NAND的DBL／虚设串组织，与D1无关。 K1确实不是任意事后分组，可证明真实块对及边界接入已经公开；但这只能解决“布局是否已知”，不能替代“为什么采用”的论证。(专利图像) 需要说明该接触组织中哪些教导可与虚设串控制相分离，以及在D1中采用的技术理由。
D2允许省略接触，不等于公开任意两块分组。 承认这一点。引入K1正是为了增加具体块对实例，而不是继续把“可以省略”写成“任意模式已明确公开”。 仍须解释从D2可选布局到K1式组织的选择依据。
移植源层会破坏D1体区擦除路径。 拟议路线不整体移植D2底部结构，而仅调整D1既有源节点的接入位置。D1源区接触及上层共同连接选项为这一较小改造提供起点。(Google Patents) “较小改造”仍须画清源条延伸、接触落点和P型体区保留范围；文字声明本身不够。
K1中102、103、CSL和阱线被拼成了一个导体。 始终以102为对象，103、CSL仅作为其连接路径；阱线141另行追踪。O2允许经其他结构耦合，不需要将所有路径并成102。(专利图像) 102具体材料未在所引段落明确；图9细部影像仍需补齐后再作更强图示陈述。
E1的CSL位于块内边缘，不是群组之间。 应结合63限定的MB、CSL跨越多行块的边界位置及最终分割过程解释，不能只凭“块内”或“块外”一词定论。(专利图像) 这是D1＋E1路线真实存在的解释风险，不能删除。
减少接触会增大电阻，所谓收益相互矛盾。 区分两个基准：由外围接入改为内部接入，可能缩短某段路径；相对每个边界均有接触而省略部分接触，则可能增加路径。 本轮没有D1的尺寸、电阻或压降数据，不主张量化改善，也不主张省略接触同时无条件降低电阻。

对最优方案的总体判断：K1使原先较弱的“任意分组／任意省略”论证获得了具体公开依据，但主路线最薄弱的环节已经更集中地落在接触布局向D1具体源域的适配和采用理由，而不再只是缺少“块群”字样。

F. 检索日志、排除清单及剩余缺口

1. 实际检索及核验范围

本轮实际使用了Google Patents的韩文原文页面、专利申请关系及引用链，并打开其链接的韩国原始PDF公报；对重点平面图、剖面图和制造阶段图进行了影像查看。

实际执行的查询类型包括：

"블록 그룹" "공통 소스"
"블록군" "소스 콘택"
"블록 사이" "콘택" "소스"
"블록들 사이" "소오스"
"블록" "일정 간격" "소스"
"블록 쌍" "소스"
"블록" "생략" "콘택"
"블록" "스트래핑"
"접지 선택 트랜지스터" "직렬"
"소스 스트래핑" "웰"
ARVSS patent block contact

对部分查询使用了专利网站域名及日期筛选，也采用取消长句精确匹配、替换소스／소오스、扩展接触用词等方式。宽泛韩文关键词结果中存在较多无关命中，申请链和引用链的实际产出更高。

K1的美国公开本引用记录与D2有联系，这一记录用于发现文献；并未把“被引用”本身当作D1、D2与K1具有结合动机的证明。(Google Patents)

本轮尝试访问KIPRIS及其全文入口，但未获得可据以声称完成该数据库系统检索的结果。因此，本报告不宣称“穷尽韩国数据库”，也不把访问失败解释成没有相应韩国申请。

2. 重要排除及降级结果

文献或路线 本轮处理
KR20080003863A 未取得可完成本轮核验的原公报。任务书所列2008-01-08日期和ARVSS技术定位没有在本轮独立确认，不纳入新增有效证据。
KR20100105538A 未完成韩国原公报核验。已从CN101933097A的申请链确认两者关联，不能重复计为独立来源；仍不能由全局／局部源线功能推出O3。(Google Patents)
KR20060054569A 原图支持源沟槽、导电填充及衬底接触，但左右选择结构属于不同串侧的布局，不能据此读出同串双源端。图中未建立实际块群。(专利图像)
KR20080017981A 导体140与杂质区135的关系可保留；相邻GSL及局部剖面不能代替完整块群位置。
KR20110037470A 接触110还用于不同接入对象，应固定源侧110；源区40位于柱间，不能把该位置转移给110。
KR20080030169A 本轮未取得可完成原公报及申请链核验的材料，不据任务书入口直接确认同族或技术内容。
KR20090128776A 日期和部分结构已核；未完成源接触布局及与任务书所列外国版本的逐项申请链核验，不作核心新增贡献。
T1及D2的韩国版本 本轮未核实合格韩国同族；这不等于证明其不存在。T1既有外国证据地位亦未因本轮访问失败而被否定。
KR20120121177A／US20120273965A1／CN102760739A 不作为本轮截止日前技术证据；没有通过早期优先权放宽公开日边界。
KR20110070143A 接触区的主要对象是字线接入，不是可对应O2、O4的源接触，排除出核心组合。(专利图像)

3. 本轮结束时的证据状态

**可以增加的内容：**将K1作为独立技术来源，引用其韩国权利要求10—11、图8、第二实施方式的102—103—CSL连接说明及图7a承接关系，补强“真实块对之间的源接入边界”。

不应增加的结论：“K1已经完整替代D2”“D1＋D2＋K1已不存在适配问题”“B2源／阱分路已知，所以D1擦除关系必然不变”，以及“取得韩国同族因此成功率应当提高”。

最终剩余缺口可具体表述为：

尚缺截止日前韩文原公开，将真实多块集合之间的同一源接触，具体落到与D1源条兼容的边界延伸或跨接部位，并在具有明确实施方式联系的结构中保留同一垂直串的GST1—GST2顺序、源端与体区分路，以及相应浮置和擦除操作。

这不是要求现有技术必须画出组合后的完整原图，也不是给权利要求16增加操作限定；它指出的是：本轮已经找到更直接的块群依据，但组合方案中最需要继续用图文和技术理由证明的，仍是“这个接触究竟落在哪里，以及落在那里后原串如何工作”。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

已按任务书的严格口径完成本轮中文专利定向补检。时间判断统一采用实际公开日不晚于2011年8月14日，不以优先权日、申请日或后期授权日替代；同时，O1—O4始终要求追踪同一导电部件，不能把不同结构的位置、衬底连接和偏置功能拼接。

一、本轮新增结论

1. 是否找到比D2更直接的O3中文证据？

没有。

在本轮反复检索、复核截止日前中文公开后，我没有找到一篇中文原始公开能够比 D2：US20090267128A1 更直接地证明：

一个可识别的源接触/导电插塞本身位于真实存储块边界，并且其下端连接衬底中的共用源扩散层、上端连接源线并向该源区提供源电位。

D2对此关系非常完整：其接触插塞X明确设置于块BK、BK<i+1>之间，下端接公共源扩散层，上端接源线STL，并明确用于稳定源扩散层电位。(Google Patents)

更重要的是，D2还明确说明，接触插塞X位于没有存储单元层贯穿的shunt area，因此不穿过至少三层导电层；并公开shunt/contact可以非周期设置，甚至可以在部分块间区域省略。(Google Patents)

因此：

  • 按普通解释，“多个块的群组之间”不额外要求导体两侧各至少两个块时，D2的O3证据已经相当强；

  • 按本任务书设置的较强稳健解释，即要求两侧分别能够识别出“由多个实际块组成的集合”，D2仍需要利用其“非周期/部分边界不设置X”的可选布局进一步形成块群，证据等级只能定为D：明确可选方案，仍需选择，不能包装成直接公开。

2. 是否找到明确的“多块集合—群组边界—源接触”中文结构？

没有找到三者在同一篇截止日前中文公开中同时直接成立。

本轮中文证据明显分成两组：

第一组真正把多个实际存储块组成集合说清楚，但没有在集合边界设置共源导电接触。

最典型的是 CN101842849A。它明确公开：第一阱部分至少包括两个存储块，第二阱部分至少包括另外两个存储块，并且图9A/9B就是“每个阱区域具有多个存储块”的实施方式。(Google Patents)

但这件文献没有继续公开：

〔第一阱中的多个块〕—共源导电接触—〔第二阱中的多个块〕

所以它能证明“真实多块集合”并非事后人为概念，却不能完成O3。

第二组已经具有很强的三维阵列间共源接触，但没有把接触两侧的阵列进一步落实为多个真实block。

其中最有价值的是 CN101859778A：它明确在彼此分离的第一、第二三维单元阵列之间形成接触孔，暴露连接公共源区的第一杂质区；接触插塞填充该孔，并连接公共源极线。(Google Patents)

它距离目标结构很近，但“单元阵列130a/130b”不能未经证据直接改写成“多个实际存储块的群组”。

3. D1＋D2的具体适配问题是否解决？

我的结论是：

没有达到“单靠D1＋D2即可把所有物理细节逐项直接公开”的程度，但适配风险已经被本轮中文证据显著降低，技术实施路线现在是可信且相当具体的。

关键原因是此前容易低估D1本身已经具备的结构。

D1明确公开：

  • 多个存储块；

  • 每块多个垂直NAND串和柱；

  • 衬底内第二类型掺杂区311—314本身作为CSL；

  • 串的源端已经连接该CSL。(Google Patents)

而D1图14进一步公开同一串在存储单元与CSL之间具有两条GSL。因此，组合D2时并不是重新设计Q、R以及共源节点，而主要是：

把D1已经存在的CSL/源扩散节点增加或重新布置为D2式阵列内部块间接出。

D2又直接教导把X放在block之间的shunt area，使X不穿越至少三层栅/字线导电层。(Google Patents)

此外，本轮找到两件特别有价值的中文实施桥梁：

  • CN101794789A：已经把垂直存储串、GSTa＋串联辅助GSTb以及衬底CSL放在同一结构中，说明“两个源侧串联器件＋衬底公共源节点”本身在截止日前已有明确技术实现基础。(Google Patents)

  • CN101859778A：明确利用两个三维单元阵列之间的较大间距形成源接触孔，而且将公共源接出与阱接出分开，直接补强“接触如何避开字线/选择栅”和“源/阱怎样分路”。(Google Patents)

因此，D1＋D2的适配目前已经从“抽象拼接”下降为有截止日前三维NAND实例支持的具体布局修改。

4. 是否找到更强的O＋Q/R单篇桥梁？

没有找到完整单篇。

本轮最接近的是 CN101794789A，因为它在同一垂直串中明确公开：

存储单元串MS → GSTa → 串联辅助GSTb → CSL。

其CSL又位于相邻的三维存储单元阵列MAn、MAn+1之间的半导体衬底中。(Google Patents)

但它仍缺少两个关键点：

  1. MAn、MAn+1是“列存储器单元阵列”，没有证明各自是由多个实际block组成的群组；

  2. 其公共源极线接触焊盘104位于阵列区域外部，不能把内部CSL106的位置转移给外部焊盘104。(Google Patents)

所以它是很强的Q/R—CSL适配桥梁，而不是O3直接证据。

5. 是否应改变D1＋D2主路线？

不建议改变。D1＋D2仍然是当前最简洁、整体覆盖最好的主组合。

真正应改变的是论证方法：

不再把案件写成“D1缺少共源结构，D2补共源结构”；
应写成“D1已经具有垂直串、双源端控制、衬底CSL及共源接出，区别集中于共源导电接触在实际存储块边界/群组边界中的具体阵列内部布局；D2针对三维BiCS阵列的源扩散层电位稳定问题，直接教导把接触X配置在块间shunt area”。

这比此前的组合逻辑明显更稳。

还有一个对O3解释非常重要的新增点：目标专利自身的说明书并没有把“groups of blocks”限定成“导体两侧必须各有两个以上block”。 图5明确说四个块510、512、514、516被导电部件524彼此分离；图6直接画出块510与512之间的一根部件524。(Google Patents)

因此，将“每侧必须至少两个真实block”作为稳健性压力测试是合理的，但不宜主动把它承认为权利要求16的唯一解释。

二、截止日前重点候选文献

文献 申请人 优先权日 实际公开日 截止 本轮定位
CN102148059A（D1）《非易失性存储器件、其操作方法和包括其的存储系统》 Samsung 2010-02-09 2011-08-10 满足 当前最佳最接近现有技术；N/P/Q/R及既有CSL很强 (Google Patents)
US20090267128A1（D2） Toshiba系 2008-04-23 2009-10-29 满足 当前最强O1/O2/O3/O4；本轮未找到可直接替代的CN同族公开 (Google Patents)
CN101794789A《三维存储器器件》 Samsung 2009-02-02 2010-08-04 满足 最强Q/R＋衬底CSL适配桥梁；但无真实block群组 (Google Patents)
CN101859778A《非易失性存储器件》 Samsung 2009-04-10 2010-10-13 满足 最强“3D阵列间接触＋共源区＋源/阱分路”中文桥梁 (Google Patents)
CN101937919A《三维非易失性存储装置及其制造方法》 Hynix 2009-06-30 2011-01-05 满足 源选择线之间蚀刻源线沟槽并填导体；强工艺适配证据 (Google Patents)
CN101842849A《具有多个单元基底的与非闪速存储器》 Mosaid 2008-01-07 2010-09-22 满足 最强“每一集合确有多个实际存储块”的中文证据，但无边界源接触 (Google Patents)

中文原公开页面可直接核验：CN102148059A、CN101794789A、CN101859778A、CN101937919A、CN101842849A。D2原文：US20090267128A1。

三、重点证据卡

A. D1：CN102148059A

图/结构定位： 图3—5；图14尤其重要。中文公报公开日2011-08-10。(Google Patents)

核心证据：

  • 多个块BLK1—BLKz，每块具有多串；(Google Patents)

  • 每块多个从衬底垂直延伸的NAND串/柱；

  • 衬底第二类型掺杂区311—314作为CSL；(Google Patents)

  • 图14在同一串的存储单元和CSL之间设置两条GSL；

  • 擦除工况允许相关选择线/源侧节点采用浮置或耦合方式工作。(Google Patents)

O3映射：

实际块 → 已有CSL/源扩散区 → 已有源接出

但没有确认具体接触本身位于不同block边界，更没有明确块群边界。

最强有利点： 除O3外，权16主体拓扑几乎已经存在。

最强不利点： 不能把已有共源接出的位置事后搬到块群边界。

B. D2：US20090267128A1

重点图： Fig.14、Fig.16、Fig.18—23。

其证据链几乎是O的标准模板：

BK/BK<i+1> → 块间shunt area → 接触插塞X → 下端源扩散层 → 上端STL → 提供源电位。

原文明示X位于两个真实block之间，下端接公共源扩散层，上端接源线，并向该扩散层供给源电位以稳定其电势。(Google Patents)

进一步：

块标号 BK0…BKn
→ 边界 shunt area SH
→ 导体 X
→ 衬底落点 source diffusion layer 24
→ 上接 STL
→ 功能 source potential/stabilization。(Google Patents)

并且：

  • shunt area/contact不必周期设置；

  • 部分block间区域可以不设置X。(Google Patents)

所以在较强解释下，可以构造例如：

〔BK0、BK1〕—X—〔BK2、BK3〕

但这一步属于根据D2明确给出的选择自由度进行具体布局选择，不应写成原文明示。

最强有利点： O1/O2/O4始终由同一X完成，没有部件拼接问题。

最强不利点： 强“多块集合—多块集合”解释下仍存在一步布局选择。

C. CN101794789A

公开日： 2010-08-04。重点图： 图1、图4A—4E。

最重要的结构是：

垂直串MS → GSTa → 串联辅助GSTb → CSL。

原文明确GSTmnb串联于GSTmna，CSL设置在两个相邻三维列阵列MAn、MAn+1之间的衬底中。(Google Patents)

因此它直接回答一个D1＋D2组合中的关键抗辩：

衬底内公共源区/公共源线与同一存储串的两个串联源端器件可以共同存在，并不必然旁路第二源端器件。

但图4系列还显示公共源极线106内部延伸，而公共源极线接触焊盘104在阵列区域外；所以必须严格区分106和104，不得借106的位置给104。(Google Patents)

O3：尚未建立。 MAn/MAn+1没有被证明为各自包含多个实际block。

D. CN101859778A

公开日： 2010-10-13。重点图： 图2系列、图3系列。

这是本轮最重要的新中文桥梁之一。

权利要求1、4直接形成连续结构：

三维单元阵列彼此分离
→ 第一杂质区连接公共源区
→ 在两个分离单元阵列之间暴露第一杂质区的接触孔
→ 接触插塞
→ 公共源极线。(Google Patents)

说明书进一步明确：两个阵列之间的间距可以大于普通堆叠结构间距，从而给接触孔提供工艺余量。(Google Patents)

这对组合实施非常重要，因为它支持：

  • 把源接触布置在三维阵列间隙；

  • 不必让接触穿过正常字线/柱区域；

  • 公共源接出和阱区可以采用分开的杂质区/接出路径。

O1/O2/O4：强。

O3：仍不足。 关键断点是：

单元阵列130a/130b ≠ 已证明由多个真实存储块组成的群组。

不能越过这一步。

E. CN101937919A

公开日： 2011-01-05。重点图： 图5A、图10；权利要求16。

文献明确为3D存储装置，多个串形成存储块MB；源线SL位于源选择线SSL之间的接合区。(Google Patents)

权利要求16又明确：

蚀刻源选择线之间的源线区形成源线沟槽，再用导电层填充该沟槽形成源线。(Google Patents)

因此它很适合证明：

在三维NAND栅结构中，可以专门预留/蚀刻源线区并填充导体，而不是要求源接触穿透正常存储层叠。

但仍没有将该源线沟槽落实到“多块群组边界”。

所以它是制造/版图可实施性证据，不是O3主证据。

F. CN101842849A

公开日： 2010-09-22。重点图： 图9A、图9B。

它是本轮找到的最干净的“真实多块集合”证据。

原文明确：

  • 第一阱部分包括至少两个存储块；

  • 第二阱部分包括至少另外两个存储块；

  • 图9A就是“每个阱区域有多个存储块”。(Google Patents)

因此：

块1＋块2 = 可识别集合A；块3＋块4 = 可识别集合B

并非必须由请求人事后任意划群。

遗憾的是，它的证据链到这里就断了：

〔块1、块2〕— 没有公开目标共源导电接触 —〔块3、块4〕。

故它适合解释“group”的技术背景，但不能独立补O3。

四、N、O1、O2、O3、O4、P、Q、R比对

其中O3分为：

  • O3-a：普通解释——真实block之间的导电部件可以满足“blocks的群组之间”的通常结构含义；

  • O3-b：较强解释——导体两侧均应能识别出包含多个block的集合。

文献 N O1 O2 O3-a O3-b O4 P Q R
D1 CN102148059A 明确公开 图文支持 明确公开 尚未建立 尚未建立 明确公开 明确公开 明确公开 明确公开/图14
D2 US20090267128A1 明确公开 明确公开 明确公开 明确公开 明确可选方案，仍需布局选择 明确公开 明确公开 明确公开 尚未建立第二源端器件
CN101794789A 垂直串明确，但block层级不足 CSL明确、外部接出另设 明确 尚未建立 尚未建立 明确 明确 明确 图文支持
CN101859778A 3D阵列明确，block不足 明确公开 明确公开 尚未建立 尚未建立 明确公开 图文支持 图文支持 尚未建立
CN101937919A 3D＋block明确，但结构与D1不同 明确公开 图文支持 尚未建立 尚未建立 图文支持 明确 明确 尚未建立
CN101842849A 真实多block集合明确，但非目标垂直柱结构 尚未建立 尚未建立 尚未建立 群组本身明确，但群边界导体缺失 尚未建立 普通NAND已知 普通NAND已知 尚未建立

这里最重要的不是“打勾数量”，而是：

D1的缺口高度集中于O3；D2正好在同一三维NAND技术域内解决block之间源扩散层接出和电位稳定。

D2明确的contact-X路径及其避免穿过导电层的布局，是当前创造性组合最有价值的一段证据。(Google Patents)

五、当前最优无效组合

第一主位：D1 CN102148059A＋D2 US20090267128A1

1. 最接近现有技术：D1

选择D1仍然最合理。

它已经具备：

多块 → 每块多串 → 垂直半导体柱 → 电荷存储单元 → SST → 两个源侧GSL → 衬底CSL/源区 → CSL操作。

因此不需要从另一种平面NAND或完全不同3D架构开始大范围改造。(Google Patents)

2. 区别特征

应把区别特征收窄为：

共源端导电接出在多个实际存储块之间/块群之间的具体阵列内部布局。

不要再写成“D1没有共源结构”。

3. 客观技术问题

推荐：

在保留既有垂直存储串及源端控制结构的情况下，如何降低共源扩散区域的电位不均和接出电阻，并在阵列内部合理配置共源接出路径。

这一表述没有把“在块群之间设置导电部件”预先写入问题答案。

4. D2的具体教导

D2面对的恰恰是3D BiCS阵列的source diffusion potential稳定问题，并直接采用：

源扩散层 → 块间X → STL

来稳定源扩散层。(Google Patents)

而且X位于shunt area，不穿过正常的多层栅结构。(Google Patents)

这使结合理由不是“因为目标权利要求需要这个位置”，而是具有独立的技术驱动力。

5. 组合后的完整电连接路径

组合后的论证最好写成：

源偏置驱动/上层源线 → 块边界X → D1共源扩散/CSL节点 → CSL侧源端器件R → 内侧源选择器件Q → 电荷存储串 → SST/P → 数据线。

其中必须强调：

X落点始终位于R的共源侧，绝不能把X或源扩散层延伸到Q与R之间。

6. 必须完成的物理适配

主要只剩四点：

  1. 在D1 block边界预留D2式shunt/contact区域；

  2. 将D1已有CSL/源扩散节点延伸到该接触落点；

  3. 保持接触落点在两个源端器件的共源侧；

  4. 擦除工况下，CSL驱动端能够进入高阻/浮置状态，从而保留D1已有的浮置、阱升压操作。

D1本身已经公开擦除过程中相关源侧节点能够浮置并依靠耦合升压，因此“增加接触后必须永久钳位源极”并不是必然结果。(Google Patents)

第二层桥梁：D1＋D2＋CN101859778A

如果无效程序中预计专利权人重点攻击“物理上怎么把X加入D1”，我更建议把 CN101859778A 放在第三篇。

其用途不是补O3，而是证明：

  • 三维阵列之间本来就可以预留较宽接触区；

  • 接触孔可以直接暴露连接公共源区的杂质区；

  • 插塞再连接公共源线；

  • 源接出与阱接出可以分开。(Google Patents)

这样可显著压缩“D1＋D2需要不可预见工艺重构”的抗辩空间。

针对Q/R旁路攻击的备用桥梁：CN101794789A

若对方重点主张：

“D2式衬底源区一加进D1，就会使两个源端器件失去作用。”

则CN101794789A非常有价值，因为它在截止日前已经把：

垂直柱串＋GSTa＋串联辅助GSTb＋衬底CSL

组合在同一公开中。(Google Patents)

因此可以证明：

“两个源端串联控制器件与衬底共源区共存”不是依赖目标专利才产生的设计。

六、专利权人最强反驳及当前回应

1. “所谓块群是请求人看到目标专利后事后划分。”

这是强解释下目前最大的风险点。

回应应分两层：

首先，目标专利自身图5/图6就是用导电部件524分隔四个块，并直接展示部件524位于块510与512之间，因此不能轻易把“groups”解释成“每一侧必须至少两个block”。(Google Patents)

其次，如果审查组仍采用较强解释，则D2只能依靠其明确允许“非周期设置/部分边界不设X”的公开形成多块集合，应承认这是布局选择，不要称作“直接公开”。(Google Patents)

2. “D2只是块间接触，不是块群间接触。”

这是目前最难完全消除的文字层面风险。

普通解释下，目标说明书本身支持较宽理解；较强解释下，应以D2的非周期/省略方案＋CN101842849A证明多block集合为已知设计层级，但仍然属于创造性组合论证，而非单篇新颖性式公开。(Google Patents)

3. “D1已经有上层共同连接，没有动机再增加D2内部接触。”

回应很强：

D2采用X的目的并不是“有没有source line”，而是稳定衬底source diffusion potential。其X直接把内部源扩散层连接至STL，目标是降低源节点电位不稳定。(Google Patents)

因此即使D1已经有上层共源连接，仍然存在改善内部源电位分布和接出电阻的独立技术动机。

4. “源扩散区延伸会旁路Q/R。”

这是组合实施中的第二重要风险。

回应不能只说“不会旁路”，而应明确结构条件：

D2式接触必须落在两个源端器件之后的公共源节点。

CN101794789A已经证明，截止日前可以存在：

垂直串 → GSTa → GSTb → 衬底CSL，

所以衬底CSL并不当然位于两个器件中间。(Google Patents)

但D1＋D2组合的具体版图仍需把这一落点说清楚。

5. “D2源扩散结构会破坏D1的阱/擦除操作。”

这一抗辩目前已经可以较好回应，但不宜说完全不存在工程调整。

D1自身已经存在衬底CSL结构，并允许擦除时相关源侧节点浮置/耦合；CN101859778A又进一步显示公共源接出和阱区可以通过不同杂质区和接出路径处理。(Google Patents)

组合时只需要保证source driver在目标擦除状态能够高阻化，而不是永久把CSL固定到某一电位。

6. “中文辅助文献只是平面NAND，不能迁移到D1。”

本轮已经不必依赖这一弱论证。

CN101794789A、CN101859778A、CN101937919A都是截止日前的三维存储结构，可以分别证明双源端＋CSL、阵列间共源接触以及源线沟槽工艺。(Google Patents)

所以辅助适配证据可以全部留在3D NAND技术域内。

7. “O1、O2、O4来自三个不同导体，被请求人拼接。”

对D2而言，该抗辩较弱。

同一个X：

位于blocks之间 → 下端接source diffusion layer → 上端接STL → supply source potential。

全部由同一部件完成。(Google Patents)

CN101859778A的接触插塞也形成同一连续源路径，但它缺的是block/group层级，而不是部件身份连续性。(Google Patents)

七、排除及降级清单

文献/类型 处理
CN101154446A 有相邻块共享CSL、跨接区等结构，但其关键crossover region属于单个block内部；不能把“块内跨接”直接改写为O3，降级为背景证据。
CN1825592A 共源沟槽、源扩散区和导电材料物理连接有价值，但没有建立真实多块群组层级；仅用于O1/O2工艺背景。
CN101651144A 垂直柱、CSL、well/擦除等可作为3D NAND背景，但本轮没有发现能够超过D2的块群边界接触。
CN1519938A 两个源侧串联选择器件价值已有，但Q/R当前并非主要缺口，不再作为O3主线投入。
CN101794789A 保留为强桥梁；严禁把内部CSL106的位置转移给阵列外接触焊盘104。
CN101859778A 保留为强适配桥梁；严禁把“两个单元阵列”直接称为“两个多block群组”。
CN101937919A 保留为接触/源线沟槽工艺证据；“SSL之间”不能自动等同于“block groups之间”。
CN101842849A 明确多block grouping，但没有群组边界共源接触；不能单独完成O。
D2同族反查 本轮未发现能够作为D2技术内容中文原始公开、并在截止日前直接替代D2的CN同族，因此不能靠“D2中文同族”解决本轮任务。
2011-08-14以后公开的CN文献 无论优先权多早，均不作为本轮主证据；只能追溯更早来源。截止口径以任务书为准。

八、最终剩余缺口与当前判断

经过本轮中文专利补检，我认为没有必要更换D1＋D2主路线；新中文公开的主要作用是把组合的“工程可实施性”和“非事后拼接性”明显补强，而不是取代D2。

目前真正尚未找到的决定性中文原公开，可以精确表述为：

尚缺公开日在2011年8月15日前的中文原始公开，将同一个可识别的共源导电接触直接设置在两个各由多个真实存储块形成的集合之间，并明确该导电接触下接衬底中的共源扩散区、向相关垂直存储串提供源电位，同时明确保持“存储串—内侧源极选择装置Q—外侧源极栅极装置R—共用源极—块群边界导电接触”的连续导电顺序，且在擦除状态下源节点与阱节点能够分路控制或按需浮置，而不会旁路Q/R。

这也是下一轮检索唯一真正值得继续死磕的目标。

对当前无效方案的实务意义是：

  • 如果审查组采用与目标说明书实施例相协调的普通O3解释，D1＋D2已经形成较强的两篇组合；

  • 如果审查组把O3收紧成“导体两侧都必须是至少包含两个真实block的集合”，D2的非周期/部分省略方案虽然提供了实施基础，但仍存在“从可选布局到特定块群布局”的选择步骤，这一点仍是权16无效请求目前最薄弱的单点；

  • CN101859778A应作为首选第三桥梁解决接触孔、阵列间隙、源/阱分路和不破坏栅叠层的问题；

  • CN101794789A应作为针对‘旁路Q/R’抗辩的重点辅助证据。它不解决O3，但对于证明双源端器件与衬底CSL天然可共存，价值很高。(Google Patents)

从本轮新增证据看，继续做中文补检时，已经不值得再泛搜“公共源线”“三维NAND”“两个源选择晶体管”；后续检索资源应几乎全部集中到“每N个真实block设置一次内部源接触／部分block边界省略source contact／多block well或block group边界设置source shunt/contact”这一极窄方向。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16
全部对比文件检索汇总

六语种专利检索  2026年9月22日

本文件汇总本轮检索涉及的相关专利公开版本、关键技术贡献及局限，供核对证据和选择组合路线使用。技术公开截止日为2011年8月14日，按实际公开日或公告日判断。

结论：D2对平铺共源区和阵列内部供源的早段记载，补强了与D1板式315方案的适配依据；新增C1仅为有限的平面交替接触证据。尚未找到更直接的新增垂直块群边界共源接触方案。

正文区分核心核验、同族补强和落选筛查；附录另列仅完成初筛的命中及完整相关公报目录。不同语言或公开版本不重复计作独立技术来源。未建立的关系不以相似术语或晚公开文本补齐。

阅读顺序：结论与特征口径 → 核心文献及证据矩阵 → 落选文献 → 组合比较 → 初筛命中与全部公报目录。页码均从对应PDF封面起算。

一 哪些新增证据改变了当前判断

1. 未发现比D2更直接、同时公开垂直NAND与真实多块群边界共源接触的新增独立来源。 也未发现一篇截止日前公报同时可靠覆盖N、O1—O4、P、Q、R。不能据本轮检索宣布权利要求16已被单篇文献完整公开。

2. 最有用的实质补强来自D2此前未在指示中具体列出的早段，而不是新增专利族。 US20090267128A1的[0051]明确源扩散层平铺在由多个块组成的阵列下方，[0057]进一步说明源扩散层24可由全部块共享；[0053]把阵列内部块间接触与源电位稳定、横向面积增量控制联系起来。日本原本分别为[0014]、[0020]、[0016]，已核对原页。这使“D2仅能用于条带源区，移入D1必先重构为连续源层”的反对理由明显减弱。实际增量是板式源区适配和采用理由的明确出处；不增加技术来源数，也不把接触间隔选择自动变成明示。

3. 新增一族有限有用的布局证据C1：US20060268612A1／JP2006332424A／KR20060122772A。 它明确以实际擦除块为单位，交替安排相邻块共享的漏端位线接触CT1与源端接触CT2，不依赖K1解决虚设串读取失败的语境。原图只明确标出BLK0、BLK1、BLK2；将其延伸成接触两侧各至少两个块，仍属于根据重复规则作出的结构映射。更关键的是，它仍是平面NAND，主要改进是选择栅分流布线，并未直接教导把某个接触间隔用于D1的连续板式源区。有独立来源增量，但没有更强的总体组合结论。

4. 法、德文资格核验没有带来更强路线。 找到了真正法文公开的WO2010004047A1及FR2933802A1，但主要实施结构为层叠的水平沟道条，不能把其中“bloc”直接换成目标的多个实际垂直NAND块。DE102009023789A1确为截止日前德文公报，但其优先权及美国申请号表明它属于已知CN101651144A的对应申请链，只是语言补强。

5. 本轮不支持为了“减少文献数”而删去必要解释。 主路线仍可保留D1板式315方案＋D2；当“群组”需要更明确的结构组织证据时，以D1＋D2＋K1作为备选。C1未证明比K1更强，不能据此称三篇路线已优化成无争议的两篇路线。

以上判断依据下列六张核验卡。其中D1、D2、K1为基线，C1为新增候选；F1、G1是说明法、德文资格与淘汰理由的核验卡，不是为了凑数而推荐的新增无效证据。

二 权利要求和证据口径

已核对CN103782344B原始授权公报PDF第3页、权利要求16；相邻从属权利要求17—22也在该页。本文不把从属项的p型／n+、墙形、多晶硅或金属条件加入权利要求16。

• N：多个实际存储块，每块多串，每串包含与从衬底延伸的相应半导体柱相关联的多个电荷存储器件。

• O1—O4：始终跟踪同一个物理导体的身份、衬底耦合、群间位置和共源偏置用途。连接链中其他节点不因此变成该导体的一部分。

• P：柱相关漏端选择器件；Q：柱相关内侧源端选择器件；R：位于Q和共源之间的另一柱相关源端器件。

• “每侧至少两个实际块”用于稳健性检验，不被当成唯一权利要求解释；也不预设群内不能存在其他接触、群组必须独立偏置或必须设置实体隔离墙。

• M＝原文明示；S＝图文支持的结构映射；E＝明确选项但仍需选择；U＝尚未建立。选项一旦被原文明示，仍不能把其所有具体实施参数都写成已公开。

• 表中N、P、Q、R均按完整限定评分。平面器件只有相似功能，不算已经满足“相应柱”限定。

三 日期 语言及同族关系总表

代号／性质

公报、名称、实际公开或公告日

同族及资格核验

D1，已知基线

CN102148059A《非易失性存储器件、其操作方法和包括其的存储系统》，2011-08-10；US20110194357A1，Nonvolatile memory devices, operating methods thereof and memory systems including the same，2011-08-11

中、美封面均核验；韩国基础申请10-2010-0011989及美国临时申请61/356,712。韩国本KR20110092523A（2011-08-18）不能作本次截止日前韩文证据。

D2，已知基线

US20090267128A1，Three dimensional stacked nonvolatile semiconductor memory，2009-10-29；JP2009266945A《三次元積層不揮発性半導体メモリ》，2009-11-12

日本申请2008-112658；日、美原本分别核验。JP不是新增独立技术来源。

K1，已知基线

KR100729365B1《더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치》，2007-06-15；US20070285985A1，Flash memory device adapted to prevent read failures due to dummy strings，2007-12-13

韩文封面(45)公告日为6月15日；(24)登记日6月11日不是所采用的公开日。

C1，新增一族

US20060268612A1，Semiconductor memory device，2006-11-30；JP2006332424A《半導体記憶装置》，2006-12-07；KR20060122772A《반도체 기억 장치》，2006-11-30

同据日本申请2005-155387；发明人Ken Takeuchi、申请人东芝。另核验KR100795646B1，2008-01-17公告，早期A本已足够。日、美、韩同族只计一个技术来源。

F1，合格法文但不推荐组合

WO2010004047A1，Structure et procédé de réalisation d'un dispositif microélectronique de mémoire 3D de type flash NAND，2010-01-14；FR2933802A1同名，2010-01-15

WO封面(25)、(26)明确申请和公开语言为法文；法国申请08 54729。FR封面(43)为向公众提供日期，非2008年申请日。

G1，已知族德文补强

DE102009023789A1，Speichervorrichtungen mit vertikalen Säulen und Verfahren zum Herstellen und Betreiben derselben，2009-12-31

德文封面列KR10-2008-54707及US12/471,975；后者正是US20090310425A1的申请号。与已知CN101651144A《包括竖直立柱的存储器件及制造和操作该存储器件的方法》（2010-02-17）对应，不能另计新族。Google的狭义family界面未完整串联，不能仅凭该界面“DE (1)”认定独立来源。

 

四 全特征矩阵

文献

N

O1

O2

O3

O4

P

Q

R

D1

M

M

M

U

S

M

E＋S

E＋S

D2

M

M

M

S／E

M

M

M

U

K1

U

M

S

M／S

M

U

U

U

C1

U

M

M

S

S

U

U

U

F1

U

E

S

U

S

U

U

U

G1

S

M

M／S

U

M／S

M／S

M／S

U

 

D1第二实施方式，固定315。 N：M；O1：M：315；O2：M：衬底111中的第二型区；O3：U：柱下板，不是已识别的群间引出接触；O4：S：CSL及驱动链；没有群间引出位置；P：M；Q：E＋S：选双GSL后的内侧器件；R：E＋S：选双GSL后的外侧器件

D2，固定插塞X。 N：M；O1：M；O2：M：X下端到24；O3：S：真实多块布局中的内部X；若要求特定接触分组规则则E／U；O4：M：向24供源电位；P：M：SGD；Q：M：单个源侧SGS；R：U：没有第二个同串源端器件

K1，固定接触102。 N：U：平面多块多串；O1：M；O2：S：经图7A承接到CSL源区；O3：M／S：权利要求10—11的块对＋图8—9的位置映射；O4：M：160、103及跨接线路；P：U：只有平面SST；Q：U：只有平面GST；R：U

C1，固定埋置源线26在CT2处的接触部分。 N：U：平面多块多串；O1：M；O2：M：26接23s；O3：S：交替边界规则；严格两侧多块还需重复延伸；O4：S：共源线供源作用；未画D2式上层独立偏置引出；P：U：平面S1；Q：U：平面S2；R：U

F1，固定接触区211（图4实施例）。 N：U：水平沟道条，不是所需垂直串；O1：E：可设置211；O2：S：211→210，衬底关系限图4实施例；不得改用201补足；O3：U；O4：S：共源接入；P：U：水平串漏端选择器件；Q：U：水平串源端选择器件；R：U

G1，固定S_CT。 N：S：垂直存储串及块操作，未找到目标多块群总体图；O1：M；O2：M／S：源区S及衬底100；O3：U；O4：M／S：读操作CSL偏置；P：M／S：上选择器件；Q：M／S：下选择器件；R：U：504A／504B不足以在本轮确立“另一器件”

矩阵中的S不是单篇新颖性结论，E不是任意具体排布均被直接公开。“尚未建立”表示本轮所核原文未完成该对应，并非断言任何论证都不可能。

五 证据卡D1 板式315 同串双GSL 基线得到确认

原始公报：中国A本PDF；美国A1本PDF。本地保存了原文件和所核页面。

证明点

中国本

美国本

多实际块及共源驱动

图2，BLK1—BLKz、CSL驱动器125

[0059]、[0065]，图2

同串双源端的顺序

[0106]—[0108]，PDF第15页；图14，PDF第33页

[0107]—[0109]，PDF第39页；图14

板式源区315及文字承接

[0118]，PDF第16—17页；图19、20，PDF第38、39页

[0119]，PDF第40页；图19、20

板式方式仍允许每串至少两条GSL

[0128]—[0129]，PDF第18页

[0129]—[0130]，PDF第41页

浮置CSL及衬底耦合擦除

[0119]—[0125]，PDF第17—18页；图21—25

[0120]—[0126]，PDF第40—41页

权利要求对同串双GSL及先后顺序的补证

权利要求6—8，第2页；14—15，第3页。其中15规定第二地选择线位于第三地选择线与共源线之间

权利要求6—8、14—15，PDF第43页；垂直堆叠另见16，第44页

 

必要短引：“at least two ground select lines GSL may be included in each NAND string”（US[0129]）。译文：每个NAND串可以包括至少两条地选择线。该段是明确选项；不是靠不同串各有一条GSL来凑两个器件。

固定连接链与顺序。 取图14的NS21—NS23一行说明：数据线BL→漏端SST→存储单元串→GSL22控制的内侧源端器件Q→GSL12控制的外侧源端器件R→CSL。CN[0118]／US[0119]把第二实施方式承接到图4—17，只把柱下第二型区改为板式315；CN[0128]／US[0129]又在第二实施方式操作说明之后明确允许双GSL。因此可将共源末端对应到315，但这是文字承接和结构映射，图19—20本身只画一层源端选择栅，不能在原图上自行补出第二层并称为原公开。

N对应多个BLK及柱113、沟道114、电荷存储结构；P对应柱上方SST和数据线331—333。中、美权利要求14—15进一步明确同一第二串的两条地选择线及其与共源线的顺序；这里的“第二／第三”是权项内部编号，不能直接代替图14的GSL标号。将这项顺序用于板式315，仍依赖上述说明书的实施方式承接，不主张原权利要求中有一项逐字列出全部组合。

最强有利内容。 D1确实提供板式源节点与同串两个源端器件的明确文字桥梁，不必从311—314条带方案重新构造这一核心。

最强不利内容。 图19仅画一个BLKj及其下方315，不能据此直接认定“同一块连续315必定覆盖所有BLK”；群间引出接触也未显示。若多个块的315原为不同物理片区，组合还需说明跨块共源连续性或互连，不能静默省略。

适配的电气边界。 此方式中111与315可形成PN结；擦除时CSL浮置，111由Vpre升到Vers，通过源端附近产生的空穴提升沟道电位。接入D2型X后，应使X接到R的共源侧315，源驱动在该擦除阶段可处高阻，衬底／阱偏置另行维持。不能把X当成源体永久短接线，也不应要求本实施方式保留第一实施方式的柱体直通衬底通路。新增接触的负载及跨块共源关系需要说明，但无需机械复制所有原始波形。

六 证据卡D2 仍是最接近的三维内部共源接触来源

原始公报：US20090267128A1 PDF；JP2009266945A PDF。

证明点

美国本定位

日本本定位

阵列外围接触引起源扩散电阻、源电位问题

[0010]—[0011]，PDF第34页

[0007]—[0008]，PDF第3页

平铺的连续源扩散层及内部接触采用理由

[0050]—[0053]、[0057]，PDF第35页

[0013]—[0016]、[0020]，PDF第4页

X同一下、上端与作用

[0145]—[0150]，PDF第39页

[0107]—[0112]，PDF第11页

周期／非周期与部分边界可省略

[0189]—[0191]，PDF第41页

[0150]—[0152]，PDF第15页

上层共同源线与内部X同时存在

[0193]—[0198]，PDF第41页

[0154]—[0159]，PDF第15页

权利要求

1、5、12—19，PDF第42—43页

1—5，PDF第2—3页；两本权项数量不同，不能套用号码

关键图

图13—16：PDF第14—17页；图19—22：第20—23页；图23：第24页；图24—26：第25—27页

图13—16：PDF第21—22页；图19—23：第22—23页；图24—26：第24页

 

必要英文短引：“source diffusion layer formed flat just under the memory cell array comprised of blocks”（[0051]）。译文：源扩散层平铺在由多个块构成的存储阵列正下方。

必要日文短引：“ベタ状にソース拡散層”（[0014]，译：呈整面／平铺形态的源扩散层）；“必ずしも定期的に設ける必要はない”（[0151]，译：不必一定周期设置）。后一句不能翻译成“已经明确规定每两块一接触”。

固定对象就是X。 源偏置驱动37→STL〔有上层共同线的变例还可经STL·common〕→X上端→同一个X下端→衬底21的P阱23中源扩散层24→源侧SGS器件→垂直存储串→漏侧SGD→位线。STL、24、X是三个节点／部件；不能用STL的延伸位置替代X的位置，也不能改跟踪外围插塞PSL或阱接触。

真实块及群组。 [0056]把BK定义为例如擦除单位；图23直接标出BK<0>、BK<1>、…、BK<n>及块间X。31L、31R只是阵列区域标号，本报告不以它们替代两个多块群。

需要区分两个论证层次：

• 在不要求群内无接触、也不要求独立源电位域的空间解释下，可选择阵列内部某一块边界的X，把其两侧连续的多个真实BK作群组对应。图23及实际BK序列支持这种结构映射S；其中未标出的具体BK编号不得伪装成原图逐一标注。

• 若论证还依赖某种可识别的接触分组规则，例如成对组织、组内省略X而组界保留X，则[0190]—[0191]只提供非周期和部分省略的选项E。选择哪几处、为什么选该间隔及与源电位约束如何兼容，仍需解释。不能把后一层的困难倒过来增加为权利要求16的必需条件。

采用理由及适配。 [0053]比较的是“内部块间接触”与“只有阵列外围接触”：内部供源缩短扩散层中的供电路径，有助源电位稳定；利用块间位置限制额外横向面积。这与D1板式315的分布供源问题相对应，属于明确的作用联系。将X落到315，并位于R之后，是比移植平面接触更直接的结构迁移。

最强反对意见。 D2没有同串第二源端器件；允许省略接触不是某一成组模式的指示；减少接触相对“每边界都设X”的设计可能增大最远供源距离。不能由“内部接触降低外围路径电阻”推出“少设接触同时必然降低电阻与面积”。跨块315是否共用、擦除浮置和接触负载仍需结合D1交代。

实际增量。 本轮把“D2适于板状连续源区”的结论落实到[0051]、[0057]及对应日文原页。上层STL·common、内部X共存和部分省略本已是已知内容，不重复包装为新发现。

七 证据卡C1 新增的日 英 韩平面交替接触族

原始公报：美国A1 PDF；日本A PDF；韩国A PDF；韩国B1 PDF。

检索入口为D2引证链中的US20060268612A1，再逐一取得日、韩原本。各版本的相同重点分别核验，未把美国段落号套到日、韩。

内容

美国A1

日本A

韩国A

实际block定义、交替CT1／CT2

[0008]、[0056]—[0058]；PDF第20、22页

[0015]—[0017]；PDF第4—5页

PDF第8页，BLK0、BLK1、BLK2正文

26接源扩散层23s

[0069]、[0072]；PDF第22—23页

[0027]、[0030]；PDF第6页

PDF第9页，源扩散层23s及共源线26正文

阱线与源线分离

[0063]、[0077]—[0078]

[0022]、[0035]—[0036]

PDF第8—9页，CPWEL、CT5

布局理由

[0079]—[0083]；PDF第23页

[0037]—[0040]；PDF第7—8页

PDF第9—10页

权利要求及附图

权利要求1、2、9、11；权项位于PDF第25—27页；图1为第2页，图2为第3页，图3—7为第4—8页

权利要求1—2，第2页；图1，第10页；图2—7，第11—12页

权利要求1—2等，第2页起；图1，第14页；图2，第15页；图3—7，第16—20页

 

韩国公报此处没有与美国相同的印刷段落号；Google网页的顺序编号不当作原始韩文段号。

短引与翻译：

• 英文：“source line contact portions CT2”（[0058]）——源线接触部CT2。

• 日文：“ソース線コンタクトＣＴ２が配置される”（[0017]）——设置源线接触CT2。

• 韩文：“소스선 컨택트 CT2가 배치된다.”（A本PDF第8页）——设置源线接触CT2。

完整对象和路径。 固定跟踪的是埋置共源线26在CT2位置接触源扩散层23s的部分。路径为：源线供源端〔未具体画出独立上层偏置驱动〕→CELSRC26→同一26在CT2处接23s→平面源端选择管S2→M0—M31串→平面漏端S1→CT1／插塞27→位线34。CT2是源接触位置／接触部，不能凭名称再虚构一个单独编号的金属插塞。CT4连接选择栅SGS，CT5连接阱，均不是本报告选定的共源导体。

块群构成依据。 BLK0与BLK1的相邻漏端共享CT1，BLK1与BLK2的相邻源端共享CT2；权利要求1描述这种沿第二方向的多块排列。可按漏端共享关系讨论块对，并把源接触界面理解为相邻块对的外边界。但图1只明确画出三个标号块；右／下侧第二个块的补齐依赖重复规则和阵列延伸，不能声称已经直接画了四个完整块。两侧多块的稳健性不优于K1图8—9。

最强有利内容。 独立于K1的dummy-string问题，提供真实擦除块、交替边界接触及可识别源导体26，减少“这种块对组织仅因虚设串控制才存在”的单一来源依赖。

最强不利内容。 此文献的“shunt”重点是SGD／SGS栅线分流，不是共源电位的分布供电。其所述速度及耦合改进不能转贴给26或CT2。[0082]—[0083]涉及阱接触位置、选择栅驱动距离，并非每N块设置源接触的电阻优化。平面漏源端沿位线方向交替的几何结构，在垂直阵列中也不当然保留。

组合用途。 可作“成对块／交替接触布局并不只出现于K1”的补充或替代检验材料。移入D1仍须把26／CT2的平面源扩散接触改为通往315的内部接触，并说明为何采用该间隔；这一步D2更直接。因此D1＋C1不能优于D1＋D2，D1＋D2＋C1也没有证明比D1＋D2＋K1更省解释。

八 证据卡K1 真实块对证据仍较强 但不是新发现

原始公报：KR100729365B1 PDF；US20070285985A1 PDF。

韩文权利要求10—11在PDF第4页；图8在第15页，图9在第16页；关键正文为第7—8页。美国本相应图9连接说明见[0052]、PDF第15页。韩文必要短引：“메모리 그룹은 반복적으로 배열되는”（权利要求11）——存储器群组重复排列。

固定对象102。 160共源偏置电路→跨接线路〔第8页承接图7A〕→位线层金属103→接触102→CSL源区→平面GST→存储串→平面SST。阱偏置140／141与虚设位线偏置180／181是另外的连接，不用于拼接102的O属性。

分组。 图8、9可识别MB(i−1)、MBi、MB(i+1)、MB(i+2)，中间CSL接触位于MBi／MB(i+1)源端界面；结合权利要求10—11，可将{MB(i−1),MBi}和{MB(i+1),MB(i+2)}对应为接触两侧的实际块对。此处的块不是串或行的改名。

编号异常必须保留。 韩文PDF第8页先明确102为CSL-BL接触、103为金属线，末句却把CSL-BL接触写为“(103)”。图9仍把接触和金属分别标为102、103；美国[0052]末句使用102。本文以图文交叉确认102，并明示原韩文不一致，不静默修订原文。

有利／不利。 组间位置及偏置链较清楚，支持严格两側多块检验；但整体组织与虚设串、虚设位线分段及其防误编程控制有关。第7页提及CSL跨接可减小电阻，这是可以与接触布局分开讨论的作用；不能因此断言其块对间距也独立于原有平面结构及虚设线安排。

用于D1的必要桥梁。 不把K1的平面SST／GST搬作柱端P／Q／R。保留D1双源端结构，由D2提供“在三维连续源区上做内部块间接触”的手段，K1只补块对边界组织。必须解释为何在D1的供源路径和可用接触空间约束下选择该组织，而不是只说“同属NAND”。

九 法文核验卡F1 有合格全文 但没有目标增量

原始公报：WO2010004047A1法文PDF；FR2933802A1法文PDF。

WO封面确认为法文原公开；FR封面确认2010-01-15公众可得。以下实质分析依据WO原版本：说明书印刷第14—18页（PDF第16—20页）、第38页（PDF第40页）；权利要求1在PDF第41—42页；图3在PDF第50页，图4A—4B在第51页。网页OCR编号不替代这些原页码。

必要短引：“parallèles entre eux et au plan principal du support”（权利要求1及说明书）。译文：彼此平行，且平行于支撑体的主平面。

所核结构。 图4B的源接触211→源块210→水平半导体条220上的源端选择器件（栅240）→存储器件（栅250）→漏端选择器件（栅260）→位线230。201是另设的body接触，不是211。在图3对应结构中，140与160是串两端选择栅；不能把它们都算成同一串源端Q、R。

最强有利内容。 这是正式早期法文3D NAND全文，具有真实源接触及层叠共源组织，可以排除“只发现法文界面”的问题。

最强不利内容和淘汰理由。 “垂直行”描述多层水平条的排列，不代表每条NAND串电流路径沿垂直半导体柱延伸。“bloc de source commune”是共源材料块，不是多个擦除块的群组。未建立211位于两个多实际块群之间。将该方案移入D1需要改变沟道方向、群组识别及源端器件结构，组合负担超过D2。

该族相对D1＋D2没有目标上的实质增量，不推荐加入主路线。没有把晚公开EP授权译文或网页法文机器翻译补入早期证据。

十 德文核验卡G1 原公开合格 属于已知来源

原始公报：DE102009023789A1 PDF；同源核对：US20090310425A1 PDF、CN101651144A PDF。

德文[0060]—[0065]，PDF第8—9页；[0068]—[0075]，第10—11页。图1、2分别在PDF第27、28页；图6在第32页，图7A、7B在第33、34页，图11在第37页。权利要求1、3—4在第21页：分别涉及衬底与垂直沟道、接触区的反型导通、上下选择栅及最低介质层厚度；未找到限定“实际多块群边界S_CT”的权利要求。

必要短引：“über einen Source-Kontakt S_CT”（[0063]）。译文：通过源接触S_CT。

固定路径。 共源线路CSL→S_CT→衬底100中的源区S→源侧受控通道→柱PL存储串→上选择器件→BL；[0072]说明读取时CSL偏置，衬底／阱100亦有其偏置。[0073]—[0075]讨论横向504A与纵向504B反型区及LS_PT控制，不能把well译词误当成共源接触身份变化。

有利／不利。 是实际德文垂直柱源接入公开；但仍未建立S_CT与真实多块群边界的关系。504A／504B可引出源侧器件解释的讨论，原文也用MOS器件表示反型层；本轮没有据此完成“两个不同、均与相应柱关联、按Q—R顺序串联”的器件身份证明。这里的保留不是因为两器件必须独立驱动，而是不能只凭两个反型区编号就认定两个权利要求器件。

其衬底体区直达柱体及相应擦除路径也不能不加解释地替代D1第二实施方式的板式315／PN结路径。更重要的是它本已属于用户指定不得重复包装的CN101651144A族，因此不增加独立来源，不消除第三篇必要性。

十一 落选记录 避免把“有共源”当成本轮成果

这些是筛查记录，不作为上述六卡之外的推荐核心候选。

文献

实际筛查结果及不采用原因

CN101257024A，2008-09-03；对应US20080067554A1，2008-03-20

中国原公报。美国[0036]、[0044]—[0051]描述层叠的水平阵列及跨层源插塞500；源与body可作等电位接触。GSL(1)、GSL(2)属于不同层，不能当同串双源端。未建立目标O3；移入D1还可能破坏所选源体关系。

CN101154446A，2008-04-02

中国原公报。[0036]—[0042]、图4涉及MBj−1／MBj／MBj+1及跨接区301；201／202主要是SSL／GSL连接，105为阱连接，不能将其作用归给CSL。源线103的跨接并未解决两侧多块群和垂直适配。

CN101933097A，2010-12-29；US20090161437A1，2009-06-25

中国原公报、美国原公报。题名虽含“分级共同电源线”，US[0032]—[0036]、[0055]—[0063]和CN图8说明的是全局／局部源线开关控制，目的在减少源线编程的功耗和负载。802／804不是两个柱相关同串源器件，没有群间物理接触布局。

US20080242008A1，2008-10-02

原公报。[0094]及权利要求19—20有共源板选项和吸收电流能力理由，但没有目标块群边界接触。[0039]柱两侧栅的描述也不能直接当成Q、R两个串联源端器件。相对D1＋D2不减少来源。

US20050128843A1，2005-06-16

原公报。[0130]—[0138]有CS、SL0、SH1／SH2、SL2网格及减小源电阻的理由；[0134]约每530条位线的间距不是每530个块。不得把位线间隔转成实际多块分组规则。

 

用户列明的US20110002178A1、US20100193861A1、US20100258947A1、US20110090737A1、US20100014350A1及相关中日韩族均按已知来源处理；本报告没有把它们换语言后计为新发现。对其他检索命中，不以仅取得PDF就声称已经完成全文逐项核验。

十二 两篇路线 三篇路线及最强反驳

路线

提供的技术关系

尚需解释／适配

本轮评价

D1板式315＋D2

D1提供N、P及双GSL的Q／R；D2提供同一X的接触身份、衬底源区连接、供源作用和真实块间布局

明确固定哪一X及其两侧实际BK；“群组”的结构映射；如依赖省略则说明选择规则；315跨块共源关系；擦除阶段高阻供源及阱偏置

仍是最简洁主路线；本轮[0051]／[0057]补强适配，但不等于创造性理由全部成立

D1＋D2＋K1

在上一行上增加实际重复块对及其源接触界面

K1平面／dummy语境向垂直布局迁移的理由，不能只剩三篇特征拼表

当群组组织受到较严格质疑时的备选；位置证据更强，技术迁移说明更多

D1＋C1

双源端柱串＋平面交替源接触

缺少D2已经提供的三维板式内部接触桥梁；C1严格两侧多块仍需延伸

不优于原两篇路线

D1＋D2＋C1

增加不依赖虚设串的交替块间接触来源

选择栅分流动机不等于源接触分组动机；图示两侧块数和垂直迁移仍需说明

可作对照，未证明优于K1，未减少篇数

改以F1或G1为起点

F1有源接触；G1有垂直柱及源接入

F1沟道方向和块含义不同；G1为已知族且缺O3，Q／R识别仍有争议

不推荐作为本轮更简路线

 

拟议主路线的连接关系（这是组合说明，不是任何一张原图）：

源驱动／上层源线 → 选定的块群边界接触X → D1板式共源节点315 → 外侧R → 内侧Q → 柱113上的存储串 → P → 数据线。

该X的空间位置由D2实际BK布局及所主张群组对应说明；电流进入315后到达R的共源侧，不在Q和R之间另开接点，也不旁路其中任何一个器件。若跨块315需要互连，应明确采用连续源区还是把源片区连接到共同源节点，两者不能混写成D1原图已经具有的同一结构。

采用理由应如何写到可检验的程度。 对于D1下方板式共源，在读取或其他需要源电位受控的阶段，沿半导体源层从外围供源可能形成压降；D2正针对这一问题给出内部接触。接触可以利用现有块边界的非存储空间。若选择降低接触密度，则需比较源层电阻、同时导通电流、最远供源距离及接触占地；不能没有参数就声称某个N块间隔必然最优。本轮证据并未给出适用于D1的特定N值或设计阈值。

专利权人最强反驳。 无效请求人把D2“每个边界都有X”的实例事后划成若干组，再用允许省略的一般选项为所选组界赋予含义；没有证明为何在D1的选择擦除和源浮置条件下会选择这一群组关系。K1／C1的交替布局有平面漏源排列或dummy线语境，其间距逻辑不能只凭同属NAND迁移。对这项反驳，D2平铺共享源层及内部供源的明示动机可以回应“根本不适配板式源区”，但尚不能单独消除对具体分组选择和跨块节点组织的质疑。

反面也不宜夸大：权利要求16并不要求保持D1全部操作波形、不要求源栅独立驱动，不要求群内绝无其他接触。即使同一篇未覆盖全部特征，也不能因此否定组合；关键仍是已证明的作用联系、具体落点和选择理由。

十三 分语种结论

中文

新独立来源／原公开资格。 未找到优于D2的新增中文核心证据；已取中国原始公报筛查

群间位置。 没有实质增强

采用理由与D1适配。 D1[0118]、[0128]—[0129]得到原页确认；另三篇中文候选不闭合O3

是否减少组合负担。 否

日文

新独立来源／原公开资格。 C1日本A本为新增族的合格原文；D2日本本为已知族

群间位置。 C1明确交替真实块接触，但严格两侧多块弱于K1原图

采用理由与D1适配。 D2[0014]、[0016]、[0020]是最有用的板状源区与动机补强

是否减少组合负担。 未证明能删去K1所补的组织关系

英文

新独立来源／原公开资格。 C1为新增独立族；其余关键增强主要在D2早段

群间位置。 不优于D2三维接触＋K1明确块对

采用理由与D1适配。 D2[0051]、[0053]、[0057]增强两篇路线的技术对应

是否减少组合负担。 解释负担有所减轻，文献数量未实质下降

韩文

新独立来源／原公开资格。 C1的KR20060122772A原公开合格；K1仍为已知基线；不采用晚于截止日的D1韩本

群间位置。 无比K1更强的新增垂直NAND群界证据

采用理由与D1适配。 C1脱离dummy语境，但未给出D1接触分组的直接理由

是否减少组合负担。 否

法文

新独立来源／原公开资格。 F1的WO与FR均为真实、合格法文全文

群间位置。 未建立目标实际块群

采用理由与D1适配。 层叠水平沟道方案不改善D1适配

是否减少组合负担。 无目标实质增量

德文

新独立来源／原公开资格。 G1为真实、合格德文全文，但属于已知CN101651144A链

群间位置。 未建立目标实际块群

采用理由与D1适配。 源体路径和单／双源端器件问题仍需说明

是否减少组合负担。 仅语言补强，无新增独立来源

 

十四 其他初筛命中及公开版本登记

下列七项完成了检索命中和资料取得，但未进入核心证据逐项论证。公开日期来自保存的公报索引，引用前仍应核验封面及具体段落；不把取得文件等同于已证明O1至O4，也不据公开号数量推算独立技术来源数量。

公开号

索引公开日

名称及状态

US20070012959A1

2007-01-18

Memory device。初筛命中，未形成可用于本轮目标的完整证据对应。

US20080006869A1

2008-01-10

Nonvolatile semiconductor memory。初筛命中，未形成可用于本轮目标的完整证据对应。

US20080048237A1

2008-02-28

Nonvolatile semiconductor memory device。初筛命中，未形成可用于本轮目标的完整证据对应。

US20090267139A1

2009-10-29

Three dimensional stacked nonvolatile semiconductor memory。初筛命中，未形成可用于本轮目标的完整证据对应。

US20110063910A1

2011-03-17

Three dimensional stacked nonvolatile semiconductor memory。初筛命中，未形成可用于本轮目标的完整证据对应。

US20110063913A1

2011-03-17

Three dimensional stacked nonvolatile semiconductor memory。初筛命中，未形成可用于本轮目标的完整证据对应。

US20110069550A1

2011-03-24

Three dimensional stacked nonvolatile semiconductor memory。初筛命中，未形成可用于本轮目标的完整证据对应。

 

US7978518B2于2011年7月12日公告，属于US20090161437A1／CN101933097A的分级共源线来源。早期A本已足以说明所核结构，B2不另计独立来源，亦不以其可能新增文字追溯补入A本。

US20100298451A1实际涉及重馏分加氢处理，与目标存储器结构无关，属于无关命中，排除出对比文件目录。CN103782344B为被评价专利，不计作在先对比文件。

十五 已知来源及晚公开版本处理

用户已明确列为已知的US20110002178A1、US20100193861A1／CN101794789A、US20100258947A1／CN101859778A、US20110090737A1、US20100014350A1／JP2010027097A，以及CN101937919A、CN101842849A和KR20110003764A、KR20100088829A、KR20100112862A、KR20110042526A，均不因换用其他语言而计作新增来源。本次汇总没有为未逐项重核的版本新增技术结论。CN101651144A及其德、美对应申请链已在G1卡单独分析。

D1韩国公开本KR20110092523A于2011年8月18日公开，超过截止日，不作为本轮合格韩文在先证据。晚公开同族只可用于追溯，不补入截止日前没有公开的关系。

十六 全部相关公报目录

本目录列30个已取得的相关公开或公告版本，包含核心、同族、落选和初筛文件。它是文件级清单，不是30个独立技术来源，也不是30篇均已完成全文逐项核验。点击公开号可访问原始公报。

公开号

公开或公告日

归类

核验用途

CN101154446A

2008-04-02

落选或同族

不作为主路线新增有效来源

CN101257024A

2008-09-03

落选或同族

不作为主路线新增有效来源

CN101651144A

2010-02-17

G1已知中文来源

具体证据与限制见对应文献卡

CN101933097A

2010-12-29

落选或同族

不作为主路线新增有效来源

CN102148059A

2011-08-10

D1

具体证据与限制见对应文献卡

DE102009023789A1

2009-12-31

G1

具体证据与限制见对应文献卡

FR2933802A1

2010-01-15

F1同族

具体证据与限制见对应文献卡

JP2006332424A

2006-12-07

C1

具体证据与限制见对应文献卡

JP2009266945A

2009-11-12

D2

具体证据与限制见对应文献卡

KR100729365B1

2007-06-15

K1

具体证据与限制见对应文献卡

KR100795646B1

2008-01-17

C1同族对照

具体证据与限制见对应文献卡

KR20060122772A

2006-11-30

C1

具体证据与限制见对应文献卡

US20050128843A1

2005-06-16

落选或同族

不作为主路线新增有效来源

US20060268612A1

2006-11-30

C1

具体证据与限制见对应文献卡

US20070012959A1

2007-01-18

初筛命中

日期为索引登记；未完成全特征核验

US20070285985A1

2007-12-13

K1

具体证据与限制见对应文献卡

US20080006869A1

2008-01-10

初筛命中

日期为索引登记；未完成全特征核验

US20080048237A1

2008-02-28

初筛命中

日期为索引登记；未完成全特征核验

US20080067554A1

2008-03-20

落选或同族

不作为主路线新增有效来源

US20080242008A1

2008-10-02

落选或同族

不作为主路线新增有效来源

US20090161437A1

2009-06-25

落选或同族

不作为主路线新增有效来源

US20090267128A1

2009-10-29

D2

具体证据与限制见对应文献卡

US20090267139A1

2009-10-29

初筛命中

日期为索引登记；未完成全特征核验

US20090310425A1

2009-12-17

G1申请链

具体证据与限制见对应文献卡

US20110063910A1

2011-03-17

初筛命中

日期为索引登记；未完成全特征核验

US20110063913A1

2011-03-17

初筛命中

日期为索引登记；未完成全特征核验

US20110069550A1

2011-03-24

初筛命中

日期为索引登记；未完成全特征核验

US20110194357A1

2011-08-11

D1

具体证据与限制见对应文献卡

US7978518B2

2011-07-12

落选或同族

不作为主路线新增有效来源

WO2010004047A1

2010-01-14

F1

具体证据与限制见对应文献卡

 

十七 检索入口与访问限制

本轮主要通过Google Patents全文、引证链及其托管的原始PDF取得材料。中、日、英、韩、法、德方向均实际检索；核心证据的公开语言、日期和关键原页分别核对，未把网页语言或摘要翻译视为该语种原公开。

CNIPA入口返回HTTP 412；Espacenet及PATENTSCOPE入口返回HTTP 403；J-PlatPat仅返回加载页面，KIPRIS未取得可用站内全文。DEPATISnet和INPI主页可读，但未完成动态高级检索。上述限制不等于相关数据库没有其他文献，也不构成穷尽检索声明。

原始公报、检索返回摘录、来源链接及核验图像已保存在本项目研究目录。关键证据采用原始PDF定位；机器提取文字仅作定位辅助。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、最终检索结论

按你设定的 2011年8月14日及以前实际公开、必须核验中文原始公开、不得用同族重复计数、并且严格追踪同一 O 导电对象的条件完成本轮定向补检后，结论可以收敛为：

本轮新增价值最高的中文原始公开是 CN1645515A，其对当前最薄弱的 O3“真实多块集合之间的位置关系”具有明显补强价值；新增价值最高的 3D NAND/source-well 文献是 CN101651144A，其对“3D 结构中的源接触＋CSL 浮置＋阱单独施加擦除电压”具有很强补强作用。

但是，仍未检出一篇截止日前中文原始公开，在同一个 3D NAND 实施方式中同时把“两个真实多块群＋位于群间的同一 O 导电部件＋O 下接共源区、上接源线＋Q/R 两个不同源侧器件＋O 位于 R 的共源侧＋source/well 分路”全部串起来。

因此，本轮结果能够减少 D1＋D2 的解释步骤，但还不能完全消除组合适配论证。

为了避免 O1—O4 在以下分析中发生对象漂移，我按现有权16工作定义处理：

  • O1：存在可识别的同一物理导电部件；

  • O2：该导电部件与衬底中的共源扩散区/源区形成电耦合；

  • O3：该导电部件位于多个实际 memory blocks 的群组之间；

  • O4：该导电部件参与向多个串的公共源提供、传递或稳定源极电位。

以下评价中的“直接公开／明确可选方案／图文支持的结构映射／未建立”均严格按这一口径。

二、本轮最重要的新文献：CN1645515A

1. 基本信息及时间核验

CN1645515A，《非易失性半导体存储器》
申请人：东芝株式会社（Toshiba Corp）
实际公开日：2005年7月27日，远早于截止日。数据库同时记录该日为 publication event。(Google Patents)

已实际打开中文公开公报 PDF，并核对图14—图18等原始附图，因此这里不是根据英文同族反推中文内容。

主要同族包括：

  • JP2005142493A，2005-06-02；

  • EP1530237A2，2005-05-11；

  • US20050128843A1，2005-06-16；

  • KR20050045861A，2005-05-17。

其 family ID 为 34431391。(Google Patents)

这不是 D2 的中文同族，也不是你列出的已知 CN101794789A、CN101859778A、CN101937919A、CN101842849A 的重复计数。

2. 为什么这篇是本轮 O3 最有价值的新发现

公报首先明确给出了真实的“存储单元阵列块53”。图18所示的存储阵列区包含若干存储单元阵列块53，每个块中又排列若干存储单元部件51。(Google Patents)

更关键的是正文紧接着写明：

  • 一个存储单元阵列例如具有约 530条 BL；

  • 阱并联线 SH2 和源极并联线 SH1 被设置在存储单元阵列之间；

  • 假定 SGD 与 SGS 之间的16个串联存储晶体管组成一个实际 block，则沿 I-I 方向存在约 2048 个 block。(Google Patents)

这是与 D2 很不同的一点。

D2 的典型关系基本是：

BK0 — X — BK1

即 X 位于两个相邻具体 block 之间。

CN1645515A 给出的则是更接近：

包含大量实际 block 的存储单元阵列
→ SH1
→ 包含大量实际 block 的下一存储单元阵列

因此，就**“群组层级”本身**而言，它比 D2 更接近权16的 O3。

但这里必须控制论述强度：

公报没有逐字写成“第一多个存储块组成的群组—SH1—第二多个存储块组成的群组”。

所以，我不建议把 O3 写成“直接公开”，而应写成：

O3＝图文支持的结构映射。

这是目前最稳妥、也最不容易被专利权人抓住“事后分组”问题的表述。

3. 必须追踪同一个导电对象：SH1

本篇如果用于权16，建议只把 SH1（源极并联线）定义为 O，不得把 CS、SL0、SH1、SL2 拼成一个虚构的“同一导电部件”。

中文公报图15—17及正文实际公开了：

扩散层18
→ 源极线触点 CS
→ 第一源极线 SL0
→ 第一通孔触点16
→ 源极并联线 SH1
→ 第二通孔触点17
→ 第二源极线 SL2。

正文明确列出了扩散层18、CS、SL0、通孔16、SH1、通孔17及 SL2。(Google Patents)

所以：

  • SH1 并不是 D2 那种本体直接从衬底扩散区延伸到上层源线的单根接触插塞；

  • SH1 与衬底源区之间隔着 16＋SL0＋CS；

  • 因而不能写“SH1 下端直接接扩散区18”。

这正是这篇文献相对于 D2 的最大弱点。

4. 上端、下端和偏置路径

对 SH1 而言：

下游至衬底方向：

SH1
→ 通孔16
→ SL0
→ CS
→ 扩散区18。

上游至公共源供电方向：

SH1
→ 通孔17
→ SL2
→ 源极线并联晶体管3
→ 电源互连垫5。

图18还明确存在源极线并联晶体管3；正文解释通过低电阻的 SL2 网络降低互连电阻和源极线电位升高，并由晶体管3控制 SL2 与接地电源互连垫之间导通/断开。(Google Patents)

特别是正文明确说明该设计用于降低源极线电阻以及控制源极线电压增加。(Google Patents)

因此，O4 的功能关联很强。

5. source / well 是否分路

这一点同样很有价值。

同一实施例明确区分：

  • SH1＝源极并联线；

  • SH2＝阱并联线。

图16/图17分别给出源极路径与阱路径，正文也把“连接到半导体衬底触点”的 SH2 和“连接到源极线触点”的 SH1 分开列出。(Google Patents)

因此可以相当有力地用于证明：

NAND 阵列中的源极公共互连与 well/body 偏置互连本来就可以采用分开的物理导电路径，而不是要求将源扩散层与阱永久短接。

不过，本篇的擦除方式不能用于主张“CSL 浮置”。它反而明确讨论擦除时使源极线保持适当正电位。因此：

source/well 分路：直接公开；
擦除时 source floating：未建立。 (Google Patents)

6. CN1645515A逐项评级

特征 评价 原因
O1 直接公开 SH1 是明确编号、独立可识别的源极并联线
O2 图文支持的结构映射 SH1 经16→SL0→CS到扩散层18，并非 SH1 本体直接落到扩散区
O3 图文支持的结构映射 SH1 设置在存储单元阵列之间，而阵列中存在大量真实 block；但没有逐字称“两侧块群”
O4 直接公开 SH1/SL2 源网络用于降低电阻并控制源极线电位
Q 直接公开 NAND 串具有源极侧选择晶体管 SGS
R 未建立 同一串只有一个明确 SGS，不是两个不同源侧器件
O位于R共源侧 未建立 R 本身不存在

权利要求方面，尤其可参照权利要求7、8、14—19：其中明确存在存储单元阵列块、第一源极线、与其连接的第二源极线，以及第二源极线按存储单元部件间距整数倍设置等限定。(Google Patents)

对本案的定位

我建议把它定位为：

“O3群组层级＋源极公共互连设计的强化文献”

而不是用它取代 D2 全部 O 特征。

三、第二篇重要新文献：CN101651144A

1. 基本信息

CN101651144A，《包括竖直立柱的存储器件及制造和操作该存储器件的方法》
申请人：三星电子株式会社
实际公开日：2010年2月17日。(Google Patents)

主要同族：

  • KR20090128776A，2009-12-16；

  • US20090310425A1，2009-12-17；

  • 后续 US8441059B2；

  • family ID 41414639。(Google Patents)

中文原始公开 PDF 亦已实际打开核对，包括图1、图2、图6、图19A/19B等。

2. 它是明确的截止日前 3D/竖直 NAND

正文直接写明：

“三维存储器件1000”具有多个竖直沟道/立柱 PL，沿同一个立柱形成 cell string CSTR。

并且：

  • 顶部为上选择晶体管；

  • 底部为下选择晶体管；

  • 二者之间为存储单元 MC；

  • 立柱底部沿公共源线 CSL 连接。(Google Patents)

所以这不是把平面 NAND 强行套入 3D 结构，而是真正的截止日前中文 3D NAND 原公开。

3. 同一个源接触对象：S_CT / 260B

这篇对 O1/O2 尤其有价值。

图2明确写：

公共源线 CSL 在源区 S 处耦接，并通过源极触点 S_CT访问。(Google Patents)

制造实施例进一步把该物理对象锁定：

  • 移除部分栅板以露出衬底100；

  • 在露出的衬底顶面形成源区 S；

  • 形成填充开口、并与下面源区 S 相连的导电接触插塞260B；

  • 该工艺形成图2/图3所示的 S_CT。(Google Patents)

所以可以明确追踪：

O = S_CT = 260B

而不是把几个不同的导体混成一个对象。

其后又形成上层接触294和导电线路296，与下面的源接触插塞260B连通。(Google Patents)

因此它对于“3D NAND 中公共源区确实可以通过独立源接触插塞向上引出”这一点非常强。

4. source 与 well/body 的分路及浮置操作——这是本篇最强价值

正文首先把源接触插塞 S_CT 和阱100区分开，并说明 S_CT 可采用与阱不同的掺杂类型。(Google Patents)

更重要的是擦除操作：

  • 所选块的 WL 接 GND；

  • BL 和 USL 浮置；

  • LSL 浮置；

  • CSL 浮置；

  • 阱100单独施加正擦除电压 VERS。 (Google Patents)

相应的方法权利要求20进一步概括为：

  • 下、上选择栅浮置；

  • 字线接地或正电压；

  • 半导体基板接受正擦除电压。 (Google Patents)

这对你所要求的目标 C 非常有利，因为它可以直接用于反驳类似：

“如果在3D NAND中增加公共源接触，就会不可避免地将源区和体区/阱永久绑在一起，从而破坏 D1 的擦除机制”

这种适配攻击。

至少从截止日前技术状态看，公共源路径与 well/body 的电位控制能够在操作上分离：CSL 可以浮置，而 Well 可以单独升到 VERS。

5. 但它不能补 Q＋R

这篇文献的字符串联关系仍然是：

USL — memory cells — 一个 LS_PT 下选择器件 — source side

没有在同一串源端明确给出两个不同源选择器件。

因此：

  • Q 可以建立；

  • R 不能建立；

  • 更不能据此直接证明 S_CT 位于“第二源端器件 R 的共源侧”。

另外，没有真实的“两侧多个 block 群＋S_CT 位于群间”结构。

6. CN101651144A逐项评级

特征 评价 原因
O1 直接公开 S_CT明确对应接触插塞260B
O2 直接公开 260B明确与衬底中的源区S连接
O3 未建立 没有两侧多个真实block群的位置限定
O4 直接公开 S_CT是公共源CSL的访问路径，并形成向上的源互连
Q 直接公开 明确一个下选择晶体管LS_PT
R 未建立 没有第二个不同的源侧选择栅器件
O位于R共源侧 未建立 R不存在

source/well 分路：直接公开。
擦除 CSL 浮置＋Well=VERS：直接公开。 (Google Patents)

对本案的定位

建议将其定位为：

D1＋D2的“3D源接触可实现性＋source/well操作兼容性”桥梁证据

而不是 O3 主证据。

四、第三篇辅助中文文献：CN101154446A

CN101154446A，《包括与选择线连接的跨接线的快闪存储器设备》
三星电子株式会社
实际公开日：2008年4月2日。(Google Patents)

主要同族包括：

  • US20080080246A1；

  • KR20080030169A；

  • JP2008091921A；

  • family ID 39256030。(Google Patents)

中文原始公开 PDF 已核对图4、图5等。

这篇文献最值得注意的是它同时告诉我们什么能算块间结构，以及什么绝不能算。

正文明确列出真实块：

MBj−1、MBj、MBj+1。(Google Patents)

并明确：

  • CSL 由相邻的 MBj 和 MBj+1 共享；

  • CSL 分段经相应位线焊盘与跨接金属线103相连；

  • 同时另有金属线105连接 pocket P-well。(Google Patents)

权利要求19明确是：

公共源极线＋经跨接区位线触点焊盘与 CSL 电连接的第二跨接线；

权利要求20明确“多个存储块”；权26则明确另一金属线向 pocket P-well 提供阱偏压；权27再次限定连接 CSL 的跨接线。(Google Patents)

因此它对源互连与阱互连是两个不同物理路径也有辅助价值。

但是，正文同时明确：

跨接区域301是在存储块 MBj 内部。 (Google Patents)

所以绝不能把301重新解释成：

“多个块群之间的空间”。

这一点在无效请求中反而很重要——它可以作为内部质量控制文献，防止把“块内跨接区”误写成 O3。

评级：

特征 评价
O1 直接公开（若O取金属线103）
O2 图文支持的结构映射
O3 未建立
O4 直接公开
Q 直接公开
R 未建立

source/well 分路：直接公开，即源路径103与P-well路径105分离。(Google Patents)

五、一个很重要但不能算本轮“中文成果”的目标B线索

检索中还锁定了：

US20100315875A1，Samsung，2010-12-16公开。

它在截止日前，但本轮核查到的该申请分支是美国公开，没有找到能够作为本轮成果提交的对应中文原始公开，因此不能重新包装成“中文专利成果”。(Google Patents)

然而它对目标 B 非常接近：

  • NAND string 明确是 vertical structure；

  • memory cells MC 竖直串联；

  • 源侧有两个不同 ground selection transistors TG1、TG2；

  • TG1、TG2 均位于 memory cells 与 CSL 之间；

  • 二者串联；

  • 还可以分别由 GSL1、GSL2 独立控制。(Google Patents)

所以它基本明确给出：

memory cells
→ Q
→ R
→ CSL

并且两个源侧器件是明确不同的实体。

但目前没有找到其中进一步明确：

R → 独立 source contact plug → substrate common-source diffusion

的 D2 式接触关系。

所以它只能作为外文 Q＋R 桥梁线索，不能回答本轮最难的“Q＋R＋O”的完整问题。

六、三篇中文新增证据放在一起看

文献 真实多块 群间O3 O下接源区 O上接源网络 3D垂直串 Q R Source/Well分路 CSL浮置擦除
CN1645515A 强 图文支持 经复合路径 强 否 是 否 强 否
CN101651144A 有block概念但非群间 否 直接 直接 是 是 否 强 直接
CN101154446A 是 否，仅相邻块 间接 强 否 是 否 强 未建立
D1 CN102148059A — — — — 是 是 是/双源端结构 有兼容性依据 有相关擦除机制
D2 US20090267128A1 两相邻块 两单块间 直接 直接 否 — — — —

由此可以看到一个非常清楚的“拼图”：

CN1645515A解决“为什么 source conductor 可以处在承载大量真实 block 的阵列集合之间”；

CN101651144A解决“这种源接触放到截止日前 3D NAND 后，独立源接触和 well/body 擦除偏置并不矛盾”；

D1解决“3D NAND＋两个源侧器件 Q/R”；

D2仍然是“同一个接触插塞本体下接共源扩散、上接源线并位于块边界”的最干净文献。

这比单纯依赖 D1＋D2 的论证链完整得多，但也说明为什么目前还不能声称已经找到一个新的单篇完美文献。

七、对你要求的五个问题逐一作最终回答

1. 是否找到比 D2 更强的 O3 中文原公开？

找到了“在 O3 群组层级这一单项上更强”的中文原公开：CN1645515A。

其优势是：

SH1 明确位于存储单元阵列之间，而同一公开又明确这些阵列方向上包含大量实际 block，正文甚至给出了约2048个 block 的量级。(Google Patents)

因此它比 D2 的简单：

BK0—X—BK1

更容易论证**“导电部件位于由多个实际块构成的阵列集合之间”**。

但需要非常明确地加一句：

CN1645515A只是在 O3 上比 D2 更强，并非在整个 O1—O4 上取代 D2。

因为 SH1 自身并不直接落到源扩散区，严格的同一导体直接性仍然是 D2 更好。

2. 是否找到真正“两侧均为多块集合”的群间源接触？

分两层回答：

若把 target 中明确允许的 source shunt 纳入“源接触/导电部件”范围，则 CN1645515A 已经达到“图文支持的结构映射”层级。

可以较稳地构造为：

多个实际 block 构成的第一存储单元阵列
→ SH1
→ 多个实际 block 构成的第二存储单元阵列。

但是，仍没有达到最理想的“直接文字公开”层级：

第一多个 blocks 组成 group A
→ 一根同一 contact plug O
→ 第二多个 blocks 组成 group B，

并且该同一 plug 自身下端直接接 source diffusion、上端直接接 CSL。

因此不能把“图文支持的群间 source shunt”写成“明确公开了一根群间 vertical contact plug”。

3. 是否找到能显著降低 D1＋D2 适配争议的单篇3D NAND桥梁？

找到了一篇能明显降低一部分适配争议的中文3D NAND桥梁：CN101651144A，但没有找到一篇单篇完成全部适配。

CN101651144A解决了两个很实际的问题：

  1. 截止日前 3D vertical NAND 中已经明确存在独立 source contact plug S_CT/260B → substrate source region S；(Google Patents)

  2. 在同一3D架构中可以做到CSL浮置而well单独施加 VERS。(Google Patents)

因此，把 D2 的源接触思想用于 D1 时，“3D 结构能不能有这种源接触”和“会不会破坏 well/body 擦除偏置”两个争论点明显变弱。

但它没有第二个 R。

所以：

它是很好的“局部适配桥梁”，不是 Q＋R＋O 单篇桥梁。

4. 是否足以将当前 D1＋D2 主组合减少解释步骤？

是，可以实质减少，但不能全部消除。

当前更好的无效论述不应再只是机械地说：

D1＋D2即可得到权16。

而可以形成更连续的技术证据链：

D1：3D vertical string＋同串两个源侧器件 Q/R
↓
CN101651144A：同代3D NAND已经实际采用独立源接触插塞，而且 CSL 与 Well 可在擦除时分开控制
↓
D2：在块边界使用同一 source-contact plug 下接共源扩散、上接源线
↓
CN1645515A：源公共互连/源并联导体本来就可以布置在承载大量真实 blocks 的阵列集合之间，以降低源互连电阻、稳定源极电位。

这样至少把原来最容易受到攻击的两个跳跃：

“平面块间source contact → 3D结构是否能装进去”

以及

“增加source contact → 是否破坏D1的well/body擦除机制”

分别用截止日前具体技术证据桥接了。

真正还没有消除的是：

为什么/如何把 D2 的同一 O 精确放到 D1 第二源端器件 R 的共源侧，同时选择“每多个块才设置一次”的群间位置。

5. 最后剩余的具体缺口是什么？

严格来说，本轮未检出以下这一篇“理想中文截止日前文献”：

一个截止于2011年8月14日的中文原始公开，在同一个真实3D NAND实施方式中，同时公开：

真实多块集合 A
→ 同一个物理 O
→ 真实多块集合 B；

并且 O 本体能够连续追踪为：

O 下端 → substrate common-source diffusion/source region
O 上端 → source line/CSL；

同一垂直 NAND string 又明确具有：

memory cells → Q → R → common-source node → O，

其中 Q、R 是两个不同的源端栅控器件，且 O 完全位于 R 的共源侧，而不是 Q/R 之间，也不旁路 Q 或 R；

同时 source access 与 well/body access 分开，并最好进一步明确：

erase 时 CSL/source 可浮置或高阻，而 well/body 单独接受 erase bias。

现有文献分别把这个链条的各段公开得很好，但没有在一篇截止日前中文原始公开中闭合整个链条。

这里应严格表述为：

“经本轮定向检索未检出”，而不能表述为“截止日前不存在”。

八、对当前无效方案的实际使用建议

如果现在就进入无效请求书的证据组织，我认为最有价值的调整是：

不要用 CN1645515A 替换 D2，而是让它专门补 D2 最弱的 O3；不要用 CN101651144A 替换 D1，而是让它专门承担 D1＋D2 的 3D source-contact 与 source/well 兼容性桥梁。

换言之，主干仍可保持：

D1＋D2

但外围论证变成：

D1＋D2＋CN1645515A（O3的多块集合位置依据）＋CN101651144A（3D源接触及source/well适配依据）

其中 CN101154446A 更适合作为辅助证明“公共源互连与P-well偏置可以采用不同金属路径”，以及防止将“块内跨接区域301”误认成群间位置，而不建议让它承担 O3。

就本轮中文检索结果而言，CN1645515A 是最值得加入当前权16无效材料的新文献，CN101651144A 是第二优先级、但在适配论证上非常重要的桥梁文献。 这两篇并没有消除最后一个“同一3D实施例中的 Q→R→O＋真实多块群 O3”缺口，却明显比仅靠 D1＋D2 直接跨越该缺口更稳。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

限定条件を固定して再検索した結果、結論は次のとおりです。

D2（JP2009266945A）を Target A について上回る、2011年8月14日以前公開の別の日本語公報 O3 は確認できませんでした。 むしろ D2 自身が、今回の最重要条件である「実際の複数ブロック間」「同一コンタクトプラグ」「基板内共通ソース拡散層→ソース線」「非周期配置可」「一部ブロック間ではコンタクト省略可」をかなり直接的に一文献内で開示しています。(Google Patents)

一方、D1＋D2 の適用を補強する橋渡し資料は複数見つかりました。中でも、(i) JP2005142493A はソース系統と well/body 系統を分離して扱い、消去時にソース線を接地から切り離せることを明示し、(ii) JP2006313925A は「実際の NAND ブロック」を明確に定義した上で特定ブロックからソース線コンタクトを削除する実施形態を開示し、(iii) JP2010093269A は垂直 NAND において n 型共通ソース領域と P-wall が PN 接合で別領域であることを開示します。ただし、この三要素を一つの O3 の一実施形態に統合した文献は見つかりませんでした。(Google Patents)

1. 基準文献 D2 — JP2009266945A

公開：2009年11月12日、「三次元積層不揮発性半導体メモリ」。優先日2008年4月23日です。(Google Patents)

これは今回の Target A に対して依然として最重要です。

図1では NAND フラッシュを「各々が消去の一単位となる複数のブロック」とし、具体的に BK, BK<i+1> を示します。基板内のソース拡散層24は全ブロックに共通であり、P_SL を介してソース線 SL・M1 に接続されます。したがって、単なる隣接 string を block と読み替えたものではありません。(Google Patents)

第一実施形態の図13、14では BK, BK<i+1> がそれぞれ積層導電層、ビット線、導電層を貫通する半導体柱 AA を有する実際の3Dメモリブロックとして説明されています。(Google Patents)

そして請求項1が極めて直接的です。

  • 第一、第二ブロック。

  • 両ブロックに共通の基板内ソース拡散層。

  • 第一、第二ブロック間のコンタクトプラグ。

  • そのプラグ下端がソース拡散層に接続。

  • 上端が積層導電層より上のソース線に接続。

という連鎖を一つのコンタクトプラグについて規定しています。(Google Patents)

さらに図23の「シャントエリアの全体構造」では、固定して追跡すべき部材は コンタクトプラグ X です。X は下端がソース拡散層24、上端がソース線 STL に接続され、ブロック BK<0>…BK 間に配置されます。重要なのは、公報が明示的に、

  • シャントエリア SH と X は必ずしも定期的に設けなくてよい。

  • ブロック間エリアの一部に X が設けられていなくてもよい。

と記載する点です。これはユーザーが指定した「非周期的配置」「一部のブロック間でコンタクト省略」にそのまま対応します。図23、シャントエリア全体構造の記載です。(patents.google.com)

したがって D2 は、Target A については単なる「2ブロック間コンタクト」の文献ではありません。多数の実ブロック BK<0>…BK を前提に、ブロック間 X を間引けるところまで開示しています。

ただし D2 の弱点は Target B です。基本構造はワード線群の下に SGS 一段があり、その下が共通ソース拡散層24です。請求項1も最下層を第二セレクトゲート線 SGS とするだけで、memory cells → Q → R → common source の二段ソース側素子を開示しません。(Google Patents)

2. O3候補として最も有用な橋渡し — JP2005142493A

公開番号 JP2005142493A、公開日 2005年6月2日、「不揮発性半導体記憶装置」。図5～9が第一実施形態です。(Google Patents)

block / group

図9では符号 53 = メモリセルアレイブロック が複数配置され、各ブロック53には複数の NAND 型メモリセルユニット51が配置される、と明記されています。請求項1も「複数のメモリセルユニット」が配置された「メモリセルアレイブロック」を明示します。(Google Patents)

ただし注意が必要です。後続記載では約530本の BL を「一つのメモリセルアレイ」と呼び、そのメモリセルアレイ間に SH1/SH2 を置くため、これをそのまま「複数の claim-level block 群の間」と読み替えるのは安全ではありません。ユーザー指定の禁止事項に従い、ここは D2 と同等の block-group 証拠とは評価しません。(Google Patents)

固定するソース部材と基板接続

図6～8では、

  • n型拡散層18

  • ソース線コンタクト CS

  • 第1ソース線 SL0

  • ソースシャント線 SH1

  • ビア17

  • 第2ソース線 SL2

が区別されています。したがって SH1 を CS と同一の一本の導体と合成してはいけません。(Google Patents)

ソース側の直接的基板コンタクトは CS であり、CS は n型領域18側へ形成されます。公報は CS と CB の形成について、p型ウェル26への落ち込みを避け、n型領域18とのコンタクトを確保することまで説明しています。(Google Patents)

したがって、Target A の「同一部材が block groups 間から substrate diffusion まで一本で伸びる」という点では D2 の X より弱いです。

source potential

一方、電気的機能の橋渡しは非常に強いです。公報は SL0/SL2/SH1 をソース接地配線網として構成し、配線抵抗を低減し、ソース電位上昇を抑えることを説明しています。(Google Patents)

Target C — source / well 分離

ここが本公報の最も強い点です。

符号表で、

  • 18 = n型拡散層

  • 19 = p型拡散層

  • 26 = p型ウェル／半導体基板

  • CS/CSL = ソース線コンタクト

  • SB = 基板コンタクト

  • SH1 = ソースシャント線

  • SH2 = ウェルシャント線

を明確に別部材として定義しています。(Google Patents)

さらに消去について、

ウェルに正電位を印加して消去する場合、メモリセルに接続されたソース線をウェル電圧以上の正電圧に保つ

必要があると説明します。そしてそのために SL2 と接地パッド5との間を導通／非導通の両状態にできるソース線シャントトランジスタ3 を設けます。(Google Patents)

これは Target C に非常に有効です。つまり、少なくともこの公報では「source diffusion/contact を追加したら p-well と常時同電位になる」という構造ではありません。well/body 系は SB/SH2、source 系は CS/SH1/SL0/SL2 という別経路であり、消去時には source-to-ground 経路を遮断可能です。

評価:
Target A = 補助。
Target B = ×（SGS 一段）。
Target C = 非常に強い。
D2 の X を source/well 恒久短絡と解することを抑える橋渡し資料として有用です。

3. 「一部ブロックでは source contact を省略」の独立証拠 — JP2006313925A

公開番号 JP2006313925A、公開日 2006年11月16日、「半導体記憶装置」。(Google Patents)

この公報は今回の検索で、D2以外に「コンタクト省略」を最も明確に出した日本語公報です。

まず「ブロック」を曖昧に使っていません。図33について、

同一ワード線・選択ゲート線を共有する NAND セル群を1ブロックと定義し、1-L（L=0～N）が1個のブロックである、と明記します。S2 のソースは共通ソース線 CS に接続されます。(patents.google.com)

本実施形態では、

  • 端ブロック = 2-0, 2-N = NAND-B

  • 内部ブロック = 2-1～2-(N-1) = NAND-A

と具体的に区別します。(patents.google.com)

そして図7、8について、

NAND-B（ブロック2-0, 2-N）ではソース線コンタクトを削除し、内部の NAND-A ブロックには通常のソース線コンタクトを残す、と明記します。理由は端ブロックの SG2 と source contact のショート回避です。(Google Patents)

また、ソース線用配線層22自体は残してもよく、コンタクトだけ削除する態様も明記されています。(Google Patents)

これは重要な独立証拠ですが、「複数ブロック群ごとに1個の source contact」ではありません。端の特定ブロックだけをコンタクトレス化する技術です。

評価:
Target A の「一部ブロックで contact を省略できる」一般的な物理的実現可能性 = 強い。
「group間の一つの source conductor」 = ×。
Target B = ×。
Target C = 特段の強化なし。

4. 垂直 NAND で source diffusion と body を別領域として扱う資料 — JP2010093269A

JP2010093269A、公開日 2010年4月22日、「垂直型半導体装置及びその形成方法」。(Google Patents)

本公報は Target A の block-group 文献ではありませんが、Target C の垂直 NAND 側の橋渡しとして有用です。

セル領域に P-wall 104 を形成し、その上に n型高濃度の共通ソース領域106 を形成します。106 は共通ソース線 CSL として機能し、P-wall 104との間には PN接合が形成されます。符号表には独立した 共通ソースコンタクトプラグ107 も明示されています。(Google Patents)

また、共通ソース領域106上には垂直な接地選択構造150/GST があり、その半導体構造158の一端が106に接触します。したがって、

vertical memory string → GST → n+ common-source region 106

という物理構造を示します。(Google Patents)

ただし GST は一段だけです。Target B の Q→R の二段構造にはなりません。

評価:
Target A = ×。
Target B = ×（一段のみ）。
Target C = ○。特に「n+ common source diffusion と p body/wall は同一領域ではなく PN 接合」という垂直 NAND の物理的裏付け。

5. Target B の限定検索結果

ここは今回の検索で最も明確な negative result です。

2011年8月14日以前に実際に日本語公開された資料では、垂直ピラー NAND において

memory cells → source select Q → independent source-side gate R → common source

かつそのさらに source 側に source contact がある、という一連の構造を確認できませんでした。

JP2007513455A（2007年5月24日）は複数の直列選択デバイスを開示し、底部選択デバイスを global source line 側に置く技術を含みますが、その具体的3D実施例は基板上に積層した横方向の TFT channel stripe です。垂直 pillar NAND ではないため Target B の目的文献には数えません。(Google Patents)

逆に、構造的にほぼ Target B そのものとなる JP2012146350A では、U字状シリコンピラーの SGS とソース線 SL の間に追加の G-SGS を配置しています。しかし公開日は 2012年8月2日で、指定カットオフ後です。したがって無効資料として今回の集合には入りません。(Google Patents)

この late document の存在は検索語・構造認識のチェックにはなりますが、先行技術証拠にはしていません。

6. JP2008042001A はなぜ主候補から外したか

JP2008042001A、2008年2月21日は、一見すると非常に魅力的です。ソースシャント SH1 を「隣接する複数ブロックのビット線間」に置き、第1ソース線と第2ソース線を接続すると記載します。また従来技術について「ブロック単位で周期的にソースシャント線」を設けることも説明しています。(Google Patents)

しかし実施形態で、その「ブロック」は実質的に 100～150本のビット線構造 BL のまとまりとして使われています。(Google Patents)

今回の禁止事項に従えば、これを D2 の BK のような「消去単位としての実メモリブロック」と同一視するのは危険です。そのため O3 の主証拠からは外しました。

また SH1 自体は基板 n+ 拡散層4に直接降りる一本の導体ではなく、

diffusion 4 → CS → SL1 → Via1 → SH1 → Via2 → upper source line

という複数部材です。(Google Patents)

これも「別導体の位置・接続を一つに合成しない」という指定に従い、D2 の X と同等とは扱っていません。

最終判定

論点 最終結果
D2 より強い O3 日本語公報 見つからず。Target A について D2 が依然最も直接的
実際の複数 memory blocks 間の同一 source contact D2 が最強：BK間の X、source diffusion 24→X→STL/SL
一部ブロック間で contact 省略 D2 自身が明示。JP2006313925A も別形態で独立補強
非周期 contact 配置 D2 自身が明示
「複数ブロックごとに1 contact」という明示的 group ratio 新規文献では確認できず
Target B：Q→R→common source の垂直 NAND カットオフ前日本語公報では確認できず
source/well 別経路 JP2005142493A が強い：CS/SH1 と SB/SH2 を分離
erase 時 source-to-ground を切断可能 JP2005142493A が明示：SL2－GND 間にシャントTr3、導通/非導通
垂直 NAND で source diffusion と body/well が別 JP2010093269A：n+ CSL 106 と P-wall 104 が PN junction
D1＋D2 の単一文献による完全な橋渡し 見つからず
D1＋D2 を物理的に補強する複数独立文献 見つかった

したがって無効資料の組み立てとして技術的に最も有用なのは、D2 を Target A の中心に据えたまま、JP2006313925A で「実ブロック単位で source contact を意図的に省略できる」こと、JP2005142493A で「source network と well/body network は別で、erase 時には source-to-ground を切断可能」なこと、JP2010093269A で「垂直 NAND の n+ common-source diffusion と p-body/wall が PN 接合で別領域」であることを補強する構成です。これらは D2 の X を別の導体と合成せず、それぞれ独立した技術事項として使えます。(Google Patents)

一方、claim 16 の Q/R 二段 source-side transistor まで D2 の block-between X と一つの pre-2011-08-15 日本語実施形態で結びつける橋は、今回の限定検索では得られませんでした。ここが残る最大のギャップです。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

최종 정밀검색에서는 2011-08-14까지 실제 공개·공고된 한국어 공보만 남기고, 기존 D1/D2/K1/S1/B1/B2/E1/C1의 동일 패밀리는 신규 독립 기술원에서 제외했습니다. 결론부터 말하면, 이번 검색에서도 청구항 16의 엄격한 O1→O2→O3→O4와 Q/R을 한 실시예에서 모두 연속적으로 충족하는 신규 한국 공보는 확인되지 않았습니다. 가장 남는 공백은 O2, 즉 “양측에 각각 복수 블록이 있는 두 그룹의 경계에만 동일 source contact를 두고 내부 블록 경계에서는 이를 생략하는 구조”입니다.

CN103782344B 청구항 16은 실제로 “복수 블록”, “복수 블록의 그룹들 사이에서 기판에 결합되는 conductive feature”, 그 feature에 의한 common-source bias, 그리고 동일 pillar에서 source select device와 그 아래 common source측의 별도 source-gate device를 요구합니다. (Google Patents)

여기서는 다음처럼 고정하여 판정했습니다: O1=실제 복수 memory block, O2=복수 블록씩으로 이루어진 두 그룹 사이의 동일 도전성 feature/source contact, O3=그 동일 feature가 기판 내 source diffusion/source region까지 연결, O4=그 동일 경로가 CSL/common-source potential을 공급·안정화, Q=수직 string에서 memory cells 바로 source측의 제1 source-select device, R=Q와 common source 사이의 별도 제2 source-side gate device. 표에서 직접=직접 공개, 선택=명시적 선택사항, 구조매핑=도면+본문에 근거한 구조적 매핑, 미확립=미확립입니다.

한국 공보 O1 O2 O3 O4 Q R 핵심 용도
KR20030093787A, 2003-12-11 직접 미확립 직접 구조매핑 미확립 미확립 인접 실제 블록 사이의 source contact 58 → substrate active region 54 → CSL
KR20080030169A, 2008-04-04 직접 미확립 미확립 구조매핑 미확립 미확립 실제 MBj−1/MBj/MBj+1 + block-pair CSL + source/well 별도 strap
KR20080003863A, 2008-01-08 미확립 미확립 직접 직접 미확립 미확립 substrate source-region interconnect + ARVSS + erase floating
KR20090064927A, 2009-06-22 직접 미확립 미확립 구조매핑 미확립 미확립 CSL path 142/143와 P-well path 144의 명확한 분리
KR20090074431A, 2009-07-07 직접 미확립 미확립 직접* 미확립 미확립 복수 block/mat + CSL driver와 well driver 분리
KR20100089014A, 2010-08-11 미확립 미확립 미확립 미확립 직접 직접 수직 string의 MC → TG1/TG2 → CSL
KR20100105538A, 2010-09-29 직접 미확립 미확립 직접* 미확립 미확립 block별 local CSL에 source bias를 선택적으로 전달
KR20100121129A, 2010-11-17 미확립 미확립 직접 직접 미확립 미확립 CS contact → source region → grounded CSL

*는 O4의 source-bias 기능 자체는 직접 공개되지만, 청구항 16의 O2/O3와 동일한 물리적 feature가 연속적으로 추적된다는 뜻은 아닙니다.

1. A축에서 가장 중요한 신규 자료

KR20030093787A가 “실제 블록 사이 물리 source contact”에는 가장 직접적입니다. 공보는 복수 셀 블록(40)을 명시하고, 각 블록의 GSL이 인접 블록 GSL과 마주보며, 그 사이 제2 활성영역(54)에 **소스 콘택 패턴(58)**을 접속하고, 바로 그 활성영역(54)에 불순물을 주입하여 common source line을 형성한다고 합니다. 또한 각 블록은 복수 cell string이고 인접 블록끼리 common source line을 공유합니다. 따라서 번호를 고정하면 58 → 54 → CSL이라는 동일 물리 경로가 성립합니다. (Google Patents)

다만 이 문헌의 한계는 명확합니다. block | contact | block은 공개하지만 복수-block group | contact | 복수-block group이나 “일부 block boundary에는 contact가 없고 매 N블록마다만 contact”라는 패턴은 공개하지 않습니다. 따라서 O2는 미확립으로 유지해야 합니다.

KR20080030169A는 그 다음으로 A에 가깝습니다. 도 4가 아예 MBj−1, MBj, MBj+1이라는 실제 block 번호를 사용하고, MBj와 MBj+1이 CSL을 공유한다고 명시합니다. 그 CSL은 strapping region 때문에 두 부분으로 나뉘고, 두 부분이 bit-line pad를 거쳐 metal line 103에 연결됩니다. (Google Patents)

더 중요한 점은 같은 실시예에서 포켓 P-well에는 별도의 metal line 105가 연결된다는 것입니다. 즉 source-side strap 103과 well-side strap 105를 별도로 구현하고 있습니다. (Google Patents)

하지만 여기서도 103은 청구항 16의 “group boundary에서 substrate diffusion까지 내려가는 동일 conductive wall/contact”는 아닙니다. 따라서 O3는 미확립, O4만 구조적 매핑으로 두는 것이 안전합니다.

2. B축 Q/R은 KR20100089014A가 매우 강합니다

KR20100089014A는 이번 검색의 가장 중요한 신규 B자료입니다. 2010-08-11 공개된 한국어 원공보이며, 수직 NAND string(NS)에 복수 memory cell(MC)을 두고 common source line(CSL) 쪽에 적어도 한 쌍의 ground-select transistors TG1, TG2를 둔다고 명시합니다. 이 두 소자는 MC와 CSL 사이에 직렬로 배치되고 그 사이의 신호 전달을 제어합니다. 따라서 청구항 16식 명칭으로 바꾸면 구조적으로:

MC → Q → R → CSL

이 직접 성립합니다. (Google Patents)

공보가 TG1/TG2 중 어느 것을 “Q” 또는 “R”이라고 부르는 것은 아니므로, Q/R이라는 명칭 자체는 청구항 대응 명칭입니다. 그러나 “두 개의 source-side devices가 MC와 CSL 사이에 직렬 존재한다”는 사실 자체는 직접 공개입니다.

특히 주의할 점이 있습니다. 이 문헌의 contact plugs 170은 ground-select gate electrode를 GSL에 연결하는 gate contact입니다. TG2의 CSL측에서 substrate/source diffusion으로 내려가는 청구항 16식 source contact가 아닙니다. 따라서 “R 바깥쪽에 동일 conductive source feature”까지 KR20100089014A에서 읽어내면 과도합니다. (Google Patents)

B1(KR20100088829A)과도 구별됩니다. B1의 한국출원은 KR10-2009-0007945이고, KR20100089014A는 KR10-2009-0083148이며 미국 대응문헌은 별도의 KR10-2009-0008041 및 0083148을 기초로 표시합니다. 따라서 이번 정리에서는 B1 동일 출원 패밀리의 단순 재발견으로 계산하지 않았습니다. (Google Patents)

3. O3/O4 물리 경로 보강

KR20080003863A는 블록 그룹 문헌은 아니지만 “conductive source path가 실제 기판 source 영역까지 내려간다”는 O3/O4 보강이 강합니다. 공보는 substrate의 N+ source-line region(618)을 source/drain region과 array source-line structure 사이의 interconnect로 사용하고, array source line ARVSS(112)를 ARVSS contact(132)와 metal VSS line(134)에 연결합니다. 읽기 때 source-select gate를 지난 전류가 ARVSS로 흘러 선택 블록의 전류를 모은다고 설명합니다. (Google Patents)

더구나 이 문헌은 **“소거시에 ARVSS는 플로팅 상태로 남겨진다”**고 명문으로 공개합니다. 따라서 Core C에서 “common source가 erase 동안 반드시 P-well/body와 영구 단락되어 있어야 하는 것은 아니다”라는 기술적 보강에는 매우 직접적입니다. (Google Patents)

KR20100121129A도 물리 연속성은 깔끔합니다. 공통 소스 콘택 CS가 grounded CSL ↔ source region 401S를 직접 연결하고, CSL은 SST를 통해 string에 선택적으로 접속됩니다. 다만 복수 string이 하나의 block을 이루는 통상의 평면 구조여서 O2나 수직 Q/R에는 도움이 되지 않습니다. (Google Patents)

4. Core C — source와 well/body 분리에는 새 자료가 상당히 좋아졌습니다

가장 명확한 것은 KR20090064927A입니다. 이 공보는 복수 memory block을 명시하면서, 동일 실시예에서:

CSL → CSL-BL contact 142 → DBLa2 → metal line 143

과

P-well → 별도 DBLa1 → metal line 144

를 분리합니다. 후자의 144에는 실제로 동작 모드에 따라 변하는 well bias voltage가 공급된다고 명시합니다. 즉 “CSL metal path와 P-well bias path가 별도”라는 점은 추론 수준이 아니라 직접 공개입니다. (Google Patents)

여기에 KR20090074431A가 회로 레벨에서 보강합니다. 각 mat에는 복수 blocks가 있고, 제1 plane에서 common source line driver 114와 well-voltage driver 115를 따로 두며, 제2 plane에서도 214와 215를 별도로 둡니다. (Google Patents)

따라서 Core C는 신규 독립 자료만으로도 다음 세 층위가 확보됩니다.

  • 물리 배선 분리: KR20090064927A — 142/143 vs 144

  • 회로 구동 분리: KR20090074431A — CSL driver 114/214 vs well driver 115/215

  • erase시 source floating: KR20080003863A — ARVSS floating

이 세 공보는 서로 다른 기술 포인트에서 source와 well/body를 묶어야 한다는 가정을 약화시키는 기술적 근거가 됩니다. 다만 이것은 기술요소 매핑이며 무효·진보성에 관한 법률적 판단 자체를 의미하지 않습니다.

5. O4의 “실제로 source potential을 공급한다”는 기능 보강

KR20100105538A는 물리 contact보다는 기능적으로 매우 명확합니다. 도 2가 복수 NAND flash block의 hierarchical CSL 구조이고, local switch logic이 global CSL의 신호를 선택된 block의 local CSL로 선택적으로 통과시키며, 별도 switch가 local CSL에 소정 전압을 놓습니다. 즉 “선택된 block/string common source에 source potential을 공급·제어한다”는 O4 기능은 직접 공개입니다. (Google Patents)

다만 그 switch는 block-group boundary의 substrate-reaching conductive wall이 아니므로 O2/O3와 하나의 동일 feature로 합쳐서는 안 됩니다.

6. 엄격한 O2에 대한 최종 판단

이번 검색에서 다음 표현에 해당하는 2011-08-14 이전 한국어 공보의 직접 공개는 확인하지 못했습니다.

“매 N개의 memory block마다 source contact”, “일부 block 사이의 source contact 생략”, “비주기적 source contact”, 또는 특히

[block + block + …] | source-contact-to-substrate | [block + block + …]

형태에서 양쪽이 모두 실제 복수 block group인 구조입니다.

가까운 선행기술은 두 부류로 나뉩니다. KR20030093787A는 block | contact 58 | block 수준까지 직접 가고, KR20080030169A는 실제 복수 block 배치 + 인접 block-pair 공유 CSL + source strapping까지 갑니다. 그러나 어느 쪽도 청구항 16처럼 내부 block boundary의 contact가 생략되어 “groups of a plurality of blocks”의 경계만 conductive feature가 남는다고 명시하지 않습니다. (Google Patents)

따라서 O2를 “인접 두 블록 사이 source contact”로 완화하면 KR20030093787A가 강하지만, 사용자가 지정한 엄격한 의미로는 미확립이라는 것이 최종 판정입니다.

최종 정리

이번 추가검색으로 가장 실질적으로 보강된 조합은 다음과 같습니다.

  • A 물리구조: KR20030093787A + KR20080030169A

  • B Q/R: KR20100089014A

  • O3/O4 물리 source path: KR20080003863A + KR20100121129A

  • O4 선택적 source bias: KR20100105538A

  • C source/well 분리: KR20090064927A + KR20090074431A + KR20080003863A

반대로 최종까지 남은 핵심 미확립점은 ① 엄격 O2와 ② 동일 O2/O3 source contact가 수직 Q/R string의 R 바깥쪽에 놓이는 결합입니다. D1의 KR20110092523A는 말씀하신 대로 2011-08-18 공개이므로 이 검색 컷오프에서는 사용하지 않았습니다.

원하시면 다음 단계에서는 이 결과를 바탕으로 CN103782344B 청구항 16의 문언을 행 단위로 놓고, D1/D2/K1/S1/B1/B2/E1/C1 + 이번 신규 8건을 한 장의 claim chart로 통합해서 “직접/선택/구조매핑/미확립”만 남긴 형태로 정리할 수 있습니다.

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

综合你这份最新版《CN103782344B 权利要求16—无效理由及技术特征(7)》中前后多轮中、英、日、韩、法、德检索，我认为权利要求16现在已经从早期的“多个特征都有缺口”，收敛为一个非常集中的问题：N、P、Q、R以及 O 中“导电部件—衬底共源区—源极电位”这条链已经相当强，真正决定无效成败的是 O 中“导电部件位于多个块的群组之间”的空间关系，以及把该接触布置移入 D1 后能否保持 Q→R→共源的连续控制关系。 权利要求16本身的 N—R 限定也确实如此。

一、当前检索状态：已经达到“适合主攻创造性”，但还没有达到“单篇完杀”

目前仍没有一篇截至2011年8月14日实际公开的文献，可以在一个无明显解释争议的实施方式中把 N、O、P、Q、R 全部连续公开。因此，不建议把新颖性作为主攻路线。六语种最终汇总也明确得出了同样结论。

当前证据强弱可以压缩成下面这张表：

特征 当前状态 最主要证据 我的评价
N：多块→每块多串→垂直半导体柱→电荷存储装置 很强 D1、D2 已不是风险点
O：存在可识别导电部件 很强 D2 的 X 基本解决
O：该部件耦合衬底共源区 很强 D2 的 X→source diffusion 24 基本解决
O：位于“多个块的群组之间” 仍是第一争点 D2＋K1/CN1645515A等 决定案件上限
O：通过该部件偏置/供给共用源极电位 很强 D2；D1 CSL driver 已不应视为主要缺口
P：漏端选择器件→数据线 很强 D1/D2 基本解决
Q：内侧源极选择装置 很强 D1 基本解决
R：Q与共源之间的另一源端装置 很强 D1 图14等 基本解决
O 与 Q/R 的物理组合关系 中等风险 D1＋D2＋桥梁证据 第二薄弱点

D1 的优势现在已经非常明确：CN102148059A/US20110194357A1能够承担多块、多串、垂直柱、P，并且其图14提供同一串源侧的两个器件，靠近存储单元的 GST2 可以对应 Q，靠近 CSL 的 GST1 可以对应 R。D1 自身还存在源区接触和 CSL 驱动基础，因此不能再把 D1 描述成“缺少共源结构”。

D2：US20090267128A1 则已经成为 O 的最强文献。它最有价值的地方不是泛泛公开 CSL，而是始终能够追踪同一个接触插塞 X：X 位于实际 BK 之间，下端连接衬底中的 source diffusion layer 24，上端连接 STL，并且明确向该源扩散层供给源电位；同时还允许接触非周期设置、部分块间区域省略 X。

因此，权16现在不是“找不到 O”，而是：

D2 已经非常接近 O，但从“实际 block 之间”进一步落实为权利要求语言中的“多个 block 的群组之间”，仍存在一层权利要求解释和布局映射。

这一区别非常重要。

最新补检并没有改变这一核心判断。韩文最终检索又新增了 KR20030093787A，其能够直接达到“真实 block—source contact 58—substrate active region 54—CSL”；又找到了 KR20100089014A，其能够直接形成垂直串的“MC→TG1/TG2→CSL”，对 Q/R 是很好的独立佐证。 但最后仍然没有找到“两侧均是实际多个 block 组成的群组，只在群组边界保留同一 source contact”的直接韩文公开；最终剩余缺口仍然是严格的群组边界，以及同一 source contact 位于垂直 Q/R 路径中 R 的共源侧。

二、目前最优组合仍然是 D1＋D2，不建议换主线

我仍然把：

D1＝CN102148059A / US20110194357A1

加

D2＝US20090267128A1 / JP2009266945A

作为第一主组合。

原因不是历史上一直这样组合，而是现在经过大量补检之后，仍然没有出现整体证明负担比这两篇更低的路线。附件此前已经把这一组合评估为当前核心组合：D1承担多块垂直阵列和同串双源端器件，D2承担块间共源接触、接触分布以及采用这种布局的技术理由。

CN1645515A、K1、CN101651144A、CN101859778A、CN101794789A以及最新韩文文献的正确作用，是给 D1＋D2 补桥，而不是取代 D1＋D2。

其中，CN1645515A目前特别值得保留。它对于“O 的群组层级”比普通 block—contact—block 文献更好，因为其 source shunt SH1 位于包含大量实际 block 的存储单元阵列之间；但是 SH1 到衬底源扩散区还经过 via、SL0、CS 等多个结构，因此在“同一个物理导体直接下接源扩散层”方面仍然明显不如 D2。附件因此也明确把它定位为“O3群组层级强化文献”，而不是 D2 的替代。

CN101651144A的价值则完全不同：它证明截止日前的真实3D NAND中已经存在独立 source contact S_CT/260B 接衬底 source region，并且 erase 时能够做到 CSL 浮置而 well 单独接受正擦除电压。因此它非常适合反击“D2式源接触一加进 D1 就会破坏 source/well 或擦除机制”的抗辩，但它不解决群组位置，也没有第二个 R。

三、无效程序中我建议按下面五步组织理由

  1. 把 D1 固定为最接近现有技术。 不要因为 D2 的 O 更漂亮就改以 D2 为主起点。D1已经包含最难替换的垂直柱、多块结构以及同一串上的 Q/R 顺序，改造幅度最小，而且与目标权利要求的整体技术构思最接近。现行《专利审查指南》也强调，确定最接近现有技术不能只数共有特征，还应优先考虑与发明所解决技术问题相关联的现有技术。(国家知识产权局)

  2. 把区别特征收窄，不要写成“D1缺少共源结构”。 更准确的区别应当表述为：D1没有明确公开“将可识别的共源导电接触配置于多个实际存储块的群组之间的阵列内部布局”。N、P、Q、R、普通 CSL、源区接出都不要重复认定为区别特征。这样才能防止专利权人利用 D1 自身内容反过来攻击请求人的比对准确性。附件也已经明确建议将区别集中到共源接触在块群边界的位置安排。

  3. 技术问题必须中性化。 推荐写成：“在保持既有垂直存储串及源端控制结构的情况下，如何改善共源区域的电位稳定性及供源路径，并合理配置阵列内部的共源接出位置。”不要写成“如何在块群之间设置导电部件”，否则已经把区别特征写进技术问题，容易被认为是事后分析。CNIPA 2023版《专利审查指南》的修改解读也特别强调，实际解决的技术问题不能包含区别特征本身或对该区别特征的指引。(国家知识产权局)

  4. D2承担真正的技术启示。 论证不能只是“D1、D2都属于3D NAND”。应抓住 D2 自身的因果链：外围或过长的源扩散供电路径会导致源电位不稳定→在阵列内部真实 block 间设置 X→缩短/改善共源扩散层的供电路径→同时利用 block 间 shunt area 控制面积及避开栅层。这样才形成从技术问题到技术手段的正面动机。正式组合后的电流/控制路径最好明确写成：source driver/上层源线→块群边界 X→D1 共源节点→R→Q→memory string→P→data line。尤其要画清楚 X 位于 R 的共源侧，而不是 Q/R之间，否则会给专利权人留下“旁路 R”的直接攻击点。

  5. 把“群组”问题设置主、备两层，而不要主动把权利要求解释得最窄。 主理由中应坚持：权利要求16本身没有要求“每一群必须至少两个块、必须形成独立电压域、必须采用墙状导体”等额外限定；附件本身也明确提醒不能主动加入这些从属项或实施例条件。 如果合议组接受较通常的空间关系解释，D2真实 BK 序列＋X 的块间位置已经是很强基础；如果合议组采用较严格的“两侧各存在可识别多块集合”解释，再引入 K1或CN1645515A作为第二层群组证据。D2“非周期设置/部分省略 X”可以证明这种布局具有明确选择基础，但必须诚实标为“明确可选＋结构映射”，不要写成D2原图已经直接画出了 [BK0,BK1]—X—[BK2,BK3]。

这样组织的优点是：主无效理由仍然只有 D1＋D2 两个核心技术来源；CN1645515A/K1解决严格“群组”抗辩，CN101651144A或CN101859778A解决3D接触及source/well适配，CN101794789A或最新KR20100089014A解决“衬底共源结构会不会旁路双源端器件”的抗辩。不要把四五篇文献全部写成一个不可拆分的主组合，否则很容易给人“从多个文献逐项拼权利要求”的印象。

四、请求人现在最薄弱的两个点

第一仍然是**“groups”是否属于请求人看完本专利后进行的事后划分**。D2已经把这个风险从“无依据任意划群”下降到“根据原文明示的非周期/部分省略方案选择具体布局”，K1、CN1645515A又提供了真实 block group / 大量 blocks 所组成阵列的独立背景，但是还没有一篇把严格的“两侧多块集合＋群间同一X”毫无解释地直接写出来。附件把这一项列为请求人的第一薄弱点是准确的。

第二是D1＋D2的具体结构适配。现在已经不能再简单说“二者都是3D NAND，所以可以组合”。必须说明 D2 的 X 究竟接到 D1 的哪一个共源节点、服务哪些块、为什么不短接本应不同的电位域、为何不旁路 Q/R，以及擦除时如何保持 source 节点高阻/浮置和 well/body 的独立偏置。最新检索出的3D source-contact、source/well 分路和 erase source-floating 文献已经把这一风险明显降低，但并没有把它完全消除。

这里尤其值得注意，D2后续实施方式还证明上层 common source line 与阵列内部 X 可以同时存在，因此专利权人若主张“D1已经有上层共同连接，所以技术人员没有理由增加阵列内部接触”，目前已经有相当强的反驳基础；上层共连解决的是上层网络，而内部 X 解决的是衬底源扩散层至接触点这一段路径。这个补强使 D1＋D2 比早期版本明显更稳。

五、权利要求16无效成功概率

我不建议因为最新又找到几件韩文、中文文献，就机械地把成功率抬到80%—90%。最新检索补强的是组合的合理性、结构兼容性和抗辩能力；最关键的严格“块群边界＋同一 source contact＋位于 R 共源侧”的单点仍然没有完全闭合。最新韩文检索的最终判断也是如此。

因此，我目前仍维持附件中比较合理的区间：

情形 我对无效成功概率的评估 判断
当前证据，按上述方式完整整理 D1＋D2 创造性理由 65%–75% 中心约70%
合议组对“群组”采取通常空间解释，D2映射被接受，同时适配/旁路/擦除问题说明充分 75%–85% 可以进入较强区间
合议组要求导体两侧均明确为至少多个实际block组成的独立集合，并严格要求跨块源域/工艺兼容 45%–60% O位置解释会成为决定性障碍
仅提交“每个特征分别在哪篇文献出现”的勾选式比对，而不解决组合动机及物理适配 明显低于65% 不建议这样提交

这也与附件此前的条件化评估基本一致：基础判断65%—75%；群组解释和组合实施充分说明后可提高至75%—85%；若采用更窄群组解释，则可能降到45%—60%。

这个概率不是统计学概率，而是根据目前证据覆盖程度、权利要求解释空间和组合说服力进行的案件判断。我现在的中心值仍取约70%，最多略偏向70%上方，但还没有理由把中心值提高到80%。

最后还有一个正式提交时必须纠正的问题：附件多处“法律依据”仍写成“专利法第二条”。如果主张的是上述对比文件组合后的显而易见性，主法律依据应当落在**《专利法》第二十二条第三款创造性**。附件自己也已经识别了这一问题。 国家知识产权局现行《专利法》第二十二条第三款亦明确规定发明创造性的标准；《专利审查指南》继续采用最接近现有技术—区别特征/实际技术问题—技术启示的“三步法”。(国家知识产权局)

最终建议可以压缩成一句话：权16现在最值得提交的主线仍是“D1＋D2创造性无效”，真正要把精力放在 O 的“块群之间”解释和 D1/D2物理适配上，而不是继续搜普通共源线或双源端器件；CN1645515A/K1、CN101651144A/CN101859778A、CN101794789A/KR20100089014A应分别作为群组、3D适配和Q/R兼容性的定点补强证据，而不是把主理由堆成五篇文献的拼接。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

Ich habe die Recherche auf deutschsprachige Patentveröffentlichungen mit tatsächlichem Veröffentlichungsdatum bis einschließlich 14.08.2011 begrenzt und Veröffentlichungsdaten nicht durch Prioritäts-, Anmelde- oder spätere Familiendaten ersetzt.

Der Referenzmaßstab aus Anspruch 16 von CN103782344B ist eng: mehrere Blöcke; ein leitfähiges Bauteil, das zwischen Gruppen mehrerer Blöcke an das Substrat gekoppelt ist und die gemeinsame Source vorspannt; zusätzlich pro Säule ein Source-Select-Bauelement und ein davon getrenntes Source-Gate-Bauelement zwischen Source-Select und Common Source. patents.google.com

Ergebnis

Kein von mir ermitteltes deutschsprachiges Dokument, das spätestens am 14.08.2011 veröffentlicht wurde, offenbart Target A oder Target B in der von Ihnen verlangten vollständigen Kombination. Insbesondere habe ich keinen belastbaren Vorläufer gefunden, bei dem derselbe reale Source-Kontakt/Plug/Shunt zwischen zwei jeweils aus mehreren realen Speicherblöcken bestehenden Gruppen liegt und zugleich zur gemeinsamen Source-Diffusion bzw. Source-Leitung führt. Ebenso habe ich in diesem Veröffentlichungsfenster keinen deutschsprachigen vertikalen NAND-Treffer gefunden, der pro Säule zwei getrennte Source-seitige Gate-Bauelemente Q/R in der Reihenfolge Speicherzellen → Q → R → Common Source → Source-Kontakt unmittelbar offenbart.

Es gibt jedoch einige relevante Teiltreffer, vor allem für Target C und einzelne Bestandteile von A/B.

Veröffentlichung Tatsächliche Veröffentlichung / Anmelder Relevanz Bewertung
DE102005026944A1 19.10.2006; Infineon Technologies AG; Priorität US 11/103,244 NAND-Kontaktschema; metallische Sourceleitungen unmittelbar zum Substrat A: strukturelle Teilzuordnung; B: nein; C: Teiltreffer
DE102005063049A1 13.07.2006; Samsung Electronics mehrere Speicherblöcke, NAND-Strings, Ground-Select und gemeinsame Sourceleitung A: Teilmerkmale; B: nein; C: schwach
DE102005026900A1 / B4 A1 06.07.2006, B4 21.07.2011; Hynix Semiconductor mehrere reale Speicherblöcke und Block-/Seitengruppen A: interessante Gruppenstruktur, aber kein beanspruchter Source-Kontakt zwischen Blockgruppen; B/C: nein
DE10164149A1 18.07.2002; Samsung Electronics getrennte Common-Source- und Well-Bias-Steuerung; floatende P-Wanne C: deutlicher Teiltreffer; A/B: nein
DE4433721A1 23.03.1995; Toshiba NAND, p-Wanne, gemeinsame Sourceleitung, Well-basierte Löschung C: Teiltreffer; A/B: nein

1. DE102005026944A1 — „Kontaktierungsschema für Speicheranordnung …“

Veröffentlichungsnummer: DE102005026944A1
Tatsächliches Veröffentlichungsdatum: 19. Oktober 2006.
Anmelder: ursprünglich Infineon Technologies AG. Google Patents weist heute Polaris Innovations Ltd. als aktuellen Rechtsinhaber aus. 谷歌专利

Familie: Priorität aus US 11/103,244 vom 11.04.2005; die deutsche Anmeldung ist eine eigenständige deutschsprachige Veröffentlichung dieser Familie. 谷歌专利

Relevante Figuren/Passagen: insbesondere die Beschreibung der üblichen NAND-Anordnung in Fig. 1/2 sowie die Ausführungsformen mit Sourceleitungs-Aussparungen und leitfähiger Füllung. Jeder NAND-Strang liegt zwischen Bitleitungskontakt BC und einer gemeinsamen Source-/Erdungsleitung SL. 谷歌专利 Die Sourceleitungsbereiche werden bis zum Substrat geöffnet und anschließend mit einem leitfähigen, insbesondere metallischen Material gefüllt. 谷歌专利

Relevante Ansprüche: Ansprüche, die das vollständige Entfernen des Gatestapels im Sourceleitungsbereich und das Füllen der Sourceleitungs-Aussparung mit leitfähigem bzw. metallischem Material verlangen; im Google-Patents-Text insbesondere die Anspruchspassagen ab Zeile 356. 谷歌专利

Konkretes conductive feature: die metallisch gefüllte Sourceleitungs-Aussparung / Sourceleitung. Das ist ein einziges physisches leitfähiges Element; ich kombiniere es nicht mit dem Bitleitungskontakt oder einer Auswahlgateleitung.

Target A: strukturelle Zuordnung, aber nicht nachgewiesen. Das Dokument zeigt ein leitfähiges Sourceelement mit direktem Substratbezug und eine gemeinsame Source-Funktion. Es zeigt jedoch nicht, dass genau dieses Element zwischen zwei Gruppen liegt, die ihrerseits jeweils mehrere reale Speicherblöcke enthalten. Auch „ein Kontakt je N Blöcke“, ausgelassene Kontakte oder nichtperiodische Source-Kontakte sind nicht unmittelbar offenbart.

Target B: nicht nachgewiesen. Die NAND-Stränge besitzen die konventionelle Source-seitige Auswahltransistorstruktur; kein getrenntes Q/R-Paar auf derselben Source-Seite.

Target C: Teiltreffer. Sourcekontakt/-leitung am Substrat ist gut belegt; unabhängiger Well-Pfad und die beanspruchte zweistufige Source-Gate-Struktur fehlen.

Verbleibende Abweichung: Das metallische Sourceelement ist technisch näher an einem Sourceleiter als an dem Anspruch-16-Merkmal eines zwischen mehreren Blockgruppen angeordneten Source-Shunts.

2. DE102005063049A1 — Samsung NAND-Flashspeicher

Veröffentlichungsnummer: DE102005063049A1
Tatsächliches Veröffentlichungsdatum: 13. Juli 2006.
Anmelder: Samsung Electronics Co., Ltd. 谷歌专利

Familie: koreanische Priorität KR 10-2004-117618 vom 31.12.2004; Familienmitglieder umfassen u. a. US20060146609A1, JP2006190444A und KR20060079427A. 谷歌专利

Relevante Figuren/Absätze: Fig. 1 sowie die Speicherfeldbeschreibung. Das Speicherzellenfeld ist ausdrücklich in mehrere Speicherblöcke unterteilt. Jeder NAND-String besitzt Speicherzellen sowie einen String-Select ST und einen Ground-Select GT. Die Source des GT ist unmittelbar an die gemeinsame Sourceleitung CSL angeschlossen. 谷歌专利

Konkretes conductive feature: CSL, die gemeinsame Sourceleitung. Ein separater Source-Contact/Plug/Shunt zwischen Blockgruppen wird nicht identifiziert.

Target A: nicht nachgewiesen. „Mehrere Speicherblöcke“ und eine gemeinsame Source sind vorhanden, aber das entscheidende Zwischenglied fehlt: kein identifizierbarer leitfähiger Kontakt zwischen einer ersten Gruppe mehrerer Blöcke und einer zweiten Gruppe mehrerer Blöcke.

Target B: nicht nachgewiesen. Source-seitig gibt es nur den Ground-Select-Transistor GT zwischen Speicherzellen und CSL. Ein weiteres getrenntes Source-Gate R auf derselben Säule bzw. demselben String fehlt. 谷歌专利

Target C: nur Hintergrundtreffer. Die CSL ist vorhanden; Well/Body-Sonderführung, Floating-CSL beim Löschen und PN-Übergang werden hier nicht in der relevanten Kombination offenbart.

3. DE102005026900A1 / DE102005026900B4 — blockgrößenänderungsfähige NAND-Vorrichtung

Diese Familie ist für Ihre strenge Definition von „Gruppe“ interessant, weil sie tatsächlich mehrere reale Speicherblöcke und Gruppierungen behandelt.

Veröffentlichungen: DE102005026900A1 am 6. Juli 2006; DE102005026900B4 am 21. Juli 2011. Beide liegen innerhalb des Stichtags.
Anmelder: Hynix Semiconductor Inc. 谷歌专利

Familie: koreanische Priorität vom 28.12.2004; u. a. US7193897B2, JP2006190440A und KR100671625B1. 谷歌专利

Relevante Figuren/Ansprüche: Anspruch 1 behandelt mehrere Speicherblöcke, die jeweils in erste und zweite „Seitengruppen“ geteilt werden. Anspruch 3 definiert eine Gruppe mit Drain-Auswahlleitung/Wortleitungen und die andere mit weiteren Wortleitungen/Source-Auswahlleitung. 谷歌专利

Target A: nicht nachgewiesen. Das Dokument ist gerade deshalb wichtig, weil es zeigt, wie vorsichtig „Gruppe“ gelesen werden muss: seine „Seitengruppen“ sind Teile eines einzelnen Speicherblocks, nicht erste und zweite Gruppen, von denen jede mehrere reale Speicherblöcke enthält. Deshalb darf dieser Treffer nicht zur Anspruch-16-Kette hochgestuft werden.

Es gibt außerdem keinen belastbaren Nachweis eines Source-Plugs oder Source-Shunts, der zwischen solchen Mehrblockgruppen liegt.

Target B/C: nicht nachgewiesen in der verlangten Struktur.

4. DE10164149A1 — stärkster Target-C-Treffer

Veröffentlichungsnummer: DE10164149A1
Tatsächliches Veröffentlichungsdatum: 18. Juli 2002.
Anmelder: Samsung Electronics Co., Ltd. 谷歌专利

Familie: Priorität KR 2000-0083619 vom 28.12.2000; u. a. US20020118569A1 / US6614688B2. 谷歌专利

Relevante Figuren: insbesondere Fig. 1 mit Speicherzellenarray 100, Common-Source-Line-Steuerschaltung 130 und Well-Bias-Schaltung 140; außerdem Fig. 7–10 für eine weitere Ausführungsform. 谷歌专利

Offenbarung: Das NAND-Array liegt in einer P-Wanne innerhalb einer N-Wanne in einem p-Substrat. Es existieren getrennt eine Common-Source-Line-Steuerschaltung und eine Wannen-Bias-Schaltung. 谷歌专利

Besonders relevant ist der Betrieb: Die P-Wanne wird zunächst vorgespannt und anschließend floating geschaltet; danach wird über die kapazitive Kopplung zwischen CSL und P-Wanne eine negative Well-Spannung erzeugt. Die gemeinsame Sourceleitung wird dabei separat auf eine definierte Spannung gebracht. 谷歌专利

Relevante Ansprüche: Anspruch 1 und insbesondere die späteren Verfahrensansprüche beschreiben den getrennten Well-/Common-Source-Pfad. Der Text verlangt ausdrücklich das Abschalten der Well-Versorgung, sodass die zweite Well-Region floating wird, sowie das anschließende Ändern der CSL-Spannung zur kapazitiven Bias-Erzeugung. 谷歌专利

Target C: direkte Offenbarung für getrennte Source- und Well-Bias-Pfade sowie einen floating Well-Zustand.

Aber wichtig: Nicht unmittelbar offenbart ist das von Ihnen gesuchte Gegenstück „CSL selbst floating beim Löschen“. Hier floatet die P-Wanne während eines Programmiervorgangs, während die CSL aktiv zur Kopplung benutzt wird. Das Merkmal darf deshalb nicht umetikettiert werden. 谷歌专利

Target A/B: nicht nachgewiesen. Es gibt nur einen Source-seitigen Ground-Select pro NAND-String; kein Q/R-Doppelpaar. 谷歌专利

5. DE4433721A1 — Well/Source beim Löschen

Veröffentlichungsnummer: DE4433721A1
Tatsächliches Veröffentlichungsdatum: 23. März 1995.
Anmelder: Toshiba Corp. 谷歌专利

Die Vorrichtung besitzt eine p-Typ-Wanne, NAND-Zellen und eine gemeinsame Sourceleitung. Bei der beschriebenen Löschung werden Steuergates auf 0 V gesetzt und die p-Wanne auf eine hohe Löschspannung gebracht; auch Auswahlgate, Bitleitung und Sourceleitung erhalten in der beschriebenen Betriebsart eine hohe Spannung. 谷歌专利

Target C: Teiltreffer für unabhängige Well-Spannung und Well-basiertes NAND-Löschen.

Aber: gerade kein floating common source in dieser Ausführungsform — die Sourceleitung wird aktiv auf das Löschpotential gelegt. Daher kann das Dokument das spezifische Floating-CSL-Merkmal nicht tragen.

Target A/B: nicht nachgewiesen.

Vertikales NAND und zwei Source-seitige Auswahlbauelemente

Der sachlich auffälligste frühe Treffer außerhalb der verlangten deutschsprachigen Treffermenge ist die Matrix/SanDisk-Familie US20050128807A1 / WO2005057586A2 / EP1695356A2. Sie offenbart ausdrücklich mehrere in Reihe geschaltete Select Devices am Source-/Bottom-Ende eines NAND-Strings, einschließlich Ausführungsformen mit zwei oder drei seriellen Auswahltransistoren. 谷歌专利

Das ist für Target B konzeptionell sehr relevant, erfüllt Ihre Suchvorgabe aber nicht als identifizierte deutschsprachige Veröffentlichung. Außerdem handelt es sich bei der bevorzugten 3-D-Struktur dieser Familie um die ältere Matrix-Mehrschichtarchitektur; sie liefert nicht automatisch die komplette Anspruch-16-Kette aus vertikaler Säule, Common-Source-Diffusion und dem Blockgruppen-Source-Kontakt. Ich habe sie deshalb nicht als deutschen B-Treffer gewertet.

Auch die frühe Vertical-NROM-NAND-Familie zeigt vertikale Speicherzellen, Source-Line-Contact und Source-seitiges Select Gate, aber nur einen Source-seitigen Select-Transistor in der unmittelbar einschlägigen String-Ausführungsform. 谷歌专利

Abschließende Bewertung nach Targets

Target A — kein qualifizierender Treffer.
Am nächsten kommen DE102005026944A1 hinsichtlich eines physisch identifizierbaren leitfähigen Sourceelements und DE102005026900A1 hinsichtlich realer Block-/Gruppenstrukturen. Diese Eigenschaften befinden sich jedoch nicht in einem einzigen Dokument an demselben leitfähigen Element und derselben Ausführungsform. Ein Zusammenführen wäre genau die von Ihnen ausgeschlossene künstliche Merkmalskombination.

Target B — kein qualifizierender deutschsprachiger Treffer bis 14.08.2011.
Die deutschen NAND-Treffer zeigen regelmäßig einen einzigen Source-/Ground-Select. Die frühe Matrix-Familie zeigt zwar mehrere Source-seitige Serienschalter, wurde von mir aber nicht als deutschsprachige Veröffentlichung identifiziert und trägt zudem nicht Target A.

Target C — mehrere echte Teiltreffer, stärkster DE10164149A1.
Dort sind getrennte CSL- und Well-Bias-Pfade sowie ein gezielt floating geschalteter Well unmittelbar offenbart. Das Dokument beweist jedoch nicht das engere Merkmal „gemeinsame Source beim Löschen floating“. DE4433721A1 zeigt dagegen Well-Löschung, hält die Source aber aktiv auf Löschpotential.

Damit bleibt nach dieser gezielten Endrecherche insbesondere nicht nachgewiesen:

  • ein Source-Kontakt je N reale Speicherblöcke;
  • ein absichtliches Weglassen von Source-Kontakten an bestimmten Blockgrenzen;
  • eine nichtperiodische Source-Kontaktanordnung;
  • ein Source-Shunt genau an einer Grenze zwischen zwei Mehrblockgruppen;
  • ein identisches leitfähiges Element, das Blockgruppenlage, Substrat/Common-Source-Diffusion und Source-Potentialzuführung gemeinsam erfüllt;
  • sowie in einer deutschsprachigen Vorveröffentlichung vor dem Stichtag die vollständige vertikale Reihenfolge Speicherzellen → Q → R → Common Source → Source-Kontakt.

Das ist eine technische Patent-Recherche und keine rechtliche Beurteilung von Neuheit oder erfinderischer Tätigkeit.

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

这一轮按你设定的“五问淘汰法”重新收紧后，检索空间已经明显收口。目前仍没有找到一篇 ≤2011-08-14 的文献，把你定义的最高价值 P0 全部用明文一次闭合：

[多个真实 blocks] — 同一个独立 source contact/plug/wall — [多个真实 blocks]
且该同一 X 同时 → substrate common-source diffusion → source line/CSL → 稳定/供给 source potential

但已经形成了几个相当有价值、而且彼此侧重点不同的候选。其中 US20100014350A1、US20060268612A1、US20100052017A1、US20090003025A1 是我认为下一步最值得围绕其家族、发明人和 backward citations 继续向前追的四个节点。

严格筛选后的候选矩阵

文献 实际公开日 “block”是否合格 block-group / 间隔结构 同一物理 X → substrate source → SL 当前判断
US20100014350A1, Toshiba 2010-01-21 谷歌专利 ✓ NAND block；每块含 NAND strings、串联 cells 和两端 select transistors 谷歌专利 很强。 Claim 4 明确：drain contact 位于第1/第2 NAND blocks 之间，source contact 位于第2/第3 NAND blocks 之间；实施例连续使用 BK1–BK4，并保持 source/drain 交替关系。谷歌专利 △ 有 source line，但本篇没有把 source-contact → substrate common-source diffusion 的具体截面链完整展开 目前最强 O3/C级证据；自然形成 block pair，明显降低“事后划群”风险
US20060268612A1, Toshiba 2006-11-30 谷歌专利 ✓✓ 原文直接定义：共享 WL 的 NAND cell units 构成 block，通常作为 data erase unit 谷歌专利 强 C级。 BLK0/BLK1 共用 CT1；BLK1/BLK2 共用 source-line contact CT2；这种 bit/source boundary 关系在 plural blocks 中重复。谷歌专利 ✓/△ source diffusion 23s 明确是 adjacent blocks 的 common source diffusion，CT2 位于此处；CELSRC 26 直接接触 23s。若 X 可解释为 CT2/CELSRC buried source structure，则非常强；若必须是一个与 diffusion 明确区分的独立 vertical plug，则仍是 △。谷歌专利 目前最强“真实 erase block＋source diffusion＋CELSRC”单篇桥梁
US20100052017A1, Toshiba 2010-03-04 谷歌专利 ✓✓ 明确 NAND flash 有多个 blocks，data erase performed in block unit；每 block 含多个 NAND strings 谷歌专利 中等。 相邻两个真实 blocks 的 ST2 相向，并共享 source region；没有 N-block grouping ✓✓ buried interconnection layer 32 位于两个 blocks 之间，直接形成在共享 source regions 18-2 上，并向上连接 common source line SL；W 等导电材料。谷歌专利 目前最干净的 P1 物理链桥梁；缺的是“两个多-block groups / 每N块”
US20090003025A1, SanDisk 2009-01-01 谷歌专利 ✓✓ 明确 block 是 unit of erase 谷歌专利 A-like，但须严格限定。 原文确有 “one per every two blocks”，但这句话直接修饰的是 contact blocks 490（drain contacts）；source-line contacts 495 则明确位于相邻 490 之间。谷歌专利 较强。 495 向下连 source region 414，类似 source contacts 可向上连 metal-3 cell source mesh；相关源线最终通向 ground/Vss。谷歌专利 目前最好的“every-two-block interval”检索路标；不能写成原文明说“source contact every two blocks”
US20030227063A1, Samsung 2003-12-11 谷歌专利 ✓ 每个 NAND block 含多个 cell strings、WL、GSL、SSL，符合你允许的真实存储块定义 谷歌专利 强 C/D型。 每一对相邻 block 的 interface 要么形成 source contact pattern 58，要么形成 bit-line contacts 60；blocks 重复排列，因此 source contact 明确并非存在于所有 block boundaries。谷歌专利 △/✓ contact 58 连 substrate 中的 second active region 54，该 active region 明确充当 CSL；但没有另一个独立上层 SL 把 X 再连接一次。谷歌专利 很好的早期“部分边界没有 source contact”证据
JP2003188252A, Toshiba 2003-07-04 谷歌专利 ✓ 多个共享 WL 的 NAND cell units 构成 memory-cell block 没有 multi-block grouping 很强的 contact/CSL 构造：source diffusion→continuous source-line contact/local interconnect→CSL；后续 US20100052017 明确把它作为 buried common-source contact 先例引用。谷歌专利 物理 X 结构补强，不是 O3
US20080036095A1, Toshiba 2008-02-14 谷歌专利 ✗ 淘汰 原文虽说 SH1 “for every block”，但这个 block 明确定义为 100–150 bit-line structures，不是 memory/erase block 谷歌专利 ✓✓ source diffusion→CS→source line→SH1，并明确稳定 Vss 谷歌专利 不能用于 O3；只保留为 P1/source-potential 机理桥梁

1. 我现在会把 US20100014350A1 放到 O3 的最前面

它比普通的“两个相邻 block 共用 source contact”明显更好。权利要求自己规定：

第一 NAND block — drain contact — 第二 NAND block — source contact — 第三 NAND block

而说明书实施例实际连续讨论 BK1、BK2、BK3、BK4，并明确 NAND blocks 的 source/drain 方位在奇偶 block 间反转；实施例中 BK1/BK2 和 BK3/BK4 又被成对处理。谷歌专利

因此从结构上可读成：

[BK1 | BK2] — SOURCE BOUNDARY — [BK3 | BK4]

这不是请求人凭空把四个连续 blocks 随意切成两组，而是文献自己的 source/drain alternating topology 产生了自然 pair。严格说，它仍属于你的 C级，因为文献没有直接用一句 “one source contact every two memory blocks”；但在处理“事后划群”抗辩时，它比普通 two-block contact 文献强得多。

Google Patents：US20100014350A1

2. US20060268612A1 是目前最接近“同一篇把 O3 与 substrate source 链起来”的文献

这篇的 block 定义非常干净：共享 word lines 的一组 NAND cell units 构成 block，并且 block 通常是 data erase unit。随后明确给出 BLK0、BLK1、BLK2…，其中 CT1 是 bit-line boundary，CT2 是 source-line boundary。谷歌专利

更重要的是，它并没有停在平面示意：source diffusion layer 23s 被明确称为 adjacent two blocks 所共享的 common source diffusion layer，同时充当 source-line contact portion CT2；CELSRC 26 是埋置导体，并直接接触该 23s。谷歌专利

所以它能够闭合：

真实 erase blocks → shared common-source diffusion 23s → CT2/CELSRC 26

缺口只有两个。第一，它没有把 source boundary 明文概括成“每两个/N个 blocks 一次”；这个周期性要从交替布局读出。第二，如果争议特征把 X 限得非常窄，要求“独立 vertical contact plug”而不能把 CT2/CELSRC buried conductive source structure 当作 X，那么仍有物理名词上的距离。

Google Patents：US20060268612A1

3. US20100052017A1 对“同一个物理部件”的帮助非常大

这是本轮一个值得单独抬高的新桥梁。它明确说 NAND flash 有多个 erase blocks，两个相邻 blocks 的 source-side select transistors ST2 面对面并共享 source region 18-2；随后在二者之间形成 buried interconnection layer 32。这个 32 直接位于 source regions 18-2 上，再向上电连接 common source line SL。制造段进一步明确由 tungsten 等导电材料填充。谷歌专利

因此如果要反击“X 放进去以后会悬空/旁路/没有真正接 common source”的说法，这篇的结构链非常干净：

NAND strings → ST2 → shared source diffusion 18-2 → buried conductive layer 32 → common source line SL

它的问题不是物理链，而是 只有相邻两个 block，没有你的 [多个 blocks]—X—[多个 blocks]。

Google Patents：US20100052017A1

4. US20090003025A1 很重要，但必须防止一句话被过度使用

这篇是真的出现了你一直在找的：

“one per every two blocks”

而且它明确规定这些 blocks 是 erase blocks。谷歌专利

但是严格读原文，这句话的主语是 contact blocks 490，其向下连接的是 drain region 414。Source-line contacts 495 是另一组物理部件：它们被布置在相邻 contact blocks 490 之间，向下连接 source region 414，并可向上接 metal-3 cell source mesh。谷歌专利

所以目前最稳妥的表述是：

490 rows every two erase blocks → 495 source-contact rows interposed between successive 490 rows

而不是：

文献明文说 source contact 495 every two blocks

前者是很强的图文结合结构推导；后者会给对方留下“把 drain-contact 的 every-two 措辞移植给 source contact”的攻击点。

Google Patents：US20090003025A1

5. US20030227063A1 对“部分 block boundary 省略 source contact”尤其有价值

这篇早至 2003 年。它明确说 cell array 包含多个 NAND blocks，每个 block 有多个 cell strings；blocks 重复排列。更关键的是，在每一对相邻 blocks 的 interface：

either source contact pattern 58 or bit-line contact patterns 60

二者择一。source contact 58 位于相邻 GSL 之间，并接到 substrate 中的 active region 54；region 54 本身充当 CSL。谷歌专利

因此在你定义的分级里，我认为它实际上比普通 C 文献还多一个 D级属性：它非常直接地证明了 source contact 并非设置在每一个真实 NAND-block boundary。不需要请求人先发明一个“省略”理论——文献自己的交替接口结构就产生了这种结果。

Google Patents：US20030227063A1

这一轮最重要的收口结论是：目前不是继续泛搜 3D NAND + source contact，而是已经出现了两条非常明确的向前追溯链。

第一条应围绕 Toshiba 2006 → Toshiba 2010 这一系继续追：true erase blocks + alternating CT1/CT2 boundary + common source diffusion + buried CSL/contact。尤其值得反查其日文母案、发明人 Ken Takeuchi、Atsuhiro Sato/Hiroyuki Nitta/Fumitaka Arai，以及它们引用的 JP2003188252A 和更早 source-contact 布局文件。

第二条应围绕 SanDisk US20090003025A1 / 同日方法案 US20090004843A1 继续追 one per every two erase blocks 的来源。目标不是重复找到 490，而是找这个研发链中有没有更早版本直接把 source contacts 495 的间距也表述成 “every two blocks / every plurality of blocks”。如果存在，那会非常接近你定义的 A级 P0。谷歌专利

截至这轮，我会把最终证据状态概括为：O3 的最佳单篇是 US20100014350A1；O3＋substrate source 的最佳桥梁是 US20060268612A1；同一物理 conductive source path 最干净的是 US20100052017A1；明确 N-block interval 的最佳路标是 US20090003025A1。 尚缺的最后一块，仍然正是你定义的最高价值目标——把“每 N 个真实 erase/NAND blocks”直接写在 source contact/shunt 本身上，而不是从交替图形或相邻 drain-contact 间距推导出来。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

这一轮按你设定的“五问淘汰法”重新收紧后，检索空间已经明显收口。目前仍没有找到一篇 ≤2011-08-14 的文献，把你定义的最高价值 P0 全部用明文一次闭合：

[多个真实 blocks] — 同一个独立 source contact/plug/wall — [多个真实 blocks]
且该同一 X 同时 → substrate common-source diffusion → source line/CSL → 稳定/供给 source potential

但已经形成了几个相当有价值、而且彼此侧重点不同的候选。其中 US20100014350A1、US20060268612A1、US20100052017A1、US20090003025A1 是我认为下一步最值得围绕其家族、发明人和 backward citations 继续向前追的四个节点。

严格筛选后的候选矩阵

文献 实际公开日 “block”是否合格 block-group / 间隔结构 同一物理 X → substrate source → SL 当前判断
US20100014350A1, Toshiba 2010-01-21 谷歌专利 ✓ NAND block；每块含 NAND strings、串联 cells 和两端 select transistors 谷歌专利 很强。 Claim 4 明确：drain contact 位于第1/第2 NAND blocks 之间，source contact 位于第2/第3 NAND blocks 之间；实施例连续使用 BK1–BK4，并保持 source/drain 交替关系。谷歌专利 △ 有 source line，但本篇没有把 source-contact → substrate common-source diffusion 的具体截面链完整展开 目前最强 O3/C级证据；自然形成 block pair，明显降低“事后划群”风险
US20060268612A1, Toshiba 2006-11-30 谷歌专利 ✓✓ 原文直接定义：共享 WL 的 NAND cell units 构成 block，通常作为 data erase unit 谷歌专利 强 C级。 BLK0/BLK1 共用 CT1；BLK1/BLK2 共用 source-line contact CT2；这种 bit/source boundary 关系在 plural blocks 中重复。谷歌专利 ✓/△ source diffusion 23s 明确是 adjacent blocks 的 common source diffusion，CT2 位于此处；CELSRC 26 直接接触 23s。若 X 可解释为 CT2/CELSRC buried source structure，则非常强；若必须是一个与 diffusion 明确区分的独立 vertical plug，则仍是 △。谷歌专利 目前最强“真实 erase block＋source diffusion＋CELSRC”单篇桥梁
US20100052017A1, Toshiba 2010-03-04 谷歌专利 ✓✓ 明确 NAND flash 有多个 blocks，data erase performed in block unit；每 block 含多个 NAND strings 谷歌专利 中等。 相邻两个真实 blocks 的 ST2 相向，并共享 source region；没有 N-block grouping ✓✓ buried interconnection layer 32 位于两个 blocks 之间，直接形成在共享 source regions 18-2 上，并向上连接 common source line SL；W 等导电材料。谷歌专利 目前最干净的 P1 物理链桥梁；缺的是“两个多-block groups / 每N块”
US20090003025A1, SanDisk 2009-01-01 谷歌专利 ✓✓ 明确 block 是 unit of erase 谷歌专利 A-like，但须严格限定。 原文确有 “one per every two blocks”，但这句话直接修饰的是 contact blocks 490（drain contacts）；source-line contacts 495 则明确位于相邻 490 之间。谷歌专利 较强。 495 向下连 source region 414，类似 source contacts 可向上连 metal-3 cell source mesh；相关源线最终通向 ground/Vss。谷歌专利 目前最好的“every-two-block interval”检索路标；不能写成原文明说“source contact every two blocks”
US20030227063A1, Samsung 2003-12-11 谷歌专利 ✓ 每个 NAND block 含多个 cell strings、WL、GSL、SSL，符合你允许的真实存储块定义 谷歌专利 强 C/D型。 每一对相邻 block 的 interface 要么形成 source contact pattern 58，要么形成 bit-line contacts 60；blocks 重复排列，因此 source contact 明确并非存在于所有 block boundaries。谷歌专利 △/✓ contact 58 连 substrate 中的 second active region 54，该 active region 明确充当 CSL；但没有另一个独立上层 SL 把 X 再连接一次。谷歌专利 很好的早期“部分边界没有 source contact”证据
JP2003188252A, Toshiba 2003-07-04 谷歌专利 ✓ 多个共享 WL 的 NAND cell units 构成 memory-cell block 没有 multi-block grouping 很强的 contact/CSL 构造：source diffusion→continuous source-line contact/local interconnect→CSL；后续 US20100052017 明确把它作为 buried common-source contact 先例引用。谷歌专利 物理 X 结构补强，不是 O3
US20080036095A1, Toshiba 2008-02-14 谷歌专利 ✗ 淘汰 原文虽说 SH1 “for every block”，但这个 block 明确定义为 100–150 bit-line structures，不是 memory/erase block 谷歌专利 ✓✓ source diffusion→CS→source line→SH1，并明确稳定 Vss 谷歌专利 不能用于 O3；只保留为 P1/source-potential 机理桥梁

1. 我现在会把 US20100014350A1 放到 O3 的最前面

它比普通的“两个相邻 block 共用 source contact”明显更好。权利要求自己规定：

第一 NAND block — drain contact — 第二 NAND block — source contact — 第三 NAND block

而说明书实施例实际连续讨论 BK1、BK2、BK3、BK4，并明确 NAND blocks 的 source/drain 方位在奇偶 block 间反转；实施例中 BK1/BK2 和 BK3/BK4 又被成对处理。谷歌专利

因此从结构上可读成：

[BK1 | BK2] — SOURCE BOUNDARY — [BK3 | BK4]

这不是请求人凭空把四个连续 blocks 随意切成两组，而是文献自己的 source/drain alternating topology 产生了自然 pair。严格说，它仍属于你的 C级，因为文献没有直接用一句 “one source contact every two memory blocks”；但在处理“事后划群”抗辩时，它比普通 two-block contact 文献强得多。

Google Patents：US20100014350A1

2. US20060268612A1 是目前最接近“同一篇把 O3 与 substrate source 链起来”的文献

这篇的 block 定义非常干净：共享 word lines 的一组 NAND cell units 构成 block，并且 block 通常是 data erase unit。随后明确给出 BLK0、BLK1、BLK2…，其中 CT1 是 bit-line boundary，CT2 是 source-line boundary。谷歌专利

更重要的是，它并没有停在平面示意：source diffusion layer 23s 被明确称为 adjacent two blocks 所共享的 common source diffusion layer，同时充当 source-line contact portion CT2；CELSRC 26 是埋置导体，并直接接触该 23s。谷歌专利

所以它能够闭合：

真实 erase blocks → shared common-source diffusion 23s → CT2/CELSRC 26

缺口只有两个。第一，它没有把 source boundary 明文概括成“每两个/N个 blocks 一次”；这个周期性要从交替布局读出。第二，如果争议特征把 X 限得非常窄，要求“独立 vertical contact plug”而不能把 CT2/CELSRC buried conductive source structure 当作 X，那么仍有物理名词上的距离。

Google Patents：US20060268612A1

3. US20100052017A1 对“同一个物理部件”的帮助非常大

这是本轮一个值得单独抬高的新桥梁。它明确说 NAND flash 有多个 erase blocks，两个相邻 blocks 的 source-side select transistors ST2 面对面并共享 source region 18-2；随后在二者之间形成 buried interconnection layer 32。这个 32 直接位于 source regions 18-2 上，再向上电连接 common source line SL。制造段进一步明确由 tungsten 等导电材料填充。谷歌专利

因此如果要反击“X 放进去以后会悬空/旁路/没有真正接 common source”的说法，这篇的结构链非常干净：

NAND strings → ST2 → shared source diffusion 18-2 → buried conductive layer 32 → common source line SL

它的问题不是物理链，而是 只有相邻两个 block，没有你的 [多个 blocks]—X—[多个 blocks]。

Google Patents：US20100052017A1

4. US20090003025A1 很重要，但必须防止一句话被过度使用

这篇是真的出现了你一直在找的：

“one per every two blocks”

而且它明确规定这些 blocks 是 erase blocks。谷歌专利

但是严格读原文，这句话的主语是 contact blocks 490，其向下连接的是 drain region 414。Source-line contacts 495 是另一组物理部件：它们被布置在相邻 contact blocks 490 之间，向下连接 source region 414，并可向上接 metal-3 cell source mesh。谷歌专利

所以目前最稳妥的表述是：

490 rows every two erase blocks → 495 source-contact rows interposed between successive 490 rows

而不是：

文献明文说 source contact 495 every two blocks

前者是很强的图文结合结构推导；后者会给对方留下“把 drain-contact 的 every-two 措辞移植给 source contact”的攻击点。

Google Patents：US20090003025A1

5. US20030227063A1 对“部分 block boundary 省略 source contact”尤其有价值

这篇早至 2003 年。它明确说 cell array 包含多个 NAND blocks，每个 block 有多个 cell strings；blocks 重复排列。更关键的是，在每一对相邻 blocks 的 interface：

either source contact pattern 58 or bit-line contact patterns 60

二者择一。source contact 58 位于相邻 GSL 之间，并接到 substrate 中的 active region 54；region 54 本身充当 CSL。谷歌专利

因此在你定义的分级里，我认为它实际上比普通 C 文献还多一个 D级属性：它非常直接地证明了 source contact 并非设置在每一个真实 NAND-block boundary。不需要请求人先发明一个“省略”理论——文献自己的交替接口结构就产生了这种结果。

Google Patents：US20030227063A1

这一轮最重要的收口结论是：目前不是继续泛搜 3D NAND + source contact，而是已经出现了两条非常明确的向前追溯链。

第一条应围绕 Toshiba 2006 → Toshiba 2010 这一系继续追：true erase blocks + alternating CT1/CT2 boundary + common source diffusion + buried CSL/contact。尤其值得反查其日文母案、发明人 Ken Takeuchi、Atsuhiro Sato/Hiroyuki Nitta/Fumitaka Arai，以及它们引用的 JP2003188252A 和更早 source-contact 布局文件。

第二条应围绕 SanDisk US20090003025A1 / 同日方法案 US20090004843A1 继续追 one per every two erase blocks 的来源。目标不是重复找到 490，而是找这个研发链中有没有更早版本直接把 source contacts 495 的间距也表述成 “every two blocks / every plurality of blocks”。如果存在，那会非常接近你定义的 A级 P0。谷歌专利

截至这轮，我会把最终证据状态概括为：O3 的最佳单篇是 US20100014350A1；O3＋substrate source 的最佳桥梁是 US20060268612A1；同一物理 conductive source path 最干净的是 US20100052017A1；明确 N-block interval 的最佳路标是 US20090003025A1。 尚缺的最后一块，仍然正是你定义的最高价值目标——把“每 N 个真实 erase/NAND blocks”直接写在 source contact/shunt 本身上，而不是从交替图形或相邻 drain-contact 间距推导出来。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

继续按你设定的严格口径补检日韩文献后，结果已经进一步收敛。截至这一轮，我仍未发现一篇实际公开日 ≤2011-08-14 的 JP/KR 文献，能够毫无争议地把最高目标全部一次闭合：

[多个真实 NAND/erase blocks] — 同一 X — [多个真实 NAND/erase blocks]
且同一 X → substrate common-source diffusion → source line/CSL → source potential。

但新增/确认了几篇很有价值的日韩文献，其中有三篇尤其值得提升优先级。

日韩文献 实际公开日 严格 block 判断 source-contact / shunt 规则 同一物理 source path 当前价值
JP2010027165A, Toshiba 2010-02-04 ✓✓ 明确 erase unit；每 block 含多个 NAND units SC 被相邻 BLOCK2/BLOCK3 共用；BC 被 BLOCK1/BLOCK2 共用，形成交替边界 ✓✓ substrate S/D → 同一 SC → source line SL 日本线目前最干净的 P1+C 单篇之一
KR20060122772A / JP2006332424A, Toshiba 2006-11-30 / 2006-12-07 ✓✓ 明确 block = data erase unit BLK0/BLK1 共用 CT1；BLK1/BLK2 共用 source-line contact CT2，多个 blocks 重复排列 ✓ common source diffusion + CT2/CELSRC 严格真实 block 的强 C级/O3 桥梁
JP2005354003A / KR20060048355A, Toshiba 2005-12-22 / 2006-05-18 △/✓ “memory cell block region” 内多 NAND units 共用 WL/select lines，但不是最干净的 erase-block 定义 非常强：source-line contact double pitch / triple pitch；2/3 block regions 结构 ✓ source-side transistor source → CS → SL；CS 施加 Vss 目前日韩线最接近“明确 N-block/contact interval”的候选，但 block 层级需谨慎
JP2005142493A / KR20050045861A, Toshiba 2005-06-02 / 2005-05-17 ✓ NAND memory-cell block；约530个 NAND units 构成 block source shunt SH1 位于 memory-cell-array blocks 之间，按约530 BL 尺度设置 △ SH1 与下部 source contact CS 是可区分部件 非常强的 block-scale source-shunt 布局证据，但不满足“同一 X”
KR20040093411A / JP2004326867A, Toshiba 2004-11-05 / 2004-11-18 ✓/较强 NAND block context source/contact 延伸至相邻 memory-cell-block boundary ✓✓ substrate n diffusion → conductive contact → SL 很好的早期 P1 物理链补强
KR20050055210A, Hynix/ST 2005-06-13 ✗ 无所需 block 层级 无 N-block/group 规则 ✓✓ substrate source region → source-line plug 118 → common source-line contact 160 仅作为韩国“物理 plug 链”桥梁
JP2006313925A, Toshiba 2006-11-16 名义有 block 明确可删除 source-line/bit-line contact 有 不能作为你要的 D级主证据：删除 contact 的末端 blocks 被原文明确处理为 dummy / 非正常数据块

最值得提升的是 JP2010027165A

这篇我建议直接进入核心对比文献池，而不是只做背景。

原文首先把 BLOCK1 等明确界定为 erase unit，且每个 block 包含多个 NAND memory-cell units；随后明确：

  • source-line contact SC shared by adjacent BLOCK2 and BLOCK3；
  • bit-line contact BC 则由 BLOCK1/BLOCK2 共用；
  • source line SL provided on SC；
  • 截面中 SC 位于 source-side select transistor 的 substrate source/drain diffusion 上。谷歌专利

因此可以非常干净地画成：

BLOCK2 + BLOCK3
↓
source-side select transistor
↓
substrate S/D
↓
同一 SC
↓
source line SL

它仍然没有解决“SC 两侧各自是多个 blocks”，所以不能说命中最终 P0；但如果争点之一是“同一个 source contact 是否真的同时下接 semiconductor source diffusion、上接 source line”，这篇比很多依赖多个部件串接的文献更好。

KR20060122772A / JP2006332424A 是日韩线最稳的“真实 erase block＋交替边界”

这件族的意义在于，它彻底避开“block 偷换层级”的问题。原文直接把共享 word lines 的 NAND cell units 集合定义为 block，并说明其作为 data erase unit。

随后文献给出连续 BLK0、BLK1、BLK2……，并明确：

BLK0 — CT1(bit) — BLK1 — CT2(source) — BLK2

相邻 blocks 按这样的 bit/source shared-contact topology 排列。source-line contact CT2 对应 common source diffusion，并与 buried source-line conductor/CELSRC 配合。谷歌专利

所以它和此前的 US20060268612A1 实际上是同一条非常值得利用的 Toshiba 研发链；KR/JP 本地公开版本都远早于截止日。

我会把它定位成：

“真实 erase block + 文献自身形成的 source/drain alternating boundary + shared common-source structure”

它对抗“请求人事后任意把 blocks 划成 pair/group”的价值很高。

JP2005354003A / KR20060048355A 是本轮最接近“每 N 个 block 一个 source contact”的日韩命中

这是本轮最值得继续追 parent、引用和发明人前序申请的一件。

它非常明确地公开了：

第二实施例：source-line contacts 采用 double pitch；
第六实施例：source-line contacts 采用 triple pitch。

相应结构又明确涉及横跨 2 个或 3 个 memory cell block regions 62 的 NAND unit；block region 内有多个 NAND units，并共用 word/control/select lines。此外，source-side select transistor 的 source region 通过 source contact CS 接 source line SL，shared CS 被施加低电位 Vss。谷歌专利

这已经非常像：

contact interval = 2× / 3× basic block-region pitch

所以从**“接触间隔规则”**角度，它甚至比很多普通 block-boundary 文献强。

但我建议在正式使用时暂时不要直接写成：

“每两个/三个真实 erase blocks 设置一个 source contact。”

原因是文献采用的是 memory cell block region 62，而且一个 NAND unit 本身可以跨多个这些 regions。虽然这些 regions 有共享 WL/select lines 的 block 属性，但与传统“一个 NAND erase block”并非完全无争议的一一对应。

比较稳妥的表述应是：

文献明确公开 source-line contact 以 double/triple pitch 设置，并把该 pitch 与包含多个 NAND units、共享控制/选择线的 memory-cell block regions 的周期布局关联。

然后继续沿它的早期家族寻找有没有一句更干净的：

every two memory blocks
或
every predetermined number of memory blocks

这条线我认为最有机会真正打到你的 A级目标。

JP2005142493A / KR20050045861A 对 “source shunt between blocks” 很重要

这件族明确公开 NAND memory-cell block，而且一个 block 由约 530 个并列 NAND cell units 构成。更重要的是，source shunt line SH1 / well shunt line SH2 布置在 memory-cell-array blocks 之间，并形成用于 source grounding / source-potential stabilization 的网格。谷歌专利

所以在“物理布局”意义上，它非常接近：

memory block — SH1 — memory block

甚至具有明确 block-scale interval。

但这里必须保持你要求的“同一部件”标准：下接 substrate diffusion 的 source-line contact CS 与较上层的 source shunt SH1 是可以识别为不同导电结构的。因此不能把两者合并成一个 X 来满足：

同一 X → diffusion + source line

我会把它放在 P0 布局补强 / P1 电位稳定机理，而不是完整 O1–O4 单篇。

一个很重要的负结果：日本“contact omission”文献不能被过度使用

我专门继续追了明确含“删除/省略 source-line contact”的日本文献。

JP2006313925A 确实公开可以去掉 cell-array end block 的 source-line contact 或 bit-line contact；单看这句话非常像你要的 D级证据。

但继续读实施例后发现，这些删除 contact 的末端 blocks 被原文明确说明为不用作正常数据 write/read、主要用于保持加工周期性的 dummy blocks。谷歌专利

因此按照你的严格规则：

不能拿它证明“正常真实 memory blocks 的部分 boundary 明确省略 source contact”。

这个排除很重要，因为否则很容易得到一个表面很漂亮、实际会被“dummy block”反击掉的假阳性。

日韩线现在可以形成一个很实用的组合：

间隔规则：
JP2005354003A / KR20060048355A
→ double/triple source-contact pitch。

严格真实 erase block＋source boundary：
KR20060122772A / JP2006332424A
→ block=data erase unit；CT2 shared between blocks。

同一物理 source contact 下接 diffusion、上接 SL：
JP2010027165A
→ substrate S/D → same SC → SL。

block-scale source shunt＋source potential stabilization：
JP2005142493A / KR20050045861A
→ SH1 between NAND memory-cell-array blocks。

这四组目前还不能等同于找到一篇完整 P0 单篇，但已经把缺口压得很窄：现在最值得继续追的不是普通 NAND/source contact，而是 JP2005354003A / KR20060048355A 这条 Toshiba“double/triple contact pitch”研发链的 1998–2005 前序申请，以及 JP2010027165A、KR20060122772A 的 backward citations / 同发明人申请。真正目标就是找到一句把两类技术语言合并起来的早期表述：

“source-line contact is provided every predetermined number / two / three memory blocks.”

另外，Samsung 的早期垂直 NAND Q/R 路线也有一个日期细节值得保留：**KR20110092523A 到 2011-08-18 才公开，晚于截止日4天；但其同族 US20110194357A1 已于 2011-08-11 公开。**所以它不适合作为合格的 KR A 文献，但可以作为反查韩国研发团队更早申请的路标。谷歌专利

如果按当前检索收益判断，下一轮我会把资源几乎全部集中到 Toshiba 日韩族的 backward citations＋发明人 1998–2007 前序申请，尤其搜索“所定数のブロック毎／2ブロック毎／3ブロック毎＋ソース線コンタクト／ソースシャント”，而不再泛搜普通 NAND source contact。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 授权权利要求16：截止日前英文专利检索与缺口评估

一、结论

本次检索取得了有价值的补强文献，但没有在已取得并核读的截止日前英文原始公开文本中，找到一篇在同一实施例内明确具备 N、柱相关的两级源侧器件 Q/R，以及非任意实际块组边界上的同一源偏置导体 X 的文献。

最有用的新增独立技术来源是 US20050128843A1。它不依赖虚拟串：同一实施例把实际存储块53、多块阵列之间的源极分流线 SH1、完整的衬底源区接入路径，以及降低源线电阻和源电位位置差异的目的联系起来。它能显著减轻 D1+D2 中“为何这样分组、为何在这个边界供源”的推论负担，并可替代 K1 的虚拟串分组依据；但它是平面 NAND，不能自行补齐 N 或 Q/R。专利图像

另有三类值得保留的增量：US20060268612A1 提供普通活动块的源／漏边界交替；US20060018181A1 确实存在跨两个、三个实际块区域的接触共享，但代价是串联多个存储单元组，不能直接转化为 D1 的源板稀疏接触；US20070158736A1 明确公开全阵列源扩散层，而 US20100052017A1 提供边界落点和“增加连接点降低源电阻”的具体证据。专利图像

下文采用：M＝明确披露，包括清楚附图；S＝解释性结构映射；E＝明确可选方案、需作选择；U＝尚未建立。“两侧各至少两个实际块”单独评价，不作为额外权利要求限制。

二、采用的准确公开版本

下表链接为实际打开核对的原始公开 PDF，日期为该版本的公开日，不是优先权日或申请日。所有表内版本均为英文全文，且早于或等于 2011年8月14日。

代号 准确公开版本及原件 公开日 本报告中的地位
D1 US20110194357A1 2011-08-11 已知基线；柱串、源板315、双源侧选择器件选项。专利图像
D2 US20090267128A1 2009-10-29 已知基线；内部源接触 X、源扩散24、非周期及省略选项。专利图像
K1 US20070285985A1 2007-12-13 已知基线；实际块对、接触102，平面虚拟串环境。专利图像
A1 US20050128843A1 2005-06-16 本次最有用的新增独立来源；多块阵列边界 SH1 和源偏置网格。专利图像
A2 US20060268612A1 2006-11-30 指定追踪线索核实后的有效部分；活动块源／漏边界交替。专利图像
A3 US20060018181A1 2006-01-26 从 JP2005354003A／KR20060048355A 家族追到的英文版本。专利图像
B1 US20070158736A1 2007-07-12 新增独立的早期三维全阵列源层证据。专利图像
B2 US20100052017A1 2010-03-04 指定线索；边界埋入互连和连接密度／电阻关系。专利图像
J1 US20100258947A1 2010-10-14 已知桥接文献，不计新增独立发现。专利图像
J2 US20110002178A1 2011-01-06 已知桥接文献，不计新增独立发现。专利图像

同一家族的后续授权、继续申请，以及中日韩对应文本不另计技术来源。下文两份双层位线文献也按其重复技术内容合并评价。

三、基线核实：哪些已经成立，哪些仍不能假定

1. D1：315 与双源侧器件选项有联系，但跨块连续性没有因此成立

已核对中国原件 CN102148059A，2011-08-10，中文：说明书第13—15页的 [0118]、[0128]—[0129]，确实分别对应美国公开文本 [0119]、[0129]—[0130]。中文原件与英文原件不是以优先权日期互相替代。专利图像

英文短引：

“plate type conductor”
译：板状导体。

“at least two ground select lines GSL may be included in each NAND string”
译：每个 NAND 串中可以包含至少两条地选择线 GSL。谷歌专利

结构和选项。 图19—20的315在柱113下方，属于第二导电类型的共源区域；[0129]在该实施例的叙述中明确引回图4—17的双 GSL 方案。因此不是完全无关段落的拼接：可选择“两个实际源侧选择器件”，不必选择“一个选择器件加虚拟字线”的另一方案。较靠近存储单元的器件映射 Q，较靠近315的器件映射 R；漏侧 SST／SSL 映射 P。N、P＝M；Q/R＝E。专利图像

最强不利披露。 [0119]说明的是 BLK1—BLKz 中的一个 BLKj，图19—20也只画这个对象。因此，315在所示块内连续是 M，315横跨全部块或指定块组则是 U。把315试拟为 X，虽可建立其导电性、衬底关联和共源功能，仍不能建立 O3。另据 [0120]—[0121]，CSL可浮置，P型衬底111与N型315形成 PN 结；不能把“源接触”解释成将源区和P型本体直接短接。谷歌专利

2. D2：内部 X 和活动块间省略选项是真的，但不是已画出的固定多块分组

定位： [0010]—[0011]、[0169]—[0175]、[0183]—[0194]；图19、21、23。

图21中，同一个 X 上接 STL、下接衬底中的N型源扩散24，位于实际块 BK〈i〉与 BK〈i+1〉之间。源路径可辨识为：

源线电路37 → STL → X → 源扩散24 → SGS → 存储单元 → SGD → BL

图23进一步显示同一阵列内多个 BK 与 SH／STL／24 的公共源接入关系。不能把31L与31R之间的驱动器区换称为 X，也不能把两个阵列的源区未经说明地合成一整片。N、P、O1、O2、O4＝M；所示串只有一个 SGS，Q/R＝U。专利图像

英文短引：

“not necessarily formed periodically”
译：不必按周期形成。patentimages.storage.googleapis.com

[0190]允许非周期布局；[0191]允许在 BK0、BK1……BKn 的部分块间区域不形成接触。这不是仅限虚拟块的省略。因此，利用该选项形成更大间距是 E；从中选定哪些活动块构成哪一组、为何保留某一边界，则仍须给出具体布局解释，属于 S，不能写成原文已明确画出“两块一组”。patentimages.storage.googleapis.com

最强不利披露及其含义。 [0010]—[0011]指出：仅在阵列外围接入源扩散，会因扩散电阻使源电位不稳定；内部接触用于改善这一问题。这是外围接入→内部接入的理由，不是密集内部接触→稀疏内部接触必然更优的理由。它不否定[0191]的省略选项，但限制了可以主张的技术效果。专利图像

3. K1：块对和102成立；虚拟串背景不能抹掉，也不能误认成虚拟块

定位： 第二实施例 [0045]起，图8—9；结合图7A—7B。

图8画出 MB(i−1)、MBi、MB(i+1)、MB(i+2) 四个实际存储块。DBL分段跨越实际块对，中央源边界把两对分开；图9的 X＝接触102 接 CSL 与金属103。源偏置来自160；本体偏置140／141及虚拟串偏置180／181是不同路径。专利图像

英文短引：

“pair of adjacent memory blocks”
译：一对相邻存储块。谷歌专利

O1—O4＝M；两侧各至少两个实际块的图示基础＝M。 但102所在的局部 CSL 直接邻接的是 MBi 与 MB(i+1)；不能据四块总图宣称“102单独服务全部四块”。该文是平面 NAND，且此分段方案针对虚拟串干扰；N的柱结构及Q/R均为 U。其价值是非任意块对边界，不是三维移植本身。专利图像

四、真正有用的新增及追踪候选

A1．US20050128843A1：最强的新增“多块阵列边界—同一源分流线—偏置网络”证据

定位： 第一实施例 [0126]—[0138]，尤其 [0131]—[0135]；说明书第6—8页；图12—18，重点为图16—18。

英文短引：

“multiple memory cell array blocks 53”
译：多个存储单元阵列块53。

“disposed between the memory cell arrays”
译：布置在存储单元阵列之间。专利图像

块层级不是靠数字猜出来的。 [0126]以字线及块选择线说明 NAND 块；[0132]明确说每个53内沿 WL 排列多个存储单元组51。图18画出数列53，每列包含很多实际块；图13说明51自身是一串存储单元，而不是一个块。因此，分组依据是阵列列群与其间的分流通道，不是把若干位线或单根串改名为块。两侧各至少两个53由图18直接支持。专利图像

固定同一 X。 取阵列边界中的一条 源分流线 SH1 为 X，不在证明不同要素时改换成 SH2、CS或外围晶体管3。图16—18给出：

电源焊盘5 → 源线开关晶体管3 → SL2／横向网格SL2EL1 → 通孔17 → X＝SH1 → 通孔16 → SL0 → 源接触CS → 衬底／P阱26中的n型源扩散18 → SGS → 单元串51

其服务范围由跨多行块53的 SL0／SL2 网格确定；不是只服务接触旁两根串，也不是仅由这一条 SH1 独占供电。图17另给出本体支路：

SH2 → 通孔16 → 中间导体14 → SB → p+区19 → P阱26

这使源接入和本体接入能被逐段区分。专利图像

等级。 实际块及图示多块群＝M；O1—O4＝M，O3依据是清楚图示的阵列群边界，而非一句“block group”。N的柱结构、柱相关P及Q/R＝U。外围晶体管3不能冒充 R；每串只有一个 SGS。专利图像

为何布置在这里。 原文将长源线电阻与源电位位置差异、写入校验偏差联系起来；[0135]—[0138]用交叉连接的网格提高电导，且讨论阵列边缘较少源线开关时的供源问题。这里有“空间／连接网络／电压均匀性”的具体关系，而不只是孤立的接触图。谷歌专利

最强不利段落。 [0134]的约530间距单位是 data transfer lines BL，不是实际块数；[0135]又倾向于增加横向连接以降低电阻。因此不能写成“每530块一个源接触”，也不能说它证明删除接触同时降低电阻和面积。图中的 CS 仍可以密集存在。其有效证据是多块阵列之间的 SH1 及完整公共源网格。专利图像

相对基线消除了什么。 相对 D1+D2，它提供无需先选择省略选项的、非任意多块群边界及供源理由；相对 D1+D2+K1，它使 K1 不再是证明分组边界的必要来源，并消除对虚拟串分段背景的依赖。它没有消除平面至柱式结构的移植推论，也没有消除 D1 对 Q/R 的作用。

A2．US20060268612A1：普通活动块的源／漏交替边界，不能把栅分流线当成源分流线

定位： [0056]—[0058]、[0064]—[0076]；说明书第3—4页；图1—3、7。

英文短引：

“serves as a unit of data erase”
译：作为数据擦除单位。专利图像

[0058]明确把共享字线的多条 NAND 串定义为实际擦除块。BLK0／BLK1之间是漏接触 CT1；BLK1／BLK2之间是源接触 CT2。由此有真实的交替源／漏边界，不涉及虚拟块。取 CELSRC26在CT2中的导电接入部分为 X，其路径为：

CELSRC26 → CT2处接入 → 共源扩散23s → 源选择S2 → M31…M0 → 漏选择S1 → BL34

图3确认23s位于P阱12中；本体另有 CPWEL35／CT5 接入。专利图像

等级。 O1、O2＝M；源线供给共源节点的结构明确，但在这里核到的核心段落未给出专用源偏置驱动链，O4取 S。按漏边界组织为(0,1)、(2,3)等对，中央源边界是非任意选择，但图示主要展开0、1、2，完整双侧块对需据重复排布解释，O3取 S。N的柱结构、柱相关P及Q/R＝U。专利图像

最强不利披露。 A1/A2、B1/B2及CT3/CT4是选择栅的分流互连；其 P1 间距不是源接触跨多少块的间距。[0056]的每串源侧也只有 S2。CT2直接服务 BLK1、BLK2，不能推成所有块都由该处供源。专利图像

增量。 它提供不依赖 K1 虚拟串环境的活动块边界替代证据；但不如 K1 的四块完整图明确，也不替代 D2 的三维源接入证据。

A3．US20060018181A1：确有跨两个／三个实际块的接触共享，但改变了串的电流拓扑

定位： 第二实施例图9—10、[0120]；第六实施例图26、[0147]—[0152]；还应结合 [0077]—[0078] 的操作条件。

英文短引：

“extend over three memory cell block regions 62”
译：跨越三个存储单元块区域62。专利图像

这里不能简单归类为“只是位线间距假阳性”。图26及[0148]—[0152]确实公开三个实际块区域62、位于其中的多个单元组，以及源接触65两侧镜像排列的三单元组结构。X＝源接触65，上接源线63、下接衬底有源区60；两侧多个实际块的几何关系是 M。专利图像

但原文的 double/triple pitch 是沿 WL方向的有源区／接触节距。它之所以能实现，是将沿BL方向的两个或三个 NAND 单元组串联，使其共享末端的源／漏接触；不是单纯删除仍然各自直接接入共源板的接触。远端单元组访问源接触时，要经过其他存储单元组及其选择器件。[0078]明确要求操作其中一组时也驱动另一组。专利图像

等级及最强不利证据。 O1—O3＝M；供源功能及图10的源电压有明确依据，但第六实施例具体操作沿用关系仍须对应阅读。N的柱结构及权利要求式Q/R＝U：单元组之间的两个选择器件，不能不顾中间还存在其他存储单元而当成“全部存储单元—Q—R—公共源”。图10的偏置和[0078]正是限制这种移植的最强证据。专利图像

增量。 它消除了“截止日前没有跨多个实际块共享源接触布局”的笼统推断；但没有消除把该布局用于D1而不改变串拓扑的必要论证。其明确收益是接触加工裕度、避免相邻接触短路及集成度，不是无条件的源电阻降低。专利图像

B1．US20070158736A1：早期全阵列源层明确，但本体方案与D1不同

定位： [0101]—[0115]、[0123]、[0140]；说明书第4—6页；图1—8、10。

英文短引：

“formed on the whole surface of the memory cell array area”
译：形成在存储单元阵列区域的整个表面上。专利图像

[0102]明确：衬底1表面的N+层11遍布整个阵列，作为公共源；柱4底部扩散41与11相连。[0110]另把共享字线的 NAND 单元组定义为擦除块，故不只是一个“材料堆叠块”的连续层。源路径是：

公共源层11 → 柱底扩散41 → SGS → 柱4上的存储单元 → SGD → 上端扩散42 → BL7

以11为试拟 X，O1、O2、O4＝M，但其是阵列底层，没有建立组间边界接触的O3。N、P＝M；Q/R＝U。专利图像

最强不利披露。 [0107]及[0140]采用N−柱，并使公共源定义所有柱沟道本体的电位；[0113]还直接给CSL施加正擦除电压。这与D1的P型本体／N型源区及相应浮置方案不同，不能以“都有源板”为由认定完全可互换。专利图像

增量。 它消除了“全阵列连续源层这一结构只能靠对D1的臆测”的问题；仍不能证明D1实际画出的315已经跨块连续，也不能替代边界接触和源／本体兼容性的证据。

B2．US20100052017A1：具体边界落点与连接密度／电阻关系

定位： 第一实施例图1—6；第三实施例[0080]—[0086]、图23—25。

取 X＝埋入互连32。图5中32落在相邻块源选择器件之间的共源扩散18-2上，上接由34A、34B、34C构成的SL：

SL的34A／34B → 横向连接34C → X＝32 → 源扩散18-2 → ST2 → 存储单元

这是具体源区落点，不是落在存储沟道中段；修改例还把交叉连接位置放在隔离区上方。O1、O2＝M；O4从该公共源互连功能作S映射；非任意多块组O3＝U；柱式N/P及Q/R＝U。专利图像

英文短引：

“the number of interconnection portions 34C is increased”
译：增加连接部分34C的数量。专利图像

最强不利披露也是它的价值。 第三实施例以增加34C的方式降低公共源线电阻，并讨论结漏电改善。它不支持“更少接触本身导致更低电阻”。因此，它补强的是“通过哪种互连和落点改善源网络”的理由，不能用来填补多块稀疏接触布局。专利图像

五、目标B：能够支持怎样的移植，仍有哪些推论

1. 已知J1提供了很具体的源／本体分离桥梁，但不是新增发现

US20100258947A1，[0044]—[0047]，图2A—2E： 共源区112由同导电类型的跨向分流区113明确互连；接触孔190及插塞191落到113；另一套接触落到相反导电类型的本体区域114。路径为：

170S → 源用插塞191 → 113 → 多个112 → 下选择器件 → 柱串

本体路径另为 170W → 本体用插塞191 → 114。这里不需要假定所有局部源区天然是一整片，也不需要源／本体短接。原文还把阵列间开孔的加工裕度作为理由。专利图像

英文短引：

“electrically connect the common source regions 112 to one another”
译：将各共源区112彼此电连接。专利图像

不利点： 130a／130b明确是阵列，但不能仅凭这些标号证明每侧已包含权利要求所需的多个实际块；每串也不是两级源侧器件。故源区互连、边界落点、源／本体分离为 M；实际多块分组O3仍未由它单独建立，Q/R为U。另一实施例的整面212不能与前一实施例的所有细节不加说明地混用。专利图像

2. 已知J2把双GST选项和金属源接入放在同一架构中

US20110002178A1，[0039]、[0047]—[0049]、[0066]—[0068]，图1、2A—2D、11—12：

“a pair of transistors may be arranged in series”
译：可以将一对晶体管串联布置。专利图像

[0039]明确把该对器件放在存储单元与CSL之间；[0047]给出金属180与高掺杂源区155的欧姆接触、低掺杂区151以及栅侧绝缘170。选取双GST后，可作如下映射：

X＝180 → 155 → 151 → R → Q → 存储单元 → P → BL

双器件是 E，不能因图2A只画一个GST而改写为图中已画出两级。180／155的低接触电阻以及与栅隔离有明确工艺依据。最强不利点是第二开口123的位置首先对应串／柱之间，并未据此证明实际块组边界；O3仍为U。专利图像

3. 可以提出的组合理由，与不能越过的边界

较有证据基础的技术论证是：保留D1柱串和两个实际源侧器件，选择由A1等文献支持的多块阵列边界作为供源通道；用D2的内部接入，或J1的112—113式互连与独立本体接触，实现源网络。其目的有原文支持：缩短高阻扩散路径、降低源电位位置差异、利用已有阵列间空间及改善接触加工裕度。理由来自这些结构和效果的对应关系，不来自它们互相引用这一事实。专利图像

移植后的接入必须保持在 R的公共源一侧：

偏置端 → 边界X → 可识别源互连／源区 → R → Q → 存储单元

这是组合设计的 S 级映射，不是某一原件已经画出的完整实施例。接触若落在Q与R之间，或用导电路径跨过其中一器件，就不满足这一论证。A3那种穿过其他存储单元组到达源接触的路径，也不能充当这里的源板互连。

擦除浮置的兼容性只需检查是否存在不可断开的钳位。 A1的外围源线开关3表明源网格与地端之间可以断开；D1的源／本体 PN 结和J1的分离接触表明二者不必短接。但这只能支持“存在兼容设计路线”，不能证明未经修改的任意A1、D2或B1电路自动复现D1的全部波形。专利图像

六、指定追踪链与假阳性处理

1. 申请链、引证链的处理结果

指定线索 实际追踪结果及处理
US20060268612A1 核到自身的日本基础申请JP2005-155387及美国申请11/409043；向后追到US6240012B1及其相关后续家族文献。后者的源接触省略属于边缘虚拟块，不能回填为活动块省略。A2自己的有效内容保留于上文。谷歌专利
US20100014350A1 未取得可核验原始全文。 对准确号码、格式变体及多个公开入口的尝试未得到可用文本，因此本报告不赋予其题名、公开日、家族关系或技术内容；这是明确未完成项。
US20100052017A1 核到其日本基础申请JP2008-227001和美国申请12/553496。背景明确指向JP2003-188252的图41、42；另沿后向引证核读US6943453B2的连续局部源互连／上下层连接内容，未从中取得实际多块组的新证据，不把该链当作组合理由。谷歌专利
US20090003025A1／US20090004843A1 取得03025的英文文本镜像，并核验4843的原始PDF；4843[0001]明确交叉引用同日提交的配套申请。重合的图10技术只计一次，关键结论以下述已核原始4843版本为准。Justia Patents
JP2010027165A 取得日文原始PDF，公开日2010-02-04。没有取得合格英文对应全文。它虽以保持特性／写入校验为主题，但[0020]—[0028]确有实际块及源／漏接触交替共享，不能当成完全无关文献；仅作日文追踪佐证。背景所引2002年Lee等论文也未充作本报告已核英文专利证据。专利图像
JP2005354003A／KR20060048355A 家族追踪得到英文原始US20060018181A1，作为A3采用。其继续申请／后续授权不另算独立技术来源；网页对韩文的机器英译不算英文公开。谷歌专利

2. “every two blocks”修饰的是490，不能直接转给495

采用的原件是 US20090004843A1，2009-01-01，英文；定位[0083]、图10，说明书第8页。专利图像

“one per every two blocks”
译：每两个块一个。专利图像

这句话的主语是 contact blocks 490，下一句说明490向下接漏区、向上接另一金属层。源接触 495 位于490之间的屏蔽段上，向下接源区。图10确有真实擦除块标记和源／漏接入交替，故仍有普通交替布局的部分价值；但不能把这句当作“源接触495每两块一个”的直接文字证据，也不能把2f／4f位线金属节距当成源接触跨块节距。专利图像

3. 省略接触仅限虚拟块的文献，必须与D2分开

US6240012B1，2001-05-29，英文，图1、7A—8。原件封面日期已核。专利图像

“used as a dummy block”
译：用作虚拟块。专利图像

省略源接触的是端部 NAND-B 块2-0、2-N；正常数据块为2-1至2-(N−1)。原文还明确说这类省略接触的端块不能进行正常存储／读出。因此它不支持在正常数据块之间省略接触来组成更大源接触间距。D2[0191]的活动块省略选项不能因这个更早家族的虚拟块方案而被否定，二者必须分别评价。专利图像

4. 外文原件与英文主证据的边界

D1的中文原件已逐段核对，英文主证据仍是2011-08-11的US版本。K1采用英文US版本的图8—9，而非KR100729365B1网页机器英译。D2本次未成功取得JP2009266945A原件，其技术判断完全以已核英文US20090267128A1为依据；没有借日本家族日期提前英文版本的公开时间。

七、检索式、筛选方式与剩余缺口

实际运行的查询组

三组主题查询分别运行，另作号码、分类及引证扩展；包括：

("block group" OR "block pair") ("source contact" OR "source shunt")
patent "block group" "source contact"
patent "block pair" "source shunt"
NAND memory source shunt block pairs patent

"source contact" (every OR pitch OR omitted OR nonperiodic)
patent "source contact" "nonperiodic"
"source contacts" "every two" memory

("source plate" OR "common source diffusion")
("inter-block contact" OR "body bias" OR floating)

patent "source plate" "body bias" before:2011-08-15
"G11C16/04" "source" "shunt"
"G11C7/00" "source shunt"
"H01L29/788" "source contact" "blocks"

也使用了 site:patents.google.com/patent/／域名限制和各指定公开号的准确号码及格式变体。分类扩展采用已核原件实际列出的 G11C16/04、G11C7/00、H01L29/788 等，而不是先凭现代三维NAND分类假定命中范围。一般网页的布尔查询产生了较多无关结果，真正有用的新增主要来自原件全文、后向引证和家族交叉核验；例如A1经D2的后向引证核到，B1经已知J2的引证链核到。专利图像

排除的主要类型为：只涉及位线金属节距或漏接触的“every”；仅边缘虚拟块省略；把堆叠材料条当成实际存储块；只有单元串或位线束而没有块层级；以及仅有截止日后公开版本可用的技术内容。没有把引证表中的一条号码本身当作已经读到的技术证据。

最终仍未闭合的事项

第一，完整单篇披露仍缺。 A1把实际多块群、同一边界SH1、衬底源路径和偏置理由联系起来，但为平面结构；D1／J2提供柱相关双源侧器件选项，却没有单独完成相同的实际多块组边界。两者之间仍是有证据支持的 S级移植，不是M级同一实施例。

第二，不能把概念可行性冒充D1的实际连续性。 B1、D2和J1分别提供整阵列源层、共同源扩散和显式源区互连；它们降低了设计推论的负担，但没有改变D1图19所示315仅被明确说明为BLKj内源板这一事实。

第三，稀疏化的效果必须有条件。 现有证据能够支持内部接入、低阻分流网格和特定省略选项；不能支持“接触越少，电阻和面积必然都越低”。省略后的电阻、供源均匀性以及可断开偏置支路仍需针对选定布局说明。

第四，检索完成度有明确边界。 US20100014350A1原始全文与其申请／引证链尚未核到；03025的技术核验主要由已取得的同内容4843原始版本承担；未取得的日文原件未被用于补强英文主结论。

就本次证据而言，最实质的补强路线是：保留D1的柱串和双源侧选项，以A1替换或补强K1的分组依据，再用D2或已知J1说明源区接入、连续／互连路径及源／本体分离。 它消除了若干原先必须凭推断补足的环节，但仍不足以把“所有要素在一个截止日前实施例中明确公开”或“该组合必然成立”作为已经证明的结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

补充检索：新增三维块群边界证据与明确的双源侧器件

本轮有两项实质增量。 一是 US20110090737A1：其连续源线可以与明确标出的实际存储块网格对应，且在同一三维架构中披露衬底接入、源／本体分离和源偏置。二是 US20100195395A1：其主要图示实施例直接具有柱相关、串联的 TG2—TG1 两个源侧选择器件，不必仅依赖D1的增设选项。专利图像

仍没有找到一篇能够在同一实施例中将全部要素评为M的文献。 当前最重要的保留是：第一篇的同一CSL确实跨越多个实际块，但已证供源范围主要在其一侧；第二篇的双源侧器件明确，却没有相应的实际多块群边界。下面将新增事实、结构映射和仍需补证的部分分开。

评级沿用：M＝明确披露，包括清楚附图；S＝解释性结构映射；E＝明确选项、需要选择；U＝尚未建立。

一、新增候选及准确公开版本

以下日期均对应链接中的英文原始公开版本。后续授权和同族版本不另计技术来源。

代号 准确版本、原始公开链接 公开日／语言 本轮用途
补1 US20110090737A1 原始PDF 2011-04-21／英文 三维实际块网格、跨块连续CSL、衬底落点和源／本体接入。专利图像
补2 US20100195395A1 原始PDF 2010-08-05／英文 明确的柱相关双源侧器件TG2、TG1及其工艺理由。专利图像
补3 US20080006869A1 原始PDF 2008-01-10／英文 非虚拟串背景下的实际四块、成对布线；仅为局部补强。专利图像

二、补1：US20110090737A1——实际块网格与同一连续源导体

题名译文： 三维非易失性存储器件及其操作和制造方法。

主要定位： 说明书第3—6页，[0040]—[0056]、[0063]—[0072]、[0080]—[0104]；图6C、7C、8A、8C、9C、12。其中图6C、8C、9C分别位于附图第11、15、17页。

1. 实际块层级和非任意分组

图6C明确标出两行、三列的 MB；两侧列只画出局部，但各自上下两个MB标号清楚。图7C对应各块的LSL，图9C进一步对应块内的柱／下选择器件，而不是将一个柱圈当成一个块。[0080]以隔离层63界定实际块，[0082]说明同一块内多条串共享LSL，[0101]进一步使上方存储堆叠在块间分离。专利图像

[0090]的短引：

“six lower select transistors LST are formed in one memory block”
译：一个存储块中形成六个下选择晶体管LST。专利图像

因此，图中六个柱圈对应一个块内的六条串，不是六个块。

固定X为图8C／9C左侧那一条连续CSL。 它跨过上下两行之间的横向隔离带。可对应的几何关系为：

左列上下两个MB｜同一X＝CSL｜中列上下两个MB。

这比从D2的省略接触选项出发再选择分组更直接：块列、块间隔离和连续源线都实际画出。“两侧各至少两个实际块”的图示基础成立；这里不是把位线束或材料块重新命名为块群。专利图像

2. 同一X的衬底耦合、偏置路径及服务范围

按文中的N型源／P阱实施方式，接入路径为：

读出源偏置 → X＝CSL → CSL底部的掺杂衬底落点 → P阱表面的反型接入区 → LST沟道67 → 存储单元沟道71 → UST → BL。

[0083]—[0086]给出源沟槽暴露衬底、底部注入以及填入导体；[0052]—[0053]说明读出时CSL接地，并由LSL使阱表面反型而接通源路径。这不是一整片永久导通的N型源板：不能省掉反型接入区，直接把CSL与柱底画成始终欧姆连通。专利图像

供源范围必须收窄。 图8A中，所选CSL左侧邻接隔离区63，导电落点朝其右侧块展开。结合连续平面图，可确认该X接入中列上下两个MB；但不能认定它也接入左列两个MB，更不能把图中两条独立画出的CSL自动合并为一张已证明互连的源网络。专利图像

另外，[0091]—[0092]的 CP接触的是LSL栅线，不是共源偏置接触。[0104]另述连接CSL的接触插塞，但未画出其位置。本报告的X始终是已画出的CSL，不用CP替代，也不借未画出的上层插塞证明O3。专利图像

3. 对目标B的新增价值

这里有同架构内的具体联系，而不只是“金属一般电阻较低”：

[0047]、[0084]—[0086]将源线与LSL间隔布置、可采用金属、局部扩大源沟槽及降低接触电阻联系起来；[0101]说明块间分离刻蚀可暴露CSL顶面，给出可辨识的边界接入位置。CSL与P阱具有不同接入功能，[0071]—[0072]又明确保留擦除时CSL浮置。专利图像

这些支持源线位置、材料、宽度和落点的设计理由，不支持“减少接触数量本身同时降低电阻和面积”。

4. 最强不利披露及评级

[0084]对源沟槽的表述是：

“formed in each of the memory blocks MB”
译：形成在各存储块MB中。专利图像

这与图8A的单侧落点共同限制了结论：连续CSL沿块列边缘形成，但“该块列就是所要求的块群、该边缘源线就是群间X”仍有结构映射成分。O3取S，不是因为缺少“每N块”句子，也不是额外要求X必须完全位于块外。

评级：N＝M；P＝UST，M；O1＝M；O2＝M；O3＝S；O4＝M，但仅限上述已证供源范围；Q/R＝U。 原文只有一个LST，不能把其竖直沟道和受同一LSL影响的横向反型段直接算作两个已明确披露的柱相关源侧器件。专利图像

相对D1+D2或D1+D2+K1的增量： 它使证明这一三维块列边界不再必须依赖D2的接触省略选项，也不再必须借K1的平面虚拟串环境。采用它作为替代基础架构，还能避免先假定D1的315跨越全部相关块；但这没有反过来证明D1自身315的跨块连续性。

三、补2：US20100195395A1——Q/R从增设选项推进为主要图示实施例

题名译文： 具有垂直结构的非易失性存储器件及其操作方法。

主要定位： 说明书第3—5页，[0042]—[0049]、[0051]—[0070]；图1—4，尤其图1和图3。

1. 器件顺序和柱关联均可直接核对

图1的电路与图3的两级源选择栅162对应，顺序为：

存储单元MC — TG2＝Q — TG1＝R — 源区110／CSL。

另一端为 MC—TS2—TS1—BL，可将TS2映射为P；额外存在TS1并不改变其位于存储单元与数据线之间的关系。图3把两级TG器件画在半导体柱130旁，[0063]也明确其栅电极位于柱侧壁。专利图像

[0058]把柱下掺杂源区110与CSL相连，并说明110与衬底105其他区域形成PN结。因此，源路径是：

CSL → 110 → TG1／R → TG2／Q → MC → TS2／P → TS1 → BL。

这里没有利用位于Q与R之间的接触绕过任一器件，也不需要把源区与本体短接。专利图像

2. 最强反向表述不应被忽略，但也不等于只有一个物理器件

[0045]说两器件可共用GSL：

“may operate together as if they were unified as one transistor”
译：可以共同操作，如同合并成一个晶体管一样。专利图像

这是共同控制的披露；图3仍显示两个不同高度、由间隔层分开的源选择栅。按既定框架，不要求独立栅驱动，因此共用GSL不妨碍Q/R的物理区分。[0049]另有允许省略器件的变型，但不抹去图1—4已明确画出的双器件实施例。故此处 Q/R＝M，而非只靠一句“还可以增加”的E级选项。专利图像

3. 为什么采用两级：有具体工艺理由

[0067]—[0070]说明，以两个较短选择栅代替一个较长选择栅，有助于填充层间间隙、避免空洞并提高控制可靠性。这为双源侧器件提供了具体工艺动机。专利图像

但这个理由针对其层间填栅工艺，不能未经分析便宣称必然适用于补1的下选择层制造方式。

4. 没有补齐的部分

图2的NS11、NS12、NS21、NS22是四条串，不是四个已被确认的存储块；[0052]、[0055]还说明共同字线和同时擦除。不能将图2转换为四块群图。图4／[0066]的接触170连接GSL，同样不是源偏置X。专利图像

评级：P、Q、R＝M；柱及电荷存储串部分＝M，但完整N的实际多块层级＝U。 以110试拟X时，O1、O2和共源连接明确；将其作为施加所述偏置的X可作S映射，O3仍为U。它没有定位群间源接触。

相对基线消除的依赖： 证明“柱上两个实际串联源侧器件及其到共源节点的顺序”，不再只能依赖D1或已知US20110002178A1的选项；但补2不能替代实际块群和边界X的证据。

四、补3：US20080006869A1——保留非虚拟串的块对证据，但不提升为完整命中

主要定位： 说明书第5页[0165]—[0179]，第9页[0274]—[0291]；图8、9、50。

[0165]明确以最小擦除单位定义块。图50画出 BLOCKi、BLOCK(i+1)、BLOCK(i+2)、BLOCK(i+3)，并以成对的字线弯折／接触区布局组织这四个实际块，不以虚拟串为前提。专利图像

图9的源路径为：

源电位控制电路 → SL／ME0 → X＝CB2 → 源扩散23 → ST2 → 存储单元。

[0178]明确写道：

“connected to a source line potential control circuit”
译：连接到源线电位控制电路。专利图像

关键限制在[0276]： SG1和SG2中一个是SGS，另一个是SGD，但未在该段固定名称分配。图50中两对块之间的中央边界为SG2侧。要将它认定为源边界，需选择 SG2＝SGS，再把图9的CB2接入结构对应过去，不能说图50本身已经画出中央源插塞。中央接触直接服务哪两个邻接块可以据此作结构解释，但没有证明它单独服务四块。专利图像

评级： 实际四块及成对布局＝M；图9中CB2的O1、O2、O4＝M；将同一源接触映射到图50的群间位置为 E＋S。柱式N、柱相关P及Q/R均为U。接触区14及CP用于字线／选择栅互连，不能冒充源接触。专利图像

它能减轻对K1虚拟串背景的依赖，但不比上轮US20050128843A1的完整源分流网格更直接，故仅保留为局部佐证。

五、针对缺口，现在可以怎样组织证据

原先需要的推论 本轮减少了什么依赖 仍未消除什么
从D2的非周期／省略选项再构造块群 补1已画出实际块列及跨行连续CSL，不必先选择省略接触 边缘CSL与群间X的O3对应仍为S；同一X向另一侧供源未建立。专利图像
用K1的平面虚拟串布局解释分组 补1提供三维实际多块几何，K1不再是这一点的必要来源 不能据几何两侧都有块，便断言两侧所有串都接同一X。专利图像
假定D1的315在所需块间连续 换以补1为基础时，跨实际块行的连续导体可直接核图 这是一条替代路线，不是D1自身315连续性的新增披露。专利图像
双源侧器件只能靠选项补出 补2的TG2—TG1是明确图示，可直接证明局部Q/R结构 补2未给出相同的实际多块群／边界X。专利图像
只有抽象的布局移植理由 补1在三维架构内联系源线间隔、宽度、金属和接触电阻；补2另有双短栅填充理由 不能推导“更少接触必然更低电阻”，也不能自动证明两种工艺完全兼容。专利图像

可具体检验的组合路径，而非已经公开的完整实施例

一种较明确的结构方案是：保留补1的边界CSL、衬底落点、反型接入路径和最下级选择位置，在存储单元与该最下级位置之间采用补2的第二级纵向源选择结构。 源侧顺序应保持：

X → 衬底落点／接入区 → R → Q → 存储单元。

这是一项 S级组合分析，不是给补1原图增加一个不存在的标号。其优点是无需让接触进入Q/R之间，因而有明确的不旁路路径；其待证之处是新增栅层的制造安排、对原下选择器件控制的影响，以及源线实际覆盖哪些块。补2的空洞／填充理由不能自动证明这些问题均已解决。专利图像

擦除方面，补1已经给出CSL浮置与P阱偏置，故“边界导电源线必然导致源端被永久钳位”的疑虑可以排除；不必额外要求它复现D1全部波形。专利图像

六、本轮新增排除项及未核实号码

文献及准确版本 排除或降级原因
US20110149655A1，2011-06-23，英文 配对的是串，共享的是位线接触212／214。图6及[0008]显示两级选择器件在漏侧；不能因正文某处使用“ground selection”措辞，就把606／608认成Q/R。专利图像
US20090207667A1，2009-08-20，英文 截止栅72用于相对存储单元间的通道隔断，位于存储单元结构内部；不能当成全部存储单元之后、公共源之前的第二源侧器件。参见[0031]、[0043]—[0046]。专利图像
US6160297A，2000-12-12，英文 早期低阻源互连证据仍有价值，但源线间隔的单位明确是若干位线，没有据此建立实际块群间距；不作为新的目标A命中。专利图像

US20100014350A1仍未核实。 本轮继续检索准确号码及2010/0014350等格式，并尝试Google Patents、Justia、FreePatentsOnline及USPTO公开图像入口，仍未取得可核验原始全文。因此，其题名、准确公开日、技术披露和申请／引证链继续留空；不把二手网页摘要的评价当作原始披露，也不据访问失败断言该号码不存在。

七、实际查询与追踪路径

本轮分别运行了三组主题查询，并作号码、分类和引证扩展：

("block group" OR "block pair")
("source contact" OR "source shunt") patent

"source contact"
("every" OR "pitch" OR "omitted" OR "nonperiodic") patent

("source plate" OR "common source diffusion")
("inter-block contact" OR "body bias" OR "floating") patent

补充查询包括：

"source contacts" "two blocks"
"source contact" "G11C16/04"
"H01L29/772" "common source" "block"
"H01L29/788" "source contact" "block pair"
"US20100014350A1"
"2010/0014350" patent

分类扩展中的G11C16/04、H01L29/772、H01L29/788可以在上述已核原件首页找到依据。关键词查询产生了不少无关结果；有效新增主要来自以下可复查路径：D1的后向引证→补2；D2的后向引证→补3；D2的向前引证→补1，随后回到各自截止日前的A1原始公开文本核查。引证关系在此只说明发现路径，不作为技术组合理由。专利图像

结论

本轮把缺口从“平面块对如何移植到柱式存储器”缩小为更具体的问题：已公开的三维实际块列／连续源接入架构，怎样保留其源路径并采用明确的纵向双源侧器件。

现在最值得保留的证据组合是 补1的块群几何、连续CSL和源／本体路径，加补2的TG2—TG1明确结构。但完整结论仍受三处限制：补1的O3映射、同一X的双侧供源范围，以及双源侧结构接入该架构的具体制造兼容性。尤其不能把“X两侧确有多个实际块”与“X已经被证明给两侧所有串供源”写成同一个已证事实。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

补充检索：新增三维块群边界证据与明确的双源侧器件

本轮有两项实质增量。 一是 US20110090737A1：其连续源线可以与明确标出的实际存储块网格对应，且在同一三维架构中披露衬底接入、源／本体分离和源偏置。二是 US20100195395A1：其主要图示实施例直接具有柱相关、串联的 TG2—TG1 两个源侧选择器件，不必仅依赖D1的增设选项。专利图像

仍没有找到一篇能够在同一实施例中将全部要素评为M的文献。 当前最重要的保留是：第一篇的同一CSL确实跨越多个实际块，但已证供源范围主要在其一侧；第二篇的双源侧器件明确，却没有相应的实际多块群边界。下面将新增事实、结构映射和仍需补证的部分分开。

评级沿用：M＝明确披露，包括清楚附图；S＝解释性结构映射；E＝明确选项、需要选择；U＝尚未建立。

一、新增候选及准确公开版本

以下日期均对应链接中的英文原始公开版本。后续授权和同族版本不另计技术来源。

代号 准确版本、原始公开链接 公开日／语言 本轮用途
补1 US20110090737A1 原始PDF 2011-04-21／英文 三维实际块网格、跨块连续CSL、衬底落点和源／本体接入。专利图像
补2 US20100195395A1 原始PDF 2010-08-05／英文 明确的柱相关双源侧器件TG2、TG1及其工艺理由。专利图像
补3 US20080006869A1 原始PDF 2008-01-10／英文 非虚拟串背景下的实际四块、成对布线；仅为局部补强。专利图像

二、补1：US20110090737A1——实际块网格与同一连续源导体

题名译文： 三维非易失性存储器件及其操作和制造方法。

主要定位： 说明书第3—6页，[0040]—[0056]、[0063]—[0072]、[0080]—[0104]；图6C、7C、8A、8C、9C、12。其中图6C、8C、9C分别位于附图第11、15、17页。

1. 实际块层级和非任意分组

图6C明确标出两行、三列的 MB；两侧列只画出局部，但各自上下两个MB标号清楚。图7C对应各块的LSL，图9C进一步对应块内的柱／下选择器件，而不是将一个柱圈当成一个块。[0080]以隔离层63界定实际块，[0082]说明同一块内多条串共享LSL，[0101]进一步使上方存储堆叠在块间分离。专利图像

[0090]的短引：

“six lower select transistors LST are formed in one memory block”
译：一个存储块中形成六个下选择晶体管LST。专利图像

因此，图中六个柱圈对应一个块内的六条串，不是六个块。

固定X为图8C／9C左侧那一条连续CSL。 它跨过上下两行之间的横向隔离带。可对应的几何关系为：

左列上下两个MB｜同一X＝CSL｜中列上下两个MB。

这比从D2的省略接触选项出发再选择分组更直接：块列、块间隔离和连续源线都实际画出。“两侧各至少两个实际块”的图示基础成立；这里不是把位线束或材料块重新命名为块群。专利图像

2. 同一X的衬底耦合、偏置路径及服务范围

按文中的N型源／P阱实施方式，接入路径为：

读出源偏置 → X＝CSL → CSL底部的掺杂衬底落点 → P阱表面的反型接入区 → LST沟道67 → 存储单元沟道71 → UST → BL。

[0083]—[0086]给出源沟槽暴露衬底、底部注入以及填入导体；[0052]—[0053]说明读出时CSL接地，并由LSL使阱表面反型而接通源路径。这不是一整片永久导通的N型源板：不能省掉反型接入区，直接把CSL与柱底画成始终欧姆连通。专利图像

供源范围必须收窄。 图8A中，所选CSL左侧邻接隔离区63，导电落点朝其右侧块展开。结合连续平面图，可确认该X接入中列上下两个MB；但不能认定它也接入左列两个MB，更不能把图中两条独立画出的CSL自动合并为一张已证明互连的源网络。专利图像

另外，[0091]—[0092]的 CP接触的是LSL栅线，不是共源偏置接触。[0104]另述连接CSL的接触插塞，但未画出其位置。本报告的X始终是已画出的CSL，不用CP替代，也不借未画出的上层插塞证明O3。专利图像

3. 对目标B的新增价值

这里有同架构内的具体联系，而不只是“金属一般电阻较低”：

[0047]、[0084]—[0086]将源线与LSL间隔布置、可采用金属、局部扩大源沟槽及降低接触电阻联系起来；[0101]说明块间分离刻蚀可暴露CSL顶面，给出可辨识的边界接入位置。CSL与P阱具有不同接入功能，[0071]—[0072]又明确保留擦除时CSL浮置。专利图像

这些支持源线位置、材料、宽度和落点的设计理由，不支持“减少接触数量本身同时降低电阻和面积”。

4. 最强不利披露及评级

[0084]对源沟槽的表述是：

“formed in each of the memory blocks MB”
译：形成在各存储块MB中。专利图像

这与图8A的单侧落点共同限制了结论：连续CSL沿块列边缘形成，但“该块列就是所要求的块群、该边缘源线就是群间X”仍有结构映射成分。O3取S，不是因为缺少“每N块”句子，也不是额外要求X必须完全位于块外。

评级：N＝M；P＝UST，M；O1＝M；O2＝M；O3＝S；O4＝M，但仅限上述已证供源范围；Q/R＝U。 原文只有一个LST，不能把其竖直沟道和受同一LSL影响的横向反型段直接算作两个已明确披露的柱相关源侧器件。专利图像

相对D1+D2或D1+D2+K1的增量： 它使证明这一三维块列边界不再必须依赖D2的接触省略选项，也不再必须借K1的平面虚拟串环境。采用它作为替代基础架构，还能避免先假定D1的315跨越全部相关块；但这没有反过来证明D1自身315的跨块连续性。

三、补2：US20100195395A1——Q/R从增设选项推进为主要图示实施例

题名译文： 具有垂直结构的非易失性存储器件及其操作方法。

主要定位： 说明书第3—5页，[0042]—[0049]、[0051]—[0070]；图1—4，尤其图1和图3。

1. 器件顺序和柱关联均可直接核对

图1的电路与图3的两级源选择栅162对应，顺序为：

存储单元MC — TG2＝Q — TG1＝R — 源区110／CSL。

另一端为 MC—TS2—TS1—BL，可将TS2映射为P；额外存在TS1并不改变其位于存储单元与数据线之间的关系。图3把两级TG器件画在半导体柱130旁，[0063]也明确其栅电极位于柱侧壁。专利图像

[0058]把柱下掺杂源区110与CSL相连，并说明110与衬底105其他区域形成PN结。因此，源路径是：

CSL → 110 → TG1／R → TG2／Q → MC → TS2／P → TS1 → BL。

这里没有利用位于Q与R之间的接触绕过任一器件，也不需要把源区与本体短接。专利图像

2. 最强反向表述不应被忽略，但也不等于只有一个物理器件

[0045]说两器件可共用GSL：

“may operate together as if they were unified as one transistor”
译：可以共同操作，如同合并成一个晶体管一样。专利图像

这是共同控制的披露；图3仍显示两个不同高度、由间隔层分开的源选择栅。按既定框架，不要求独立栅驱动，因此共用GSL不妨碍Q/R的物理区分。[0049]另有允许省略器件的变型，但不抹去图1—4已明确画出的双器件实施例。故此处 Q/R＝M，而非只靠一句“还可以增加”的E级选项。专利图像

3. 为什么采用两级：有具体工艺理由

[0067]—[0070]说明，以两个较短选择栅代替一个较长选择栅，有助于填充层间间隙、避免空洞并提高控制可靠性。这为双源侧器件提供了具体工艺动机。专利图像

但这个理由针对其层间填栅工艺，不能未经分析便宣称必然适用于补1的下选择层制造方式。

4. 没有补齐的部分

图2的NS11、NS12、NS21、NS22是四条串，不是四个已被确认的存储块；[0052]、[0055]还说明共同字线和同时擦除。不能将图2转换为四块群图。图4／[0066]的接触170连接GSL，同样不是源偏置X。专利图像

评级：P、Q、R＝M；柱及电荷存储串部分＝M，但完整N的实际多块层级＝U。 以110试拟X时，O1、O2和共源连接明确；将其作为施加所述偏置的X可作S映射，O3仍为U。它没有定位群间源接触。

相对基线消除的依赖： 证明“柱上两个实际串联源侧器件及其到共源节点的顺序”，不再只能依赖D1或已知US20110002178A1的选项；但补2不能替代实际块群和边界X的证据。

四、补3：US20080006869A1——保留非虚拟串的块对证据，但不提升为完整命中

主要定位： 说明书第5页[0165]—[0179]，第9页[0274]—[0291]；图8、9、50。

[0165]明确以最小擦除单位定义块。图50画出 BLOCKi、BLOCK(i+1)、BLOCK(i+2)、BLOCK(i+3)，并以成对的字线弯折／接触区布局组织这四个实际块，不以虚拟串为前提。专利图像

图9的源路径为：

源电位控制电路 → SL／ME0 → X＝CB2 → 源扩散23 → ST2 → 存储单元。

[0178]明确写道：

“connected to a source line potential control circuit”
译：连接到源线电位控制电路。专利图像

关键限制在[0276]： SG1和SG2中一个是SGS，另一个是SGD，但未在该段固定名称分配。图50中两对块之间的中央边界为SG2侧。要将它认定为源边界，需选择 SG2＝SGS，再把图9的CB2接入结构对应过去，不能说图50本身已经画出中央源插塞。中央接触直接服务哪两个邻接块可以据此作结构解释，但没有证明它单独服务四块。专利图像

评级： 实际四块及成对布局＝M；图9中CB2的O1、O2、O4＝M；将同一源接触映射到图50的群间位置为 E＋S。柱式N、柱相关P及Q/R均为U。接触区14及CP用于字线／选择栅互连，不能冒充源接触。专利图像

它能减轻对K1虚拟串背景的依赖，但不比上轮US20050128843A1的完整源分流网格更直接，故仅保留为局部佐证。

五、针对缺口，现在可以怎样组织证据

原先需要的推论 本轮减少了什么依赖 仍未消除什么
从D2的非周期／省略选项再构造块群 补1已画出实际块列及跨行连续CSL，不必先选择省略接触 边缘CSL与群间X的O3对应仍为S；同一X向另一侧供源未建立。专利图像
用K1的平面虚拟串布局解释分组 补1提供三维实际多块几何，K1不再是这一点的必要来源 不能据几何两侧都有块，便断言两侧所有串都接同一X。专利图像
假定D1的315在所需块间连续 换以补1为基础时，跨实际块行的连续导体可直接核图 这是一条替代路线，不是D1自身315连续性的新增披露。专利图像
双源侧器件只能靠选项补出 补2的TG2—TG1是明确图示，可直接证明局部Q/R结构 补2未给出相同的实际多块群／边界X。专利图像
只有抽象的布局移植理由 补1在三维架构内联系源线间隔、宽度、金属和接触电阻；补2另有双短栅填充理由 不能推导“更少接触必然更低电阻”，也不能自动证明两种工艺完全兼容。专利图像

可具体检验的组合路径，而非已经公开的完整实施例

一种较明确的结构方案是：保留补1的边界CSL、衬底落点、反型接入路径和最下级选择位置，在存储单元与该最下级位置之间采用补2的第二级纵向源选择结构。 源侧顺序应保持：

X → 衬底落点／接入区 → R → Q → 存储单元。

这是一项 S级组合分析，不是给补1原图增加一个不存在的标号。其优点是无需让接触进入Q/R之间，因而有明确的不旁路路径；其待证之处是新增栅层的制造安排、对原下选择器件控制的影响，以及源线实际覆盖哪些块。补2的空洞／填充理由不能自动证明这些问题均已解决。专利图像

擦除方面，补1已经给出CSL浮置与P阱偏置，故“边界导电源线必然导致源端被永久钳位”的疑虑可以排除；不必额外要求它复现D1全部波形。专利图像

六、本轮新增排除项及未核实号码

文献及准确版本 排除或降级原因
US20110149655A1，2011-06-23，英文 配对的是串，共享的是位线接触212／214。图6及[0008]显示两级选择器件在漏侧；不能因正文某处使用“ground selection”措辞，就把606／608认成Q/R。专利图像
US20090207667A1，2009-08-20，英文 截止栅72用于相对存储单元间的通道隔断，位于存储单元结构内部；不能当成全部存储单元之后、公共源之前的第二源侧器件。参见[0031]、[0043]—[0046]。专利图像
US6160297A，2000-12-12，英文 早期低阻源互连证据仍有价值，但源线间隔的单位明确是若干位线，没有据此建立实际块群间距；不作为新的目标A命中。专利图像

US20100014350A1仍未核实。 本轮继续检索准确号码及2010/0014350等格式，并尝试Google Patents、Justia、FreePatentsOnline及USPTO公开图像入口，仍未取得可核验原始全文。因此，其题名、准确公开日、技术披露和申请／引证链继续留空；不把二手网页摘要的评价当作原始披露，也不据访问失败断言该号码不存在。

七、实际查询与追踪路径

本轮分别运行了三组主题查询，并作号码、分类和引证扩展：

("block group" OR "block pair")
("source contact" OR "source shunt") patent

"source contact"
("every" OR "pitch" OR "omitted" OR "nonperiodic") patent

("source plate" OR "common source diffusion")
("inter-block contact" OR "body bias" OR "floating") patent

补充查询包括：

"source contacts" "two blocks"
"source contact" "G11C16/04"
"H01L29/772" "common source" "block"
"H01L29/788" "source contact" "block pair"
"US20100014350A1"
"2010/0014350" patent

分类扩展中的G11C16/04、H01L29/772、H01L29/788可以在上述已核原件首页找到依据。关键词查询产生了不少无关结果；有效新增主要来自以下可复查路径：D1的后向引证→补2；D2的后向引证→补3；D2的向前引证→补1，随后回到各自截止日前的A1原始公开文本核查。引证关系在此只说明发现路径，不作为技术组合理由。专利图像

结论

本轮把缺口从“平面块对如何移植到柱式存储器”缩小为更具体的问题：已公开的三维实际块列／连续源接入架构，怎样保留其源路径并采用明确的纵向双源侧器件。

现在最值得保留的证据组合是 补1的块群几何、连续CSL和源／本体路径，加补2的TG2—TG1明确结构。但完整结论仍受三处限制：补1的O3映射、同一X的双侧供源范围，以及双源侧结构接入该架构的具体制造兼容性。尤其不能把“X两侧确有多个实际块”与“X已经被证明给两侧所有串供源”写成同一个已证事实。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B 授权权利要求16：截止日前英文专利检索与缺口评估

一、结论

本次检索取得了有价值的补强文献，但没有在已取得并核读的截止日前英文原始公开文本中，找到一篇在同一实施例内明确具备 N、柱相关的两级源侧器件 Q/R，以及非任意实际块组边界上的同一源偏置导体 X 的文献。

最有用的新增独立技术来源是 US20050128843A1。它不依赖虚拟串：同一实施例把实际存储块53、多块阵列之间的源极分流线 SH1、完整的衬底源区接入路径，以及降低源线电阻和源电位位置差异的目的联系起来。它能显著减轻 D1+D2 中“为何这样分组、为何在这个边界供源”的推论负担，并可替代 K1 的虚拟串分组依据；但它是平面 NAND，不能自行补齐 N 或 Q/R。专利图像

另有三类值得保留的增量：US20060268612A1 提供普通活动块的源／漏边界交替；US20060018181A1 确实存在跨两个、三个实际块区域的接触共享，但代价是串联多个存储单元组，不能直接转化为 D1 的源板稀疏接触；US20070158736A1 明确公开全阵列源扩散层，而 US20100052017A1 提供边界落点和“增加连接点降低源电阻”的具体证据。专利图像

下文采用：M＝明确披露，包括清楚附图；S＝解释性结构映射；E＝明确可选方案、需作选择；U＝尚未建立。“两侧各至少两个实际块”单独评价，不作为额外权利要求限制。

二、采用的准确公开版本

下表链接为实际打开核对的原始公开 PDF，日期为该版本的公开日，不是优先权日或申请日。所有表内版本均为英文全文，且早于或等于 2011年8月14日。

代号 准确公开版本及原件 公开日 本报告中的地位
D1 US20110194357A1 2011-08-11 已知基线；柱串、源板315、双源侧选择器件选项。专利图像
D2 US20090267128A1 2009-10-29 已知基线；内部源接触 X、源扩散24、非周期及省略选项。专利图像
K1 US20070285985A1 2007-12-13 已知基线；实际块对、接触102，平面虚拟串环境。专利图像
A1 US20050128843A1 2005-06-16 本次最有用的新增独立来源；多块阵列边界 SH1 和源偏置网格。专利图像
A2 US20060268612A1 2006-11-30 指定追踪线索核实后的有效部分；活动块源／漏边界交替。专利图像
A3 US20060018181A1 2006-01-26 从 JP2005354003A／KR20060048355A 家族追到的英文版本。专利图像
B1 US20070158736A1 2007-07-12 新增独立的早期三维全阵列源层证据。专利图像
B2 US20100052017A1 2010-03-04 指定线索；边界埋入互连和连接密度／电阻关系。专利图像
J1 US20100258947A1 2010-10-14 已知桥接文献，不计新增独立发现。专利图像
J2 US20110002178A1 2011-01-06 已知桥接文献，不计新增独立发现。专利图像

同一家族的后续授权、继续申请，以及中日韩对应文本不另计技术来源。下文两份双层位线文献也按其重复技术内容合并评价。

三、基线核实：哪些已经成立，哪些仍不能假定

1. D1：315 与双源侧器件选项有联系，但跨块连续性没有因此成立

已核对中国原件 CN102148059A，2011-08-10，中文：说明书第13—15页的 [0118]、[0128]—[0129]，确实分别对应美国公开文本 [0119]、[0129]—[0130]。中文原件与英文原件不是以优先权日期互相替代。专利图像

英文短引：

“plate type conductor”
译：板状导体。

“at least two ground select lines GSL may be included in each NAND string”
译：每个 NAND 串中可以包含至少两条地选择线 GSL。谷歌专利

结构和选项。 图19—20的315在柱113下方，属于第二导电类型的共源区域；[0129]在该实施例的叙述中明确引回图4—17的双 GSL 方案。因此不是完全无关段落的拼接：可选择“两个实际源侧选择器件”，不必选择“一个选择器件加虚拟字线”的另一方案。较靠近存储单元的器件映射 Q，较靠近315的器件映射 R；漏侧 SST／SSL 映射 P。N、P＝M；Q/R＝E。专利图像

最强不利披露。 [0119]说明的是 BLK1—BLKz 中的一个 BLKj，图19—20也只画这个对象。因此，315在所示块内连续是 M，315横跨全部块或指定块组则是 U。把315试拟为 X，虽可建立其导电性、衬底关联和共源功能，仍不能建立 O3。另据 [0120]—[0121]，CSL可浮置，P型衬底111与N型315形成 PN 结；不能把“源接触”解释成将源区和P型本体直接短接。谷歌专利

2. D2：内部 X 和活动块间省略选项是真的，但不是已画出的固定多块分组

定位： [0010]—[0011]、[0169]—[0175]、[0183]—[0194]；图19、21、23。

图21中，同一个 X 上接 STL、下接衬底中的N型源扩散24，位于实际块 BK〈i〉与 BK〈i+1〉之间。源路径可辨识为：

源线电路37 → STL → X → 源扩散24 → SGS → 存储单元 → SGD → BL

图23进一步显示同一阵列内多个 BK 与 SH／STL／24 的公共源接入关系。不能把31L与31R之间的驱动器区换称为 X，也不能把两个阵列的源区未经说明地合成一整片。N、P、O1、O2、O4＝M；所示串只有一个 SGS，Q/R＝U。专利图像

英文短引：

“not necessarily formed periodically”
译：不必按周期形成。patentimages.storage.googleapis.com

[0190]允许非周期布局；[0191]允许在 BK0、BK1……BKn 的部分块间区域不形成接触。这不是仅限虚拟块的省略。因此，利用该选项形成更大间距是 E；从中选定哪些活动块构成哪一组、为何保留某一边界，则仍须给出具体布局解释，属于 S，不能写成原文已明确画出“两块一组”。patentimages.storage.googleapis.com

最强不利披露及其含义。 [0010]—[0011]指出：仅在阵列外围接入源扩散，会因扩散电阻使源电位不稳定；内部接触用于改善这一问题。这是外围接入→内部接入的理由，不是密集内部接触→稀疏内部接触必然更优的理由。它不否定[0191]的省略选项，但限制了可以主张的技术效果。专利图像

3. K1：块对和102成立；虚拟串背景不能抹掉，也不能误认成虚拟块

定位： 第二实施例 [0045]起，图8—9；结合图7A—7B。

图8画出 MB(i−1)、MBi、MB(i+1)、MB(i+2) 四个实际存储块。DBL分段跨越实际块对，中央源边界把两对分开；图9的 X＝接触102 接 CSL 与金属103。源偏置来自160；本体偏置140／141及虚拟串偏置180／181是不同路径。专利图像

英文短引：

“pair of adjacent memory blocks”
译：一对相邻存储块。谷歌专利

O1—O4＝M；两侧各至少两个实际块的图示基础＝M。 但102所在的局部 CSL 直接邻接的是 MBi 与 MB(i+1)；不能据四块总图宣称“102单独服务全部四块”。该文是平面 NAND，且此分段方案针对虚拟串干扰；N的柱结构及Q/R均为 U。其价值是非任意块对边界，不是三维移植本身。专利图像

四、真正有用的新增及追踪候选

A1．US20050128843A1：最强的新增“多块阵列边界—同一源分流线—偏置网络”证据

定位： 第一实施例 [0126]—[0138]，尤其 [0131]—[0135]；说明书第6—8页；图12—18，重点为图16—18。

英文短引：

“multiple memory cell array blocks 53”
译：多个存储单元阵列块53。

“disposed between the memory cell arrays”
译：布置在存储单元阵列之间。专利图像

块层级不是靠数字猜出来的。 [0126]以字线及块选择线说明 NAND 块；[0132]明确说每个53内沿 WL 排列多个存储单元组51。图18画出数列53，每列包含很多实际块；图13说明51自身是一串存储单元，而不是一个块。因此，分组依据是阵列列群与其间的分流通道，不是把若干位线或单根串改名为块。两侧各至少两个53由图18直接支持。专利图像

固定同一 X。 取阵列边界中的一条 源分流线 SH1 为 X，不在证明不同要素时改换成 SH2、CS或外围晶体管3。图16—18给出：

电源焊盘5 → 源线开关晶体管3 → SL2／横向网格SL2EL1 → 通孔17 → X＝SH1 → 通孔16 → SL0 → 源接触CS → 衬底／P阱26中的n型源扩散18 → SGS → 单元串51

其服务范围由跨多行块53的 SL0／SL2 网格确定；不是只服务接触旁两根串，也不是仅由这一条 SH1 独占供电。图17另给出本体支路：

SH2 → 通孔16 → 中间导体14 → SB → p+区19 → P阱26

这使源接入和本体接入能被逐段区分。专利图像

等级。 实际块及图示多块群＝M；O1—O4＝M，O3依据是清楚图示的阵列群边界，而非一句“block group”。N的柱结构、柱相关P及Q/R＝U。外围晶体管3不能冒充 R；每串只有一个 SGS。专利图像

为何布置在这里。 原文将长源线电阻与源电位位置差异、写入校验偏差联系起来；[0135]—[0138]用交叉连接的网格提高电导，且讨论阵列边缘较少源线开关时的供源问题。这里有“空间／连接网络／电压均匀性”的具体关系，而不只是孤立的接触图。谷歌专利

最强不利段落。 [0134]的约530间距单位是 data transfer lines BL，不是实际块数；[0135]又倾向于增加横向连接以降低电阻。因此不能写成“每530块一个源接触”，也不能说它证明删除接触同时降低电阻和面积。图中的 CS 仍可以密集存在。其有效证据是多块阵列之间的 SH1 及完整公共源网格。专利图像

相对基线消除了什么。 相对 D1+D2，它提供无需先选择省略选项的、非任意多块群边界及供源理由；相对 D1+D2+K1，它使 K1 不再是证明分组边界的必要来源，并消除对虚拟串分段背景的依赖。它没有消除平面至柱式结构的移植推论，也没有消除 D1 对 Q/R 的作用。

A2．US20060268612A1：普通活动块的源／漏交替边界，不能把栅分流线当成源分流线

定位： [0056]—[0058]、[0064]—[0076]；说明书第3—4页；图1—3、7。

英文短引：

“serves as a unit of data erase”
译：作为数据擦除单位。专利图像

[0058]明确把共享字线的多条 NAND 串定义为实际擦除块。BLK0／BLK1之间是漏接触 CT1；BLK1／BLK2之间是源接触 CT2。由此有真实的交替源／漏边界，不涉及虚拟块。取 CELSRC26在CT2中的导电接入部分为 X，其路径为：

CELSRC26 → CT2处接入 → 共源扩散23s → 源选择S2 → M31…M0 → 漏选择S1 → BL34

图3确认23s位于P阱12中；本体另有 CPWEL35／CT5 接入。专利图像

等级。 O1、O2＝M；源线供给共源节点的结构明确，但在这里核到的核心段落未给出专用源偏置驱动链，O4取 S。按漏边界组织为(0,1)、(2,3)等对，中央源边界是非任意选择，但图示主要展开0、1、2，完整双侧块对需据重复排布解释，O3取 S。N的柱结构、柱相关P及Q/R＝U。专利图像

最强不利披露。 A1/A2、B1/B2及CT3/CT4是选择栅的分流互连；其 P1 间距不是源接触跨多少块的间距。[0056]的每串源侧也只有 S2。CT2直接服务 BLK1、BLK2，不能推成所有块都由该处供源。专利图像

增量。 它提供不依赖 K1 虚拟串环境的活动块边界替代证据；但不如 K1 的四块完整图明确，也不替代 D2 的三维源接入证据。

A3．US20060018181A1：确有跨两个／三个实际块的接触共享，但改变了串的电流拓扑

定位： 第二实施例图9—10、[0120]；第六实施例图26、[0147]—[0152]；还应结合 [0077]—[0078] 的操作条件。

英文短引：

“extend over three memory cell block regions 62”
译：跨越三个存储单元块区域62。专利图像

这里不能简单归类为“只是位线间距假阳性”。图26及[0148]—[0152]确实公开三个实际块区域62、位于其中的多个单元组，以及源接触65两侧镜像排列的三单元组结构。X＝源接触65，上接源线63、下接衬底有源区60；两侧多个实际块的几何关系是 M。专利图像

但原文的 double/triple pitch 是沿 WL方向的有源区／接触节距。它之所以能实现，是将沿BL方向的两个或三个 NAND 单元组串联，使其共享末端的源／漏接触；不是单纯删除仍然各自直接接入共源板的接触。远端单元组访问源接触时，要经过其他存储单元组及其选择器件。[0078]明确要求操作其中一组时也驱动另一组。专利图像

等级及最强不利证据。 O1—O3＝M；供源功能及图10的源电压有明确依据，但第六实施例具体操作沿用关系仍须对应阅读。N的柱结构及权利要求式Q/R＝U：单元组之间的两个选择器件，不能不顾中间还存在其他存储单元而当成“全部存储单元—Q—R—公共源”。图10的偏置和[0078]正是限制这种移植的最强证据。专利图像

增量。 它消除了“截止日前没有跨多个实际块共享源接触布局”的笼统推断；但没有消除把该布局用于D1而不改变串拓扑的必要论证。其明确收益是接触加工裕度、避免相邻接触短路及集成度，不是无条件的源电阻降低。专利图像

B1．US20070158736A1：早期全阵列源层明确，但本体方案与D1不同

定位： [0101]—[0115]、[0123]、[0140]；说明书第4—6页；图1—8、10。

英文短引：

“formed on the whole surface of the memory cell array area”
译：形成在存储单元阵列区域的整个表面上。专利图像

[0102]明确：衬底1表面的N+层11遍布整个阵列，作为公共源；柱4底部扩散41与11相连。[0110]另把共享字线的 NAND 单元组定义为擦除块，故不只是一个“材料堆叠块”的连续层。源路径是：

公共源层11 → 柱底扩散41 → SGS → 柱4上的存储单元 → SGD → 上端扩散42 → BL7

以11为试拟 X，O1、O2、O4＝M，但其是阵列底层，没有建立组间边界接触的O3。N、P＝M；Q/R＝U。专利图像

最强不利披露。 [0107]及[0140]采用N−柱，并使公共源定义所有柱沟道本体的电位；[0113]还直接给CSL施加正擦除电压。这与D1的P型本体／N型源区及相应浮置方案不同，不能以“都有源板”为由认定完全可互换。专利图像

增量。 它消除了“全阵列连续源层这一结构只能靠对D1的臆测”的问题；仍不能证明D1实际画出的315已经跨块连续，也不能替代边界接触和源／本体兼容性的证据。

B2．US20100052017A1：具体边界落点与连接密度／电阻关系

定位： 第一实施例图1—6；第三实施例[0080]—[0086]、图23—25。

取 X＝埋入互连32。图5中32落在相邻块源选择器件之间的共源扩散18-2上，上接由34A、34B、34C构成的SL：

SL的34A／34B → 横向连接34C → X＝32 → 源扩散18-2 → ST2 → 存储单元

这是具体源区落点，不是落在存储沟道中段；修改例还把交叉连接位置放在隔离区上方。O1、O2＝M；O4从该公共源互连功能作S映射；非任意多块组O3＝U；柱式N/P及Q/R＝U。专利图像

英文短引：

“the number of interconnection portions 34C is increased”
译：增加连接部分34C的数量。专利图像

最强不利披露也是它的价值。 第三实施例以增加34C的方式降低公共源线电阻，并讨论结漏电改善。它不支持“更少接触本身导致更低电阻”。因此，它补强的是“通过哪种互连和落点改善源网络”的理由，不能用来填补多块稀疏接触布局。专利图像

五、目标B：能够支持怎样的移植，仍有哪些推论

1. 已知J1提供了很具体的源／本体分离桥梁，但不是新增发现

US20100258947A1，[0044]—[0047]，图2A—2E： 共源区112由同导电类型的跨向分流区113明确互连；接触孔190及插塞191落到113；另一套接触落到相反导电类型的本体区域114。路径为：

170S → 源用插塞191 → 113 → 多个112 → 下选择器件 → 柱串

本体路径另为 170W → 本体用插塞191 → 114。这里不需要假定所有局部源区天然是一整片，也不需要源／本体短接。原文还把阵列间开孔的加工裕度作为理由。专利图像

英文短引：

“electrically connect the common source regions 112 to one another”
译：将各共源区112彼此电连接。专利图像

不利点： 130a／130b明确是阵列，但不能仅凭这些标号证明每侧已包含权利要求所需的多个实际块；每串也不是两级源侧器件。故源区互连、边界落点、源／本体分离为 M；实际多块分组O3仍未由它单独建立，Q/R为U。另一实施例的整面212不能与前一实施例的所有细节不加说明地混用。专利图像

2. 已知J2把双GST选项和金属源接入放在同一架构中

US20110002178A1，[0039]、[0047]—[0049]、[0066]—[0068]，图1、2A—2D、11—12：

“a pair of transistors may be arranged in series”
译：可以将一对晶体管串联布置。专利图像

[0039]明确把该对器件放在存储单元与CSL之间；[0047]给出金属180与高掺杂源区155的欧姆接触、低掺杂区151以及栅侧绝缘170。选取双GST后，可作如下映射：

X＝180 → 155 → 151 → R → Q → 存储单元 → P → BL

双器件是 E，不能因图2A只画一个GST而改写为图中已画出两级。180／155的低接触电阻以及与栅隔离有明确工艺依据。最强不利点是第二开口123的位置首先对应串／柱之间，并未据此证明实际块组边界；O3仍为U。专利图像

3. 可以提出的组合理由，与不能越过的边界

较有证据基础的技术论证是：保留D1柱串和两个实际源侧器件，选择由A1等文献支持的多块阵列边界作为供源通道；用D2的内部接入，或J1的112—113式互连与独立本体接触，实现源网络。其目的有原文支持：缩短高阻扩散路径、降低源电位位置差异、利用已有阵列间空间及改善接触加工裕度。理由来自这些结构和效果的对应关系，不来自它们互相引用这一事实。专利图像

移植后的接入必须保持在 R的公共源一侧：

偏置端 → 边界X → 可识别源互连／源区 → R → Q → 存储单元

这是组合设计的 S 级映射，不是某一原件已经画出的完整实施例。接触若落在Q与R之间，或用导电路径跨过其中一器件，就不满足这一论证。A3那种穿过其他存储单元组到达源接触的路径，也不能充当这里的源板互连。

擦除浮置的兼容性只需检查是否存在不可断开的钳位。 A1的外围源线开关3表明源网格与地端之间可以断开；D1的源／本体 PN 结和J1的分离接触表明二者不必短接。但这只能支持“存在兼容设计路线”，不能证明未经修改的任意A1、D2或B1电路自动复现D1的全部波形。专利图像

六、指定追踪链与假阳性处理

1. 申请链、引证链的处理结果

指定线索 实际追踪结果及处理
US20060268612A1 核到自身的日本基础申请JP2005-155387及美国申请11/409043；向后追到US6240012B1及其相关后续家族文献。后者的源接触省略属于边缘虚拟块，不能回填为活动块省略。A2自己的有效内容保留于上文。谷歌专利
US20100014350A1 未取得可核验原始全文。 对准确号码、格式变体及多个公开入口的尝试未得到可用文本，因此本报告不赋予其题名、公开日、家族关系或技术内容；这是明确未完成项。
US20100052017A1 核到其日本基础申请JP2008-227001和美国申请12/553496。背景明确指向JP2003-188252的图41、42；另沿后向引证核读US6943453B2的连续局部源互连／上下层连接内容，未从中取得实际多块组的新证据，不把该链当作组合理由。谷歌专利
US20090003025A1／US20090004843A1 取得03025的英文文本镜像，并核验4843的原始PDF；4843[0001]明确交叉引用同日提交的配套申请。重合的图10技术只计一次，关键结论以下述已核原始4843版本为准。Justia Patents
JP2010027165A 取得日文原始PDF，公开日2010-02-04。没有取得合格英文对应全文。它虽以保持特性／写入校验为主题，但[0020]—[0028]确有实际块及源／漏接触交替共享，不能当成完全无关文献；仅作日文追踪佐证。背景所引2002年Lee等论文也未充作本报告已核英文专利证据。专利图像
JP2005354003A／KR20060048355A 家族追踪得到英文原始US20060018181A1，作为A3采用。其继续申请／后续授权不另算独立技术来源；网页对韩文的机器英译不算英文公开。谷歌专利

2. “every two blocks”修饰的是490，不能直接转给495

采用的原件是 US20090004843A1，2009-01-01，英文；定位[0083]、图10，说明书第8页。专利图像

“one per every two blocks”
译：每两个块一个。专利图像

这句话的主语是 contact blocks 490，下一句说明490向下接漏区、向上接另一金属层。源接触 495 位于490之间的屏蔽段上，向下接源区。图10确有真实擦除块标记和源／漏接入交替，故仍有普通交替布局的部分价值；但不能把这句当作“源接触495每两块一个”的直接文字证据，也不能把2f／4f位线金属节距当成源接触跨块节距。专利图像

3. 省略接触仅限虚拟块的文献，必须与D2分开

US6240012B1，2001-05-29，英文，图1、7A—8。原件封面日期已核。专利图像

“used as a dummy block”
译：用作虚拟块。专利图像

省略源接触的是端部 NAND-B 块2-0、2-N；正常数据块为2-1至2-(N−1)。原文还明确说这类省略接触的端块不能进行正常存储／读出。因此它不支持在正常数据块之间省略接触来组成更大源接触间距。D2[0191]的活动块省略选项不能因这个更早家族的虚拟块方案而被否定，二者必须分别评价。专利图像

4. 外文原件与英文主证据的边界

D1的中文原件已逐段核对，英文主证据仍是2011-08-11的US版本。K1采用英文US版本的图8—9，而非KR100729365B1网页机器英译。D2本次未成功取得JP2009266945A原件，其技术判断完全以已核英文US20090267128A1为依据；没有借日本家族日期提前英文版本的公开时间。

七、检索式、筛选方式与剩余缺口

实际运行的查询组

三组主题查询分别运行，另作号码、分类及引证扩展；包括：

("block group" OR "block pair") ("source contact" OR "source shunt")
patent "block group" "source contact"
patent "block pair" "source shunt"
NAND memory source shunt block pairs patent

"source contact" (every OR pitch OR omitted OR nonperiodic)
patent "source contact" "nonperiodic"
"source contacts" "every two" memory

("source plate" OR "common source diffusion")
("inter-block contact" OR "body bias" OR floating)

patent "source plate" "body bias" before:2011-08-15
"G11C16/04" "source" "shunt"
"G11C7/00" "source shunt"
"H01L29/788" "source contact" "blocks"

也使用了 site:patents.google.com/patent/／域名限制和各指定公开号的准确号码及格式变体。分类扩展采用已核原件实际列出的 G11C16/04、G11C7/00、H01L29/788 等，而不是先凭现代三维NAND分类假定命中范围。一般网页的布尔查询产生了较多无关结果，真正有用的新增主要来自原件全文、后向引证和家族交叉核验；例如A1经D2的后向引证核到，B1经已知J2的引证链核到。专利图像

排除的主要类型为：只涉及位线金属节距或漏接触的“every”；仅边缘虚拟块省略；把堆叠材料条当成实际存储块；只有单元串或位线束而没有块层级；以及仅有截止日后公开版本可用的技术内容。没有把引证表中的一条号码本身当作已经读到的技术证据。

最终仍未闭合的事项

第一，完整单篇披露仍缺。 A1把实际多块群、同一边界SH1、衬底源路径和偏置理由联系起来，但为平面结构；D1／J2提供柱相关双源侧器件选项，却没有单独完成相同的实际多块组边界。两者之间仍是有证据支持的 S级移植，不是M级同一实施例。

第二，不能把概念可行性冒充D1的实际连续性。 B1、D2和J1分别提供整阵列源层、共同源扩散和显式源区互连；它们降低了设计推论的负担，但没有改变D1图19所示315仅被明确说明为BLKj内源板这一事实。

第三，稀疏化的效果必须有条件。 现有证据能够支持内部接入、低阻分流网格和特定省略选项；不能支持“接触越少，电阻和面积必然都越低”。省略后的电阻、供源均匀性以及可断开偏置支路仍需针对选定布局说明。

第四，检索完成度有明确边界。 US20100014350A1原始全文与其申请／引证链尚未核到；03025的技术核验主要由已取得的同内容4843原始版本承担；未取得的日文原件未被用于补强英文主结论。

就本次证据而言，最实质的补强路线是：保留D1的柱串和双源侧选项，以A1替换或补强K1的分组依据，再用D2或已知J1说明源区接入、连续／互连路径及源／本体分离。 它消除了若干原先必须凭推断补足的环节，但仍不足以把“所有要素在一个截止日前实施例中明确公开”或“该组合必然成立”作为已经证明的结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

补充检索：新增三维块群边界证据与明确的双源侧器件

本轮有两项实质增量。 一是 US20110090737A1：其连续源线可以与明确标出的实际存储块网格对应，且在同一三维架构中披露衬底接入、源／本体分离和源偏置。二是 US20100195395A1：其主要图示实施例直接具有柱相关、串联的 TG2—TG1 两个源侧选择器件，不必仅依赖D1的增设选项。专利图像

仍没有找到一篇能够在同一实施例中将全部要素评为M的文献。 当前最重要的保留是：第一篇的同一CSL确实跨越多个实际块，但已证供源范围主要在其一侧；第二篇的双源侧器件明确，却没有相应的实际多块群边界。下面将新增事实、结构映射和仍需补证的部分分开。

评级沿用：M＝明确披露，包括清楚附图；S＝解释性结构映射；E＝明确选项、需要选择；U＝尚未建立。

一、新增候选及准确公开版本

以下日期均对应链接中的英文原始公开版本。后续授权和同族版本不另计技术来源。

代号 准确版本、原始公开链接 公开日／语言 本轮用途
补1 US20110090737A1 原始PDF 2011-04-21／英文 三维实际块网格、跨块连续CSL、衬底落点和源／本体接入。专利图像
补2 US20100195395A1 原始PDF 2010-08-05／英文 明确的柱相关双源侧器件TG2、TG1及其工艺理由。专利图像
补3 US20080006869A1 原始PDF 2008-01-10／英文 非虚拟串背景下的实际四块、成对布线；仅为局部补强。专利图像

二、补1：US20110090737A1——实际块网格与同一连续源导体

题名译文： 三维非易失性存储器件及其操作和制造方法。

主要定位： 说明书第3—6页，[0040]—[0056]、[0063]—[0072]、[0080]—[0104]；图6C、7C、8A、8C、9C、12。其中图6C、8C、9C分别位于附图第11、15、17页。

1. 实际块层级和非任意分组

图6C明确标出两行、三列的 MB；两侧列只画出局部，但各自上下两个MB标号清楚。图7C对应各块的LSL，图9C进一步对应块内的柱／下选择器件，而不是将一个柱圈当成一个块。[0080]以隔离层63界定实际块，[0082]说明同一块内多条串共享LSL，[0101]进一步使上方存储堆叠在块间分离。专利图像

[0090]的短引：

“six lower select transistors LST are formed in one memory block”
译：一个存储块中形成六个下选择晶体管LST。专利图像

因此，图中六个柱圈对应一个块内的六条串，不是六个块。

固定X为图8C／9C左侧那一条连续CSL。 它跨过上下两行之间的横向隔离带。可对应的几何关系为：

左列上下两个MB｜同一X＝CSL｜中列上下两个MB。

这比从D2的省略接触选项出发再选择分组更直接：块列、块间隔离和连续源线都实际画出。“两侧各至少两个实际块”的图示基础成立；这里不是把位线束或材料块重新命名为块群。专利图像

2. 同一X的衬底耦合、偏置路径及服务范围

按文中的N型源／P阱实施方式，接入路径为：

读出源偏置 → X＝CSL → CSL底部的掺杂衬底落点 → P阱表面的反型接入区 → LST沟道67 → 存储单元沟道71 → UST → BL。

[0083]—[0086]给出源沟槽暴露衬底、底部注入以及填入导体；[0052]—[0053]说明读出时CSL接地，并由LSL使阱表面反型而接通源路径。这不是一整片永久导通的N型源板：不能省掉反型接入区，直接把CSL与柱底画成始终欧姆连通。专利图像

供源范围必须收窄。 图8A中，所选CSL左侧邻接隔离区63，导电落点朝其右侧块展开。结合连续平面图，可确认该X接入中列上下两个MB；但不能认定它也接入左列两个MB，更不能把图中两条独立画出的CSL自动合并为一张已证明互连的源网络。专利图像

另外，[0091]—[0092]的 CP接触的是LSL栅线，不是共源偏置接触。[0104]另述连接CSL的接触插塞，但未画出其位置。本报告的X始终是已画出的CSL，不用CP替代，也不借未画出的上层插塞证明O3。专利图像

3. 对目标B的新增价值

这里有同架构内的具体联系，而不只是“金属一般电阻较低”：

[0047]、[0084]—[0086]将源线与LSL间隔布置、可采用金属、局部扩大源沟槽及降低接触电阻联系起来；[0101]说明块间分离刻蚀可暴露CSL顶面，给出可辨识的边界接入位置。CSL与P阱具有不同接入功能，[0071]—[0072]又明确保留擦除时CSL浮置。专利图像

这些支持源线位置、材料、宽度和落点的设计理由，不支持“减少接触数量本身同时降低电阻和面积”。

4. 最强不利披露及评级

[0084]对源沟槽的表述是：

“formed in each of the memory blocks MB”
译：形成在各存储块MB中。专利图像

这与图8A的单侧落点共同限制了结论：连续CSL沿块列边缘形成，但“该块列就是所要求的块群、该边缘源线就是群间X”仍有结构映射成分。O3取S，不是因为缺少“每N块”句子，也不是额外要求X必须完全位于块外。

评级：N＝M；P＝UST，M；O1＝M；O2＝M；O3＝S；O4＝M，但仅限上述已证供源范围；Q/R＝U。 原文只有一个LST，不能把其竖直沟道和受同一LSL影响的横向反型段直接算作两个已明确披露的柱相关源侧器件。专利图像

相对D1+D2或D1+D2+K1的增量： 它使证明这一三维块列边界不再必须依赖D2的接触省略选项，也不再必须借K1的平面虚拟串环境。采用它作为替代基础架构，还能避免先假定D1的315跨越全部相关块；但这没有反过来证明D1自身315的跨块连续性。

三、补2：US20100195395A1——Q/R从增设选项推进为主要图示实施例

题名译文： 具有垂直结构的非易失性存储器件及其操作方法。

主要定位： 说明书第3—5页，[0042]—[0049]、[0051]—[0070]；图1—4，尤其图1和图3。

1. 器件顺序和柱关联均可直接核对

图1的电路与图3的两级源选择栅162对应，顺序为：

存储单元MC — TG2＝Q — TG1＝R — 源区110／CSL。

另一端为 MC—TS2—TS1—BL，可将TS2映射为P；额外存在TS1并不改变其位于存储单元与数据线之间的关系。图3把两级TG器件画在半导体柱130旁，[0063]也明确其栅电极位于柱侧壁。专利图像

[0058]把柱下掺杂源区110与CSL相连，并说明110与衬底105其他区域形成PN结。因此，源路径是：

CSL → 110 → TG1／R → TG2／Q → MC → TS2／P → TS1 → BL。

这里没有利用位于Q与R之间的接触绕过任一器件，也不需要把源区与本体短接。专利图像

2. 最强反向表述不应被忽略，但也不等于只有一个物理器件

[0045]说两器件可共用GSL：

“may operate together as if they were unified as one transistor”
译：可以共同操作，如同合并成一个晶体管一样。专利图像

这是共同控制的披露；图3仍显示两个不同高度、由间隔层分开的源选择栅。按既定框架，不要求独立栅驱动，因此共用GSL不妨碍Q/R的物理区分。[0049]另有允许省略器件的变型，但不抹去图1—4已明确画出的双器件实施例。故此处 Q/R＝M，而非只靠一句“还可以增加”的E级选项。专利图像

3. 为什么采用两级：有具体工艺理由

[0067]—[0070]说明，以两个较短选择栅代替一个较长选择栅，有助于填充层间间隙、避免空洞并提高控制可靠性。这为双源侧器件提供了具体工艺动机。专利图像

但这个理由针对其层间填栅工艺，不能未经分析便宣称必然适用于补1的下选择层制造方式。

4. 没有补齐的部分

图2的NS11、NS12、NS21、NS22是四条串，不是四个已被确认的存储块；[0052]、[0055]还说明共同字线和同时擦除。不能将图2转换为四块群图。图4／[0066]的接触170连接GSL，同样不是源偏置X。专利图像

评级：P、Q、R＝M；柱及电荷存储串部分＝M，但完整N的实际多块层级＝U。 以110试拟X时，O1、O2和共源连接明确；将其作为施加所述偏置的X可作S映射，O3仍为U。它没有定位群间源接触。

相对基线消除的依赖： 证明“柱上两个实际串联源侧器件及其到共源节点的顺序”，不再只能依赖D1或已知US20110002178A1的选项；但补2不能替代实际块群和边界X的证据。

四、补3：US20080006869A1——保留非虚拟串的块对证据，但不提升为完整命中

主要定位： 说明书第5页[0165]—[0179]，第9页[0274]—[0291]；图8、9、50。

[0165]明确以最小擦除单位定义块。图50画出 BLOCKi、BLOCK(i+1)、BLOCK(i+2)、BLOCK(i+3)，并以成对的字线弯折／接触区布局组织这四个实际块，不以虚拟串为前提。专利图像

图9的源路径为：

源电位控制电路 → SL／ME0 → X＝CB2 → 源扩散23 → ST2 → 存储单元。

[0178]明确写道：

“connected to a source line potential control circuit”
译：连接到源线电位控制电路。专利图像

关键限制在[0276]： SG1和SG2中一个是SGS，另一个是SGD，但未在该段固定名称分配。图50中两对块之间的中央边界为SG2侧。要将它认定为源边界，需选择 SG2＝SGS，再把图9的CB2接入结构对应过去，不能说图50本身已经画出中央源插塞。中央接触直接服务哪两个邻接块可以据此作结构解释，但没有证明它单独服务四块。专利图像

评级： 实际四块及成对布局＝M；图9中CB2的O1、O2、O4＝M；将同一源接触映射到图50的群间位置为 E＋S。柱式N、柱相关P及Q/R均为U。接触区14及CP用于字线／选择栅互连，不能冒充源接触。专利图像

它能减轻对K1虚拟串背景的依赖，但不比上轮US20050128843A1的完整源分流网格更直接，故仅保留为局部佐证。

五、针对缺口，现在可以怎样组织证据

原先需要的推论 本轮减少了什么依赖 仍未消除什么
从D2的非周期／省略选项再构造块群 补1已画出实际块列及跨行连续CSL，不必先选择省略接触 边缘CSL与群间X的O3对应仍为S；同一X向另一侧供源未建立。专利图像
用K1的平面虚拟串布局解释分组 补1提供三维实际多块几何，K1不再是这一点的必要来源 不能据几何两侧都有块，便断言两侧所有串都接同一X。专利图像
假定D1的315在所需块间连续 换以补1为基础时，跨实际块行的连续导体可直接核图 这是一条替代路线，不是D1自身315连续性的新增披露。专利图像
双源侧器件只能靠选项补出 补2的TG2—TG1是明确图示，可直接证明局部Q/R结构 补2未给出相同的实际多块群／边界X。专利图像
只有抽象的布局移植理由 补1在三维架构内联系源线间隔、宽度、金属和接触电阻；补2另有双短栅填充理由 不能推导“更少接触必然更低电阻”，也不能自动证明两种工艺完全兼容。专利图像

可具体检验的组合路径，而非已经公开的完整实施例

一种较明确的结构方案是：保留补1的边界CSL、衬底落点、反型接入路径和最下级选择位置，在存储单元与该最下级位置之间采用补2的第二级纵向源选择结构。 源侧顺序应保持：

X → 衬底落点／接入区 → R → Q → 存储单元。

这是一项 S级组合分析，不是给补1原图增加一个不存在的标号。其优点是无需让接触进入Q/R之间，因而有明确的不旁路路径；其待证之处是新增栅层的制造安排、对原下选择器件控制的影响，以及源线实际覆盖哪些块。补2的空洞／填充理由不能自动证明这些问题均已解决。专利图像

擦除方面，补1已经给出CSL浮置与P阱偏置，故“边界导电源线必然导致源端被永久钳位”的疑虑可以排除；不必额外要求它复现D1全部波形。专利图像

六、本轮新增排除项及未核实号码

文献及准确版本 排除或降级原因
US20110149655A1，2011-06-23，英文 配对的是串，共享的是位线接触212／214。图6及[0008]显示两级选择器件在漏侧；不能因正文某处使用“ground selection”措辞，就把606／608认成Q/R。专利图像
US20090207667A1，2009-08-20，英文 截止栅72用于相对存储单元间的通道隔断，位于存储单元结构内部；不能当成全部存储单元之后、公共源之前的第二源侧器件。参见[0031]、[0043]—[0046]。专利图像
US6160297A，2000-12-12，英文 早期低阻源互连证据仍有价值，但源线间隔的单位明确是若干位线，没有据此建立实际块群间距；不作为新的目标A命中。专利图像

US20100014350A1仍未核实。 本轮继续检索准确号码及2010/0014350等格式，并尝试Google Patents、Justia、FreePatentsOnline及USPTO公开图像入口，仍未取得可核验原始全文。因此，其题名、准确公开日、技术披露和申请／引证链继续留空；不把二手网页摘要的评价当作原始披露，也不据访问失败断言该号码不存在。

七、实际查询与追踪路径

本轮分别运行了三组主题查询，并作号码、分类和引证扩展：

("block group" OR "block pair")
("source contact" OR "source shunt") patent

"source contact"
("every" OR "pitch" OR "omitted" OR "nonperiodic") patent

("source plate" OR "common source diffusion")
("inter-block contact" OR "body bias" OR "floating") patent

补充查询包括：

"source contacts" "two blocks"
"source contact" "G11C16/04"
"H01L29/772" "common source" "block"
"H01L29/788" "source contact" "block pair"
"US20100014350A1"
"2010/0014350" patent

分类扩展中的G11C16/04、H01L29/772、H01L29/788可以在上述已核原件首页找到依据。关键词查询产生了不少无关结果；有效新增主要来自以下可复查路径：D1的后向引证→补2；D2的后向引证→补3；D2的向前引证→补1，随后回到各自截止日前的A1原始公开文本核查。引证关系在此只说明发现路径，不作为技术组合理由。专利图像

结论

本轮把缺口从“平面块对如何移植到柱式存储器”缩小为更具体的问题：已公开的三维实际块列／连续源接入架构，怎样保留其源路径并采用明确的纵向双源侧器件。

现在最值得保留的证据组合是 补1的块群几何、连续CSL和源／本体路径，加补2的TG2—TG1明确结构。但完整结论仍受三处限制：补1的O3映射、同一X的双侧供源范围，以及双源侧结构接入该架构的具体制造兼容性。尤其不能把“X两侧确有多个实际块”与“X已经被证明给两侧所有串供源”写成同一个已证事实。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16：围绕证据薄弱环节的补充检索报告

一、结论

本轮最实质的增量在目标B；目标A得到更清楚的结构证据，但尚未找到一篇经核验的截止日前中文公报，同时明确公开“真实多块群组—组间同一X—衬底共源偏置—柱上双源端器件”。

有三项结果值得优先使用：

  1. **D2本身比“相邻两块共源”更强。**其[0057]明确允许源扩散层24由所有块共享；[0190]—[0191]又明确允许非周期设置、部分真实块间区域不设置接触X。因此，“跨块共源”和“正常块边界省略接触”并非都需要另找文献；尚需解释的是具体采用哪种省略配置，以及如何形成非任意的块群。专利图像
  2. **新追得的US20060198196A1提供了很有针对性的密度补偿教导：减少源／阱分流线数量时，加宽保留的线；通过减少分流区总数，仍可减少总占用面积。**这能补足“为什么及如何减少分流区”，但不能被改写成“少接触本身同时降阻、缩面积”。专利图像
  3. **中文主结果以CN1645515A最有价值。**它提供可固定身份的源线、完整间接衬底耦合路径、跨多块阵列长度的源网络、源／阱分路及电阻问题。不过，“约530条位线的阵列分段”与“沿另一方向约2048个存储块”不是同一层级，O3只能给出有依据的结构映射，不能直接评为明确的“每若干真实块一接触”。专利图像

下文采用：M＝明确公开，包括清楚图示；S＝需要解释的结构映射；E＝明确选项但仍需选择；U＝未建立。“PDF第几页”均从封面起按1计数；同时给出公报自身的说明书页码或段落号。

二、先回核基线：哪些已成立，哪些仍不能预设

1. D1：双源端方案确实承接到315实施方式，但315跨全部块仍未建立

采用版本为CN102148059A，中文，2011年8月10日公开。原始公报PDF。本报告以该中文版本作证，不将US20110194357A1另计一个来源。专利图像

准确定位如下：

  • [0106]—[0112]、图14：同一串的源端存在两个地选择晶体管。按图14第一行，连接顺序为
    MC1—GST2〔GSL21，映射Q〕—GST1〔GSL11，映射R〕—CSL。这不是把相邻串各取一个选择器拼成Q/R。专利图像
  • [0118]，说明书13/17页；图19，PDF第38页：图19对象是一个BLKj；315为柱下方的板式第二导电类型阱区。图19不能单独证明315跨越所有BLK。专利图像
  • [0128]—[0129]，说明书15/17页，PDF第18页：在进入[0130]的新实施方式前，明确允许每串包括“至少两条地选择线GSL”，并允许其电压不同。因此，315实施方式采用双GSL是E，选定后串接拓扑为M，不是无文字承接的跨实施例拼接。无需附加独立驱动、完全环绕柱等条件。专利图像

**回核结果：**D1对N、P以及双Q/R选项的支撑较强；薄弱点应集中在组间X及315的跨块供源范围，而不是继续争论D1是否完全没有双源端方案。

2. D2：跨块共源和部分省略均有明文；具体群组仍需选择

采用版本为：

版本 实际公开日 语言 原公报
US20090267128A1 2009-10-29 英文 PDF
JP2009266945A 2009-11-12 日文 PDF

两者同族，只计一个技术来源；公开日期均核对原公报。专利图像

**固定X为图23中的接触插塞X，不取SH区域或上层STL的属性替代它。**供源路径为：

单元源译码器37—STL—接触X—源扩散层24—柱AA的源端选择器—存储单元。

[0187]—[0191]将图23与前述块布局承接，并明示X下端接24、上端接STL。专利图像

三处关键文字：

  • [0056]—[0057]，说明书第2页，PDF第35页：块具有擦除单位依据；24可以由“all the blocks”共享。这里的跨块源扩散层是明确教导，不应遗漏。
  • [0190]，说明书第8页，PDF第41页：SH及X不必周期形成。
  • [0191]：可在BK〈0〉……BK〈n〉之间的部分区域不设X。后面的[0200]才引入虚设位线变形例，故不能把[0191]限缩为“仅省略虚设块接触”。专利图像

不利边界：[0191]是E，不是某个选定块群已画出的M。[0050]—[0053]说明的是外围接触改为阵列内部块间接触的电位稳定和布局收益，不是“每边界接触改稀疏接触仍必然降阻”的证明。D2的柱串通常只有一个源端SGS，也不能拆成Q、R两个器件。专利图像

3. K1：确有真实块对；虚设串语境不能抹掉真实块，也不能被忽略

采用版本为：

版本 实际公告／公开日 语言 原公报
KR100729365B1 2007-06-15公告 韩文 PDF
US20070285985A1 2007-12-13公开 英文 PDF

韩国公报封面另记2007年6月11日为登记日，不能拿来替代公告日。专利图像

图8、图9，PDF第10—11页；[0051]—[0053]：

  • 图8列出MB(i+2)、MB(i+1)、MBi、MB(i−1)四个真实块；图9具有WL、SSL、GSL结构依据。
  • 可以由共同漏接触101识别两个自然块对：
    〔MB(i+2)，MB(i+1)〕—中央源边界—〔MBi，MB(i−1)〕。
  • 固定X＝接触102，路径为源偏置网络160—金属互连103—102—CSL源节点。181是虚设位线偏置网络，不能把其“隔块”安排移植给102。专利图像

实际服务范围须区分：中央102所在CSL直接连接的是中间相邻两块的源侧；外侧两块属于图示块对及全局偏置网络，不能据此宣称中央102下方存在横跨四块的连续源扩散板。K1对自然块对及组间位置有价值，但仍是平面、单源端选择器、含虚设串安排的来源，不补N或柱上Q/R。

三、中文主结果

C1｜CN1645515A：最值得保留的中文线索——长距离源网络与源／阱分路

2005年7月27日公开；中文；指定线索回核，不冒称新发现公开号。
原始公报PDF。封面分类包括G11C16/02、H01L27/115。专利图像

证据位置及固定X

核心为说明书2—4/30页，PDF第6—8页；图1—5，PDF第35—39页。这些图文属于公报对相关技术的公开描述，仍可作为该公报公开的技术内容，但不能称作其后续发明实施例。

本卡固定 X＝第二源极线SL2，不把SL2、SH1、CS合并称为一个部件：

SL2〔X〕—通孔17—源极并联线SH1—通孔16—SL0—源接触CS—n型扩散层18〔位于p阱／衬底26内〕。

图3清楚给出该路径。图4的另一支路是SH2—16—14—SB—p型阱接触；不能因为SL2画在其上方，就虚构SL2与SB之间的连接。专利图像

真实块、群组及服务范围

说明书2/30页先以约530条位线说明阵列横向分段，并说明一个NAND存储块包括沿II—II方向并列的NAND单元；3/30页又说明，沿I—I方向可设置“约2048块”，SL2因此需要足够长。两处数字分别描述横向串／位线规模和纵向块数量，不能互换。专利图像

由此可以提出一个非纯任意的映射：**X位于阵列条带之间，条带沿其长度包含多个NAND块。**但把这些条带严格认定为权16中的两组真实块，仍需说明字线及块控制范围，故O3为S。该公报没有直接给出“单个CS每隔若干块设置”的结论，也不能把SL2的长度借给CS。

有利、不利及增量

**有利：**源网络互连、源／阱分路均有截面；说明书3—4/30页将长源线、电阻压降、位置相关工作变化，以及加宽互连带来的制造问题联系起来。图5还给出源网络与接地端之间可通断的晶体管3。专利图像

**最强不利：**它是平面NAND；“阵列块”与真实存储块层级存在映射负担；源接触CS的位置不能由上层SL2／SH1的位置替代。它也不证明D1的315已经跨块连续。

相对基线的增量：补上了截止日前中文的完整间接耦合路径、跨多块长度的源网络和电阻／布局适配理由。尚不能据此把D1+D2+K1压缩成一个无需额外解释的两来源组合。

C2｜CN1870274A：新追得的局部B证据——用驱动器落点缩短源回路

2006年11月29日公开；中文；新增独立申请链来源。
原始公报PDF。专利图像

定位：说明书11—13/20页，PDF第14—16页；图2，PDF第25页。

固定 X＝本实施方式的单元源线CELLSRC 9，而非背景例的109。图2及说明书给出网格状互连9、充电驱动器11／12，以及位于读出放大器高压区5的放电驱动器10。其路径是：

串源端—源网9—分布式放电晶体管10-1……10-k—VSS；充电则经11／12进入9。将10移至区5，使放电路径避开交叉部7／8中的额外布线电阻。专利图像

**最强不利：**图2明确是电路、块图和布线的混合表达，不能把网格中的每个矩形认成真实存储块；它也未在该布局中标出完整的下层源接触—扩散区落点。10、11、12是阵列外的源驱动电路，绝不是柱上的Q/R。

**增量：**这是“改变回路位置、缩短路径以降阻”的具体教导，不是“减少接触数量以降阻”。它适合作为B的局部支持或反向校验，不替代D2的柱下源扩散结构，也不替代K1的块对证据。

四、外文原公报：单列的高增量及局部证据

F1｜US20060198196A1：本轮最有针对性的新B来源

英文，2006年9月7日公开。
US原公报PDF。同族JP2006245547A，日文，2006年9月14日公开：JP原公报PDF。只计一个来源。专利图像

定位：图7—8、图11—12；[0071]—[0079]，说明书第6—7页，PDF第28—29页；图17—18，PDF第14页。

固定 X＝第一单元源线11a。图8的源支路为：

源驱动器—第二源线12—通孔121—11a〔X〕—通孔110—M0源线10—源接触SC—源侧选择器的源端。

阱网络为另一套20／21／22导体，不混入X。图11—12仍是平面NAND，只有通常的源侧SGS。专利图像

关键增量在两种明确变形，而非“每N块”字样：

  • [0076]—[0077]、图17：调整源／阱线在分流区中的配置，虽然个别分流区更宽，但可取消其他分流区。
  • [0078]—[0079]、图18：减少保留的第一源线和第一阱线数量时，其宽度“is required to be increased”；通过总区数下降，仍可能减少总分流区面积。专利图像

**最强不利：**Sa、Sb等是分流区域，不是已证实的真实块群；这里减少的是布线／分流通道，不能直接等同于D2沿块排列方向省略块间X。文中的“vertical”也不能被读成半导体柱结构。

相对D1+D2的增量：D2已有“可省略”，本篇补上减少分流通道时如何用线宽和上层互连补偿。减少的是一个工程解释步骤，不是技术来源数量；采用图18仍为E，迁移至D1仍为S。

F2｜US20060268612A1：普通真实块的交替源／漏边界，可作为K1替代证据

英文，2006年11月30日公开；指定线索回核。
原始公报PDF。专利图像

定位：[0008]、[0056]—[0058]、[0065]—[0069]；图1—3，PDF第2—4页。

[0058]把共享字线的NAND单元集合定义为块，并说明其作为擦除单位。BLK0／BLK1之间为漏侧接触CT1，BLK1／BLK2之间为源侧接触CT2，源漏边界交替。这里的块不是位线束、虚设块或材料块。专利图像

固定 X＝CT2，完整落点为：

CELSRC金属26—CT2〔X〕—共同n+源扩散区23s〔p阱12内〕—两侧源选择器S2—各块存储单元。

图3把CT2、23s、p阱12、n阱11、衬底10区分得很清楚。单个CT2直接服务相邻两个块的对应源端；不能宣称23s跨全部块连续。专利图像

**有利：**共同漏接触提供自然块对依据，不需要先借用K1的虚设串偏置语境。

**最强不利：**图1直接标出BLK0、BLK1、BLK2，不是四个完整块；“每侧至少两个块”的稳健性检验仍需依据重复布局延伸解释。其降阻重点还包括选择栅分流，不能把选择栅降阻理由偷换为源接触稀疏化理由。每串也只有一个源侧S2。专利图像

增量：可以一对一替换K1作为普通块源／漏交替边界证据，减少“虚设串专用布局如何迁移”的解释，但D1+D2+F2仍是三个来源，且严格四块图示不如K1直接。

F3｜US20100052017A1：保留为接触落点及源／阱隔离的局部证据

英文，2010年3月4日公开；指定线索回核。
原始公报PDF。专利图像

定位：[0037]—[0043]、[0064]—[0071]；图4—6及工艺图；[0070]—[0071]位于说明书第5页，PDF第20页。

固定 X＝埋入互连32，路径为：

上层SL的34A／34B—连接部34C—32〔X〕—源区18-2〔p型衬底11内〕—源选择器ST2。

32位于相邻真实块的源选择栅之间。[0070]说明上层较宽布线降低源线电阻；[0071]另行说明，减少直接在32上方的开槽范围，可避免32穿透18-2而触及p型衬底，降低结漏电。两种效果有各自机制，不能合并成“少接触自然更好”。专利图像

**增量与限制：**它为D1的适配提供了明确检查项——接触应落在共源导电区，而非击穿源／阱结或落到选择器内部节点。但这是平面工艺类比S；没有直接公开315、柱上Q/R或指定多块群，不能作为完整组合的替代主证据。

F4｜JP2005354003A同族：不能只因“pitch误读”整篇排除，但多块串接代价很大

核验版本为JP2005354003A，日文，2005年12月22日公开：JP原公报PDF；下列精确段落引自同族US20060018181A1，英文，2006年1月26日公开：US原公报PDF。KR20060048355A只作为同族追溯标识，不另计来源。专利图像

定位：[0111]附近的双间距方案，以及[0147]—[0152]、图26；后者为说明书第12页、PDF第53页，图26在PDF第26页。

这里须分开两个事实：

第一，double／triple pitch确实是沿字线方向的有源区接触间距，不是“每两／三块”的同义词。

**第二，图26另有不能忽略的纵向结构：**三个NAND单元82—84分布在三个存储块区域62内，位于漏接触64与源接触65之间；[0151]给出不同页范围的字线依据，[0152]明确说明该三单元结构可围绕源接触65沿位线方向重复。因此，它不是只有横向pitch而完全没有多块集合的无效命中。专利图像

固定 X＝源接触65：源线63—65—有源区60的源节点—串接的NAND单元组。两侧集合有接触端点和串接关系依据，非任意画圈；但将块区域62映射为权16的块，仍需结合其字线／单元控制结构说明，O3为S。

最强不利及增量：这里通过多个NAND单元纵向串接跨越块区域，不是D1各柱串接到同一源板的并联结构。舍弃串接结构后，自然分组依据也随之减弱。多个单元之间的选择器不能直接充作同一柱串源端的Q/R。因此，本篇减少“群组纯属任意划分”的疑虑，却增加了迁移至D1的拓扑解释，不能替代D2的共源板教导。

五、逐项评价汇总

表中Q、R按“相应柱＋同串两级源端连接”的完整口径评价。平面SGS或唯一的柱上SGS，不因名称相似就记为Q/R成立。

来源及固定X O1 O2 O3：组间位置 O4：共源偏置 Q R
D1：以315为单篇候选X M M U M于BLKj；跨块范围U E E
D2：接触X M M S／E：块间明确，具体群组及省略配置需选 M；24可由全部块共享 U U
K1：102 M M M，依据图8—9自然块对 M；直接落点服务中央相邻块 U U
C1：SL2 M M，完整间接路径 S，阵列条带与真实块层级需映射 M，源网络明确 U U
C2：CELLSRC 9 M S，下层落点未在该布局完整标出 U M U U
F1：11a M M U，分流区不是已证块群 M U U
F2：CT2 M M S，自然配对有据；严格四块需延伸 M，直接服务相邻块 U U
F3：埋入互连32 M M S，相邻真实块明确，群组仍需解释 M U U
F4：源接触65 M M S，三单元／块区域集合有结构依据 M，但经多单元串接拓扑 U U

N、P方面：D1、D2具有柱式串基础；其余上述候选的平面NAND结构不满足完整的柱相关N、P。K1的四块图示通过了“每侧至少两个真实块”的较严格空间检验，但没有因此补成柱上Q/R或跨四块连续源扩散板。

六、对D1的结合应怎样写，怎样不能写

1. 主线宜仍以D1+D2为架构基础

可提出的技术映射是：

数据线—P—存储单元—Q—R—315型共源节点—组间接触X—源偏置互连。

其中，D1提供柱串和双源端选项；D2提供跨块共享源扩散层、内部块间接触及部分省略选项。将D2的共享24及接触方式用于D1的315，是需要论证的适配S，不是D1自身已明确公开315跨全部块。专利图像

采用K1或F2时，它们主要补自然块对／交替源漏边界，而不是补柱结构。采用F1时，它主要补分流通道减少后的宽度、互连和面积补偿，不应把所有候选堆成一个缺少主次的多文献组合。

2. 三个具体适配检查不可省略

**接触侧别。**X必须落在R的共源侧，不得接在Q与R之间，也不得直接接柱沟道而旁路两级选择器。F3可支持“落到源区而避免进入阱”的实现考虑，但不能证明D1已经采用其具体工艺。专利图像

**连续性与电阻。**跨块连续或明确互连的共源节点，才能使省略某些块界接触后仍有供源路径。D2已有共享24的选择；F1进一步教导稀疏分流通道时的补偿。接触数量减少可能增加某些串至最近接触的路径长度，不能无条件推出源电阻降低。专利图像

**源／阱与擦除隔离。**C1给出分开的源、阱支路和源接地通断；D1还需保留其擦除期间共源浮置的适配可能。C2的源驱动方案不能仅因也支持擦除，就被视为自动复现D1波形。这里是电路兼容性检查，不是给权16新增“必须浮置”的限定。专利图像

七、检索链、关键排错及排除结果

实际使用的检索式与追溯路径

检索词采用拆组方式，包括：

专利 "存储块" "源极并联线"
专利 "块对" "源" NAND
"多个存储块" "源接触" 专利
"源接触" "省略" 存储
"每隔" "源接触"
"共源扩散层" "阱"
"source contact" "blocks" "pairs" NAND patent
"source" "dummy blocks" "contact" patent
NAND memory source shunt line block patent
"G11C16/02" "source shunt"
"H01L27/115" "source shunt" before:2011-08-15
"20100014350" / "2010/0014350" / "0014350" "2010" memory patent

分类入口取自命中公报封面，包括CN1645515A的G11C16/02、H01L27/115，D2的存储器器件分类，以及US20060268612A1的G11C16/04；搜索时间条件只作筛选，最终仍以封面公开日为准。专利图像

主要追溯链为：

入口及链路 最终用途
CN1645515A相关引用／同族前向链 → JP4874658B2 → JP2006245547A／US20060198196A1 新追得F1；晚授权仅用于定位早期原公报
CN1645515A相关前向链 → JP4907897B2 → CN1870274A 新追得中文C2
CN1870274A同族前向链 → US7978518B2 → CN101933097A 核验分级源线，但未形成组间X主证据
US8368137B2 → US20090003025A1 回到早期A公报，纠正490／495引句归属
JP5283960B2 → JP2009266945A 回核D2日文早期公报及日期

引用关系只用于寻找文献；本报告没有把“被引用过”本身当成结合动机。

关键排错

线索 原公报核验结果及处理
US20090003025A1，2009-01-01，英文；原PDF [0083]，PDF第27页中的“one per every two blocks”修饰接触块490；490向下接漏区、向上接位线层。源接触为495。不过图10确实标出真实擦除块和490／495交替边界，不能整篇判为无关；保留局部图示价值，不将该引句改成“每两块一个源接触495”。专利图像
double／triple pitch 横向pitch不是块数。但US20060018181A1图26另有纵向三单元跨块区域、围绕源接触重复的结构，已作为F4保留，不能只纠正术语后把其余结构一并丢弃。专利图像
“省略只针对虚设块” 对D2不成立：[0191]适用于BK〈0〉……BK〈n〉的部分块间区域；[0200]的虚设位线是后续变形。尚不能把此结论推广到未核验的其他线索。专利图像
SH1与CS CN164中SH1为源分流导体，CS为下层源接触；本卡X另固定为SL2。三者通过具体中间连接关联，但身份、位置不相互替代。D2的SH则是分流区域，不能仅凭缩写与CN164的SH1同一化。专利图像
JP2010027165A，2010-02-04，日文；原PDF 核验内容主要涉及按邻近单元数据调整校验电压及相关保持特性，未提取到本任务所需的源接触群组增量，不列主候选。专利图像
CN101933097A，2010-12-29，中文；原PDF 分级源线与块外开关具有模式控制价值，但图8的804／806不是柱上同串Q/R；图9仍有通常的单一源选择器906。物理组间X未建立，未提升为主结果。专利图像
US20100014350A1 经公开号及变体、多个入口追索，本轮未完成原公报获取核验，因此不进入证据集。不能据此认定其不存在、无关，也未据它证明任何“只省略虚设块”的命题。
已知桥梁 CN101859778A、CN101794789A、CN101651144A、US20110002178A1不作为新增发现或新增独立来源计数。

八、仍未解决的缺口与证据使用顺序

目标A剩余的核心缺口，不是有没有块间源接触，而是：在与D1柱串架构相容的同一布局中，所选X两侧的真实块群是否有足够明确的结构依据。K1有较直接的四块／块对图示；F2减少虚设串语境；C1有中文多块阵列条带依据；F4有接触端点限定的多单元集合。但后三者分别留下层级、重复延伸或串接拓扑解释。

**目标B的缺口已缩小，但未消失。**D2给出共享24及部分省略，F1给出稀疏分流通道的补偿，F3给出源区落点及避免阱漏电的机制；这些仍不能倒推D1原图19已经画出跨块315、指定群界接触及完整制造落点。

因此，证据使用上宜把D1+D2作为架构主线，K1或F2作为自然块对的择一补充，F1作为密度调整的重点补充；C1保留为最有价值的中文路径和源／阱分路证据，C2、F3、F4按各自局部问题使用。**本轮没有建立一个减少技术来源数量、同时消除全部解释步骤的更短组合，也没有形成无需结构映射的理想中文单篇。**这不抹去上述局部增量，但应与“已完整补强权16”明确区分。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

第二轮补充检索：围绕“真实块群—组间X—跨块供源”的新增证据

一、本轮结论：出现了新的中文论证路线，但组间落点仍不能直接评为M

**本轮最值得加入主证据集的是CN101266979A。**它明确把源线布线基本图形在块排列方向上的长度扩展到多个NAND块，并示出相邻基本图形之间的横向导电连接。这比“源线很长”或“阵列被分成若干位线带”更接近目标A。不过，基本图形BP不是存储块，横向连接段XP也不是下层源接触；其对O3的增量是“明确选项E＋结构映射S”，尚不是完整的M。专利图像

外文方面，US20090268522A1把真实三维存储块的配对、共享选择线及块选择依据写得更清楚；US20110090737A1则提供了三维柱串中的金属共源线、衬底接入和源／阱导电机制。前者减少依赖平面K1解释“为何成组”的负担，后者减少目标B中的平面工艺类比，但均未独立补齐“指定块群之间的同一X＋完整Q/R”。专利图像

以下只展开三张有实质增量的主卡。PDF页码均从封面起按1计数。

本轮主卡 实际公开日、语言 原始公报 增量定位
C3：CN101266979A，非易失性半导体存储器 2008-09-17，中文 原公报PDF 多个真实NAND块长度的布线重复单元；源网互连、源／阱分路及源线浮置
F5：US20090268522A1，Three dimensional stacked nonvolatile semiconductor memory 2009-10-29，英文 原公报PDF 三维真实块对／多块共享选择线；跨块源扩散层及固定源接触路径
F6：US20110090737A1，3D non-volatile memory device and method for operating and fabricating the same 2011-04-21，英文 原公报PDF 三维结构中的共源线材料、具体衬底落点、源／阱隔离和导通机制

上述日期均核对所列版本的原公报封面，不以申请链日期替代。两篇英文主卡本轮未取得截止日前可核验的中文全文，故不列入中文主结果。专利图像

二、中文主证据卡C3：CN101266979A

1. 真正的新内容：多块长度是明文，不是从位线数量推出来的

准确位置：说明书5/20页、18—20/20页；PDF第9、22—24页；图24、27—30。

说明书5/20页说明：阵列12A、12B中，BK0、BK1……BK(n−1)沿第一方向排列；每块包括沿第二方向排列的多个单元元件CU，CU是具有存储单元和两端选择晶体管的NAND串。因此，这里的BK有串结构和行译码器依据，不是材料块或位线束。专利图像

关键在说明书18/20页：

  • 图24中的横向实线表示NAND块边界。
  • 源线CELSRC、阱线CPWELL及Vss由基本图形BP组合形成。
  • BP沿第一方向的长度明确**“不限于一个NAND块”**，可以对应多个NAND块。
  • 图30进一步示出相邻BP之间沿第二方向延伸的连接图形XP。专利图像

这里需要保留三个不同层级：

标号／尺度 原公报中的含义 本报告的处理
BK0、BK1…… 包括多个NAND串的真实存储块 用它们计算块数
BP 上层金属布线基本图形 不把BP本身当成存储块
“16条位线”“移位5条位线” 第二方向的布线宽度、横向偏移 不换算为16块或5块

图28中的16条位线和5条位线，与第一方向可跨多个NAND块的文字，是两个正交方向的尺度，不能混用。专利图像

2. 固定X：选上层源网连接段，不选下层插塞

本卡固定：

X＝图27—28中已标明属于CELSRC的M2导线，在相邻BP行之间沿第二方向连接的横向导电段；图30将这类连接图形标为XP。

不是把所有XP都称为源线——相似图形也用于CPWELL和Vss，必须沿已标明的CELSRC支路追踪。也不把X改称图9的接触插塞29或26。图27—30分别提供源网身份、横向连接和基本图形重复关系。专利图像

衬底耦合与供源路径：

源驱动电路17 → M2源网CELSRC及其中的X → M2/M1源网接触 → M1源线 → 下层源分路 → NAND串源扩散区。

其中，图29明确示出M2 CELSRC与M1 CELSRC的接触。前文图8—9对下层源分路的具体说明是：

CL1〔M1〕—插塞28—导线27〔M0〕—插塞26—n型源扩散区22〔p阱21c内〕。

图9中M2与CL1之间的接触标为29。图29没有重新标出完整26—29堆栈，因此“把图29的下层接入具体对应到图8—9标号”属于承接解释，不冒称图29单图已经画全。专利图像

3. O3为什么有增量，又为什么仍不是M

本篇允许形成以下映射，但这是对明确选项的选定及图文解释，不是原图已经画出的四块实例：

设BP沿第一方向取两个真实NAND块的长度，则连续两行BP各对应一段两块长度范围。位于两行交接处的源网横向连接段X，在平面投影上可映射为两段真实块集合的边界。

它较“在连续块列上任意画圈”更强，因为分组范围有公报明示的多块长度选项和重复布线连接位置作为依据。但仍有两步：

**E：**选定BP跨多个块，而非图示的一块长度。
**S：**将相邻BP行覆盖的真实块范围认定为两个块群，将其源网横向连接段认定为组间X。

图30仍标示一块长度；不能声称它直接画出了“每侧至少两块”的完整实例。专利图像

**最强不利内容是图29：下层M2/M1接触沿分路区SH分布，不只位于BP行端。**因此，本篇不证明“每两块才有一个下层源接触”。内部接触的存在本身不排斥本卡的上层X，但会否定将XP的边界位置转嫁给插塞29或26的写法。专利图像

4. 对目标B的价值比O3更稳固

**源／阱分路明确。**CELSRC经CL1接源扩散区；CPWELL经另一组CL2、阱接触结构接阱，不是把两者混成同一X。

**源线浮置明确。**说明书9/20页末说明，擦除期间关断高压晶体管HV，使CELSRC浮置，同时位线浮置。这直接提供了“共源金属网络存在，但擦除时可断开其外部偏置”的早期中文实现。HV是外围控制器件，不能充作柱上的R。专利图像

**动机需限定到原文机制。**图28—30的布线变化与位线金属覆盖率、耦合电容均匀性和制造偏差相关；前文分路结构承担源／阱布线功能。不能把这些内容改写成“稀疏源接触自然同时降阻和节省面积”。专利图像

5. 相对前轮究竟减少什么

相对CN1645515A，本篇减少的是**“布线尺度到底对应真实块，还是仅对应位线分段”**这一解释负担：第一方向的多NAND块长度有明文。

相对D1+D2，它新增了另一种可论证的实现方式：**不强求D1的315本身横跨所有块，而由上层共源网络互连多个局部315。**这条路线的X可以保持为上层源网连接段，衬底耦合通过已固定的中间路径完成。

但将平面源扩散区22的接入结构迁移到D1的柱下315，以及选择多块长度BP后确定群界，仍分别需要S和E。目前不能写成“已用本篇完全替代D2与K1”。

三、外文主证据卡F5：US20090268522A1

1. 新增的是三维“真实块成组”依据，不只是出现两个BK标签

准确位置：

  • [0041]—[0049]，说明书第2页，PDF第23页；图1—2。
  • [0127]—[0142]，说明书第5—6页，PDF第26—27页；图13—14。
  • [0143]—[0161]，说明书第6页；图15—16。

[0048]以擦除单位说明BK；[0049]说明源扩散层24可由全部块共享。柱AA穿过存储单元层和选择器层，构成三维NAND串。专利图像

图13—16及[0135]—[0140]、[0153]—[0158]说明，BK〈i〉和BK〈i+1〉的漏端SGD按一一对应关系连接到共同驱动器。更重要的是：**虽然两块SGD接收相同信号，各块仍可通过自己的WL和源端SGS进行选择。**因此，这是由控制连接形成的真实块对，不是把同一块内两个串束改称两块。专利图像

[0044]、[0142]、[0161]还允许至少三个块或全部块共享相关SGD连接。这是明确的多块选项E。但同段也允许共享SGD的两个块之间插入其他块，故功能成组不必然等于相邻、连续的空间块群。专利图像

2. 固定X及实际供源范围

本卡固定 X＝源接触插塞P_SL。

路径为：

SL驱动器14—源线SL·M1—P_SL〔X〕—源扩散层24—柱AA的源端SGS—存储单元。

24位于衬底内的阱结构中；[0049]给出由全部块共享24的实例。因此，源耦合和供源作用有直接文字，不需要把中央SGD驱动器33或某条选择栅连接线借作X。专利图像

3. 最关键的不利核验：块对明确，不等于“两块对之间的源接触”明确

图13、15显示的源线SL与两个块的源侧接入关系，尚未给出两对完整真实块，以及恰位于两对之间的同一P_SL。从图示块对推广为连续多个块对，再确定某一源接触为组界，仍是额外解释。专利图像

本轮还专门检查了另一种可能映射：将图11、12的31L和31R直接作为左右两个块群。这里存在明显风险：

**图11、12的BK〈0〉、BK〈1〉等虚线范围横跨左右阵列和中央区域。**因此，仅凭“左、右各有一个memory cell array”不能确认它们是两组完整且彼此不同的逻辑块；必须排除它们是同一逻辑块左右部分的解释。中央33又明确是WL／SGD／SGS驱动器，不能因其位于两阵列之间就替换源接触X。专利图像

这使本篇的结论应分开：

  • 真实三维块对及共享控制连接：M。
  • 至少三块共享连接：E。
  • 已核验布局中，两组完整真实块之间的该P_SL：U。

4. 相对D1+D2+K1的增量

本篇可减少K1所需的**“平面、含虚设串语境的块对安排如何迁移至三维柱串”**这一步。其SGD共享方式本身也有减少外围驱动器规模的理由。专利图像

但它不能无损替换K1的全部作用：K1有四个真实块的直接图示，本篇的强项是三维块对的结构和控制依据，弱项仍是所选源接触与“两组”的空间一致性。把它加入D1+D2，只是更换或加强一个论证环节，尚未减少到两项技术来源。

本轮亦核验了相近公开US20090267139A1的原公报及图13—14；它与本篇属于不同申请链。为避免把相近块对背景重复累加，本报告以内容更明确的US20090268522A1作主卡。前者为2009年10月29日英文公开：原公报PDF。专利图像

四、外文局部证据卡F6：US20110090737A1

1. 对目标B的新增：不是平面源接触类比，而是实际三维柱串实现

准确位置：

  • [0039]—[0055]，说明书第2—3页，PDF第24—25页；图2、3A—3B。
  • [0080]—[0087]，说明书第5页，PDF第27页；图8A—8C。
  • [0096]、[0101]—[0104]，说明书第6页，PDF第28页。

本卡固定 X＝共源线CSL本身，不是板状下选择栅LSL，也不是驱动LSL的接触CP。

原文明确：CSL与LSL保持空间分离；CSL可以包含金属层，以降低共源线电阻。源线沟槽底部的掺杂另用于降低衬底接触电阻；两项降低电阻的机制分别对应材料和接触界面，不涉及“少接触必然降阻”。专利图像

2. 固定供源路径与源／阱关系

读操作中的路径为：

外部偏置接触〔[0104]明确记载，但图中未画出〕—CSL〔X〕—源侧掺杂接入区／阱表面反型通路—下选择晶体管LST的柱沟道—存储单元—上选择晶体管UST—BL。

[0042]、[0053]说明，CSL与LST沟道之间存在不同导电类型的WELL区域；施加LSL电压后，阱表面形成反型层并接通CSL与柱沟道。图8A同时示出CSL、LSL、WELL、隔离层63和衬底60的不同位置。专利图像

这比仅说“金属源线通过某接触连到衬底”更具体，也提示一个重要适配检查：源接入不能把本来需要选择器控制的导电通路直接短接。

3. 真实块与Q/R：有价值，但不能越界

[0080]—[0084]以器件隔离、每块共享的LSL及多个串说明MB；源线沟槽明确形成在每个MB中。它没有公开由多个MB组成的两群及其间稀疏CSL，所以O3仍为U。专利图像

N、P有实质支持：[0096]公开沿柱沟道堆叠的电荷俘获存储单元；[0045]公开位于存储单元与BL之间的UST。专利图像

对Q/R必须进一步分层：

LST作为源端选择器件是M。阱表面反型段也确实参与导通和截止，机理为M。但将“柱上LST”和“横向反型段”认定为两个可区分的源端器件Q、R，仍是S：还需证明后者是另一个器件，而不只是LST的接入通道或复合沟道的一部分。这里的障碍不是缺少独立栅驱动，不能用独立驱动作为额外门槛。专利图像

图2中的ST表示整条串，不能把ST与LST直接读成两个源端晶体管。专利图像

4. 最强不利内容与增量

D1的315是已有导电类型的板式共源节点；本篇依靠WELL表面反型形成横向接入。把该结构整体换入D1，会改变源端导电机制，而不只是移动接触。

因此，它适合补充“金属共源线如何形成、如何落到衬底、如何避免旁路选择功能”的实施依据；不宜用它替代D2的跨块源扩散层，或声称其已经证明D1双Q/R的共源侧落点。其增量是降低目标B中的工艺和三维结构类比负担，不是完成目标A。

五、逐项评价汇总

这里Q栏允许评价现有源端器件能否作为靠近存储单元的Q；Q为M而R未建立，不代表Q—R组合成立。

主卡、固定X O1：X身份 O2：衬底耦合 O3：两群之间 O4：共源偏置 Q R
C3：CELSRC的M2横向连接段 M，限已追踪至源网的连接段 M；具体下层标号承接含S E＋S：选多块长度，再映射群界 M U：平面串，不满足柱相关口径 U
F5：P_SL M M U：块对明确，但所选X与两组空间关系未建立 M M：单一柱上SGS U
F6：CSL M M U：每块CSL不等于块群间CSL M M：LST S：反型段作为另一器件的身份未确立

这些评价对应上述原文和图示，不是对新颖性或组合结论的替代。尤其C3的O3不能因存在内部接触而直接否定，也不能因BP可跨多块而直接提升为M。专利图像

六、对D1的论证路线，现在具体发生了什么变化

路线一：出现了“D1＋C3”的两来源候选，但尚未证成

这条路线不再先假定315跨全部块，而是：

各块存储单元—Q—R—各自的315 → 下层源接入 → 跨块上层CELSRC网络及组界连接段X。

这是本轮的分析性组合方案，不是任何一篇原公报已经画出的结构。

它的潜在意义在于：多个315可以通过上层网络明确互连，因而“315必须天然连续”的前提不是逻辑必需；X也不必一定选下层插塞。C3为源网、分开的阱支路及可浮置的源偏置提供了具体实现。专利图像

但仍要承担两项关键解释：

**其一，**将C3的平面源扩散接入迁移到D1柱下315，接触必须全部位于R的共源侧。
**其二，**为什么采用跨多个真实块的BP，并如何将源网横向连接段稳定对应到两个真实块群之间。

因此，目前可以说出现了减少技术来源数量的候选路线，不能说已经证明D2、K1均可删除。

路线二：保留D1＋D2，以F5补强自然成组

这一路线仍由D2承担跨块共源及源接触布局，由F5承担三维块对／多块共享控制的结构理由。它减少“平面块对如何迁移”的解释，但需要进一步使成组方向、源接触位置和实际服务块范围一致。不能仅把D2的接触图与F5的块对图放在一起，就认为O3已经完成。

F6只作为实施核验，不宜继续堆入主组合

F6可检验源线材料、衬底接入和源／阱关系；其反型接入机制与315不同。把它再加入每一个组合，可能增加而非减少解释负担。保留为针对性的B证据更合适。

七、追溯排错：本轮核实了一个“省略接触”假阳性来源

US6240012B1：该处确实是虚设块省略，不是正常数据块稀疏供源

英文，2001年5月29日公告。原始公报PDF。日期核对封面。专利图像

沿US20060268612A1的早期引用追到此篇后，核验位置为：

第18栏第15—33行附近，PDF第41页；原文指向图8、11。

该段明确：阵列端部块在省略源线接触和位线接触后，用作虚设块，因为不能进行正常数据存储／读出。随后才讨论保留这些接触时，可将端部块用作冗余块。专利图像

因此：

  • 不能用此处“省略接触”支持正常数据块边界的稀疏源接触。
  • 不能把“保留接触时可作为冗余块”的功能，移植给“省略接触的虚设块”。
  • 这不改变前轮对D2[0191]的判断；两篇公开的省略对象不同。

**US20100014350A1仍未完成原公报核验。**本轮继续使用公开号变体及Google Patents、Justia、FreePatentsOnline入口追索，但未取得可核验原公报。它不进入本轮证据集，也没有据此对其内容、日期或相关性作否定结论。

八、本轮检索记录及仍未解决的精确缺口

有效增量主要来自申请链与引用链，而非单纯扩充关键词：

实际追溯方向 本轮取得的结果
前轮US20060198196A1的相关引用／同族关联入口 → US20080225591A1关联中文版本 CN101266979A：取得并核验中文原公报
D2相关三维存储公开 → US20110063910A1申请链 → US7852675B2 → 早期A公报 US20090268522A1：以2009年A公报取证，不以晚版本补早公开
D2相关前向公开 US20110090737A1：三维共源线及源／阱实现
US20060268612A1早期引用 US6240012B1：明确排除虚设块省略接触误用

使用的拆组检索式包括：

"存储块" "源接触" "每隔"
"源极并联线"
"源极线" "每两个" "存储块"
"共源极" "块组"
"source contact" "block pairs"
"memory blocks" "source contacts" "omitted"
"source line" "groups of memory blocks"
ソースコンタクト 複数 ブロック 間 特許
"H01L27/115" "源线" "块" "分路"
"G11C16/04" "source contact" "blocks" "groups"

分类入口核对了原公报中的H01L27/115、H01L23/522、G11C16/04、G11C5/02等；引用关系只用于找到文献，没有把引用关系本身当作结合动机。专利图像

目前剩下的核心缺口可以更精确地表述为：

中文路线：已有“多个真实块长度”的明文和源网连接段，但还需把选定的多块重复周期、两个完整块群、该源网段的平面位置统一起来；不能靠把BP命名为块群完成。

三维路线：已有真实块对／多块共享控制和跨块源扩散层，但还缺同一实施方式中与这种成组方式一致的源接触群界；特别不能把两阵列标签直接当作两组完整块。

**D1适配：**源网互连局部315是一条比“断言315天然跨全部块”更可控的解释路线，但其接触必须落在R共源侧，且保持源／阱偏置关系。本轮实质推进的是这条中文替代路线及其具体边界，而不是已经找到一篇可将全部缺口直接评为M的公报。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B授权权利要求16：韩国专利公报补充检索与核验结果

一、结论

本轮实际检索并核验原公报后，尚未找到一件此前证据名单之外、在2011年8月14日以前公开的韩文公报，能够在同一实施方式中完整闭合“真实块群—同一导电部件X—真实块群—基板共源偏置—同串双源侧器件Q/R”全部关系。

但现有证据可以得到实质加强，不能简单归结为“没有补到文献”：

本轮核验所得 对当前薄弱环节的实际作用
K1不仅有多个块，还在权利要求11中明确记载由两个存储块构成的存储群重复排列；图9呈现真实块、交替源/漏边界及接触102 加强“分组不是临时任意划分”的论证。但图示块对、权利要求中的群与涉案“群组”的对应仍应展开说明，不能省略。
KR20060048355A的源接触65确有双倍、三倍节距；区域62具有实际存储单元与页分配 不是把材料块、位线束误称为存储块。不过，其节距方向、跨块串联结构与D1并不相同，不能直接改写成“D1每三个块设置一个源接触”。
KR20060122772A明确给出真实擦除块、源/漏接触交替边界，以及源线与阱接触分开的落点 补强块边界的技术依据及源/阱路径区分，不直接证明D1的板状源315跨所有块连续。
由US20100052017A1追到的KR20100028503A，明确联系接触布局、源线电阻和源区过刻蚀风险 对“为何这样布置、如何避免错误接入阱区”有价值；其中间隔设置的34C不是“每若干块一个源接触”的直接证据。

上述判断分别建立在K1权利要求11及图9、KR20060048355A第六实施例、KR20060122772A块布局说明和KR20100028503A第三实施例上。专利图像

当前较好的补强方向，是用K1减少“块群划分”的解释负担，用已有韩文桥梁材料减少“在D1中怎样接入共源而不旁路Q/R”的结构推论，而不是继续增加只有普通共源或两个选择晶体管的文献。

二、采用版本、实际公开日期与原公报

以下日期按已打开的公报首页核验。链接为原公报PDF的托管副本，不以Google Patents机器翻译代替韩文原文。

编号及本轮定位 采用的韩文版本 实际公开／公告日 原公报
K1，既有主补强证据 KR100729365B1 2007-06-15，公告日 韩文原公报PDF。首页另列2007-06-11登记日，不能混用。专利图像
T1，给定线索的实质核验 KR20060048355A 2006-05-18 韩文原公报PDF。专利图像
T2，给定线索的实质核验 KR20060122772A 2006-11-30 韩文原公报PDF。专利图像
T3，US20100052017A1的韩文同族 KR20100028503A 2010-03-12 韩文原公报PDF。不作为该美文之外的新独立技术源计数。专利图像
B1，既有桥梁，非新增技术源 KR20100112862A 2010-10-20 韩文原公报PDF。专利图像
B2，既有桥梁，非新增技术源 KR20110003764A 2011-01-13 韩文原公报PDF。专利图像
B3，既有桥梁，非新增技术源 KR20100088829A 2010-08-11 韩文原公报PDF。专利图像

明确排除：D1的KR20110092523A，首页公开日为2011-08-18，晚于截止日。 该韩文版只能帮助追踪，不能作为截止日前的韩文证据。D1本轮采用核验的中文公开版CN102148059A，其公开日为2011-08-10。专利图像

下文旧式韩国公报没有连续段落编号的，采用公报印刷页码及附图定位；不是自行补造段落号。

三、最优先目标A：真实块群边界及同一X

1．K1：KR100729365B1——目前最值得强化引用的块对证据

位置：权利要求10—11；公报第8页第二实施例；图8、图9；源接触结构参照图7a。

韩文短引：

“상기 제 1 및 제 2 메모리 블록들의 메모리 그룹은 반복적으로 배열되는”

中文：由第一、第二存储块构成的存储群重复排列。该文字实际位于权利要求11，不是仅从附图自行提出“可以分组”。专利图像

块、群和X的识别。 图9标明MB(i+2)、MB(i+1)、MBi和MB(i−1)。中央CSL及接触102位于MB(i+1)与MBi之间；上下两处漏接触101分别形成相邻块共享漏端的边界。因此，可以根据共享漏端关系识别：

{MB(i+2)，MB(i+1)}—接触102所在源边界—{MBi，MB(i−1)}。

这比把任意四个相邻块临时划成两组更有技术依据。四个标号是实际存储块，不是四个虚设串或四束位线。图示几何关系可以评为M；把上述图示块对与权利要求11的群逐一对应，宜保留S的解释标记。专利图像

同一部件及偏置路径。 取X＝接触102，不要把102、金属线103和CSL合并成一个不加区分的“导电部件”。正文明确记载：

源偏置网络／绑带线 → 金属线103 → 接触102 → CSL → 源侧GST → 正常存储串。

图8对应说明另将共源偏置电路160、阱偏置电路140和虚设位线偏置电路180分开。对中央102而言，可以明确落实的是邻接MBi、MB(i+1)中正常串的源节点；不能未经进一步网络分析就声称“同一102直接、独占地给四个块全部串供偏置”。专利图像

最不利内容。 K1仍是平面NAND；虚设串的编程抑制、读失效防止是其重要上下文。它不提供涉案半导体柱，也没有建立同一柱上的完整Q/R双源侧结构。它最适合承担非任意块对边界及源接触路径的证明任务，而不是替代D1的竖直结构。专利图像

2．T1：KR20060048355A——三倍节距不是假线索，但不能直接移植成D1的“每三块一接触”

位置：第14页“平面块构成”、第18—19页第六实施例；图9、第53页图26。

韩文短引：

“소스선 컨택트(65)도 워드선 WL 방향으로 3배 피치로”

中文：源线接触65也沿字线WL方向以三倍节距配置。专利图像

这里应分开核验两个事实。

第一，区域62不是空泛的材料区域。 正文说明，区域62中沿字线方向并排设置多个NAND存储单元串，并把不同区域分别对应页0—31、32—63、64—95。因此，这条线索不能因为使用“block region”而一概排除为材料块或位线束。专利图像

第二，三倍节距与跨三个区域不是同一方向上的同一限定。 三倍节距针对沿WL方向的接触配置；三个单元82—84串联跨越三个区域62，则是沿串延伸方向的关系。图26还呈现不同有源条带60上的接触错位。因此，原文不能被简化成“整个阵列沿块排列方向，每三个正常块统一设置一个源接触”。专利图像

取X＝某一确定的源接触65，其路径为：

源线63 → 接触65 → 有源区60中的源端 → 相应串联单元链。

图26的串联链围绕源接触65折返，具有以接触为边界组织多个存储区域的实际结构价值。但这些串不是D1中各自通过源侧器件接入板状公共源的相同拓扑；远端存储单元的通路涉及其他串联单元及其导通状态。O3保留S；N中的竖直柱以及完整Q/R关系不成立。专利图像

最不利内容及使用边界。 若以该方案直接改造D1，可能不只是改变接触位置，而会改变跨块串联关系和访问方式。它适合证明“接触位置可以与多个实际存储区域的组织方式相关联”，不宜作为D1接触稀疏化的首选移植文件。

另外，该公报明确提醒，部分标为源侧SG2的器件实际连接到位线接触CB；不能仅凭SG1、SG2两个名称，就认定它们构成目标所需的“存储单元—Q—R—共源”。专利图像

3．T2：KR20060122772A——真实擦除块、交替边界和源／阱接触分离

位置：第6页背景、第8—9页第一实施例；图1—5。

韩文短引：

“데이터 소거의 단위로 되는 ‘블록’”

中文：作为数据擦除单位的“块”。公报进一步用BLK0、BLK1、BLK2等标号落实这些块。专利图像

其具体布局为：BLK0／BLK1之间设置位线接触CT1；BLK1／BLK2之间设置源线接触CT2。相邻块交替共享漏端接触和源端接触，这为利用共享漏端关系识别块对提供了直接技术背景。图中明确展开三个块；两侧各两个块的完整对应仍涉及重复布局的结构解释，不能将未展开的第四块说成图中已经完整绘出。专利图像

X应取源线26在CT2处的导电接触部分，而不是把孔位CT2本身当作导体。 路径为：

CELSRC／源线26 → CT2处导电部分 → 共用源扩散层23s → 源选择器件S2 → 存储单元。

与之分开的是：

阱线CPWEL／35 → CT5 → P阱12。

图3、图5及相应文字有助于防止把源接触和阱接触混为同一个X。专利图像

最不利内容。 该方案为平面NAND，S1和S2分别在串的漏端、源端，不是同一串源端的两个器件。文中的A1／A2／A3、B1／B2／B3及部分“shunt”涉及选择栅布线，不能改称共源绑带；P1、P2也不能未经核对就转成“每N块的源接触节距”。专利图像

四、目标B：D1中接触落点、连通路径与设计动机

1．T3：KR20100028503A——保留电阻和工艺证据，排除节距误读

位置：[0031]—[0033]、[0043]—[0048]、[0059]—[0067]；图4—7、图23，第29页。

韩文短引：

“복수의 상호접속 부분(34C)이 미리설정된 간격을 두고 배치된다.”

中文：多个互连部分34C以预定间隔配置。专利图像

取X＝埋置互连层32，其源偏置路径是：

上层源线SL的34A／34B／34C → 埋置互连层32 → 源区18-2 → 源选择器件ST2 → 存储串。

32、34C、源区18-2和漏接触33必须分别识别。图23显示的34C间隔是在同一源边界上连接上层导线与埋置层，不是“每若干存储块设置一个32”的证据。专利图像

本案特别有用的是其不利于过度概括的内容：第三实施例增加34C的数量，并联系降低源线电阻；交叉落点设在隔离区上，则用于减轻源区过刻蚀和接合泄漏风险。由此不能反推“减少接触数必然同时降低电阻和面积”。它支持的是接触数量、截面、连接路径和落点需要分别权衡。专利图像

其底层块布局也有源／漏共享边界，但本轮没有把34C的间隔作为独立块群定义。平面结构和单个源选择器件ST2，仍不能承担D1的N及完整Q/R。专利图像

2．既有B1：KR20100112862A——对“源区怎样互连、接触落在哪里”最直接

位置：[0034]—[0038]、[0040]—[0046]；图2a—2d、图3a—3c。

韩文短引：

“공통 소오스 영역들(112)을 전기적으로 연결하도록”

中文：使公共源区域112电连接。专利图像

应当分别使用两个实施方式，不能拼成一幅原文不存在的图：

实施方式 可核验路径及作用 不能扩大之处
图2系列 170S → 源接触插塞191 → 绑带区113 → 各源区112；另有170W → 对应阱插塞191 → 阱114。阵列间较大间隙给接触孔190提供工艺余量。 191是多个插塞的共用标号，源插塞与阱插塞不是同一个物理部件。
图3系列 270S → 插塞291 → 全面源区212；剖面图显示212延伸于两侧阵列下方，并给出中央接触的实际落点。 两侧“cell array”不能未经证明就各自替换成“由多个真实存储块组成的群”。

上述第一实施方式的源／阱分离、第二实施方式的全面源层，是不同实施方式中分别明确的内容。它们可以减少D1改造方案的结构推论，但不能用来宣称D1原有315已经跨所有块连续。专利图像

3．既有B2：KR20110003764A——不能遗漏[0018]的双GST选项

位置：[0013]—[0020]、[0025]—[0028]；图1、图2a—2d。

韩文短引：

“상기 1쌍의 트랜지스터들의 게이트들에 상기 접지 선택 라인(GSL1, GSL2)이 공통적으로 연결될 수 있다.”

中文：这一对晶体管的栅极可以共同连接至接地选择线GSL1、GSL2。专利图像

重要核验结果： [0018]明确给出在存储单元与CSL之间串联设置一对晶体管的选项。因此，不能因为图1示例只画一个GST，就把全文的Q/R支持评为U；更不能因为两器件可共用栅线而将其排除。完整双源侧结构应标为E。专利图像

其金属共源路径为：

导电线180 → 高浓度源区155〔可经硅化物185〕→ 源区150／151 → 源侧器件 → 半导体通道130。

公报明确将180用作CSL。这里绝缘柱140与其表面的半导体通道130必须区分，不能把140本身当作半导体柱。双GST选项与金属源接入处于同一技术源中，是对D1＋D2兼容性有价值的支持；180与“多个真实块群”的位置关系仍未闭合。专利图像

4．既有B3：KR20100088829A——有真实双源侧电路，但R的实体位置须准确描述

位置：[0021]—[0027]、[0041]—[0048]；图1、图4a—4e。

韩文短引：

“상기 보조 접지 선택 트랜지스터(GSTmnb)의 바디(body)는 P형으로 도핑된 상기 반도체 기판에 배치될 수 있다.”

中文：辅助接地选择晶体管GSTmnb的体区可以位于P型掺杂的半导体基板中。专利图像

电路明确为：

存储单元—GSTa—GSTb—共源网络。

GSTa对应竖直通道部分；GSTb在基板内形成受控水平反型通道。因此，它不是仅有两个名称的假“双源器件”，但也不能被画成两个都位于柱身上的独立竖直环柱栅。两器件串联电路为M；GSTb与涉案柱相关源极栅装置的结构对应仍需S解释。专利图像

对O特征，可固定X＝内部公共源线106，偏置经外部接触175、接触垫104到达106；175／104不能在论述O3时与106交换身份。该文把共源放在相邻行阵列之间，但尚不能把这些行阵列直接认作两组真实存储块。专利图像

五、统一特征评级

M＝明确公开，包括清楚的附图；S＝需要结构对应或解释；E＝明确选项但需选取；U＝本轮未建立。

下表的Q/R评价的是完整双源侧关系，不是“找到一个源选择晶体管就算满足”。O4的M也只针对已经落实的受偏置串，不自动扩展到图示全部块。

文献 固定的X O1 O2 O3：真实块群间位置 O4 完整Q/R
K1 接触102 M M M：真实块、居间几何；S：图示块对与群定义的对应 M，至少落实邻接两块正常串 U，平面单GST
T1 源接触65 M M S：区域62有真实存储内容，但错位、跨区串联关系须解释 M，相应串联链 U，不能由SG1／SG2名称替代
T2 源线26在CT2处的导电部分 M M M：源／漏交替块边界；S：两侧完整块对 M，共享23s的相邻块 U，S1／S2位于串的两端
T3 埋置互连层32 M M M：源侧块边界；S：按交替边界扩展块对，不是34C间距直接证明 M U，单ST2
B1 源插塞191；另一实施例为291 M M U：阵列间位置明确，但真实多块群未落实 M U，所引结构仅一个下选择器件
B2 金属导电线180 M M U：尚未落实180与真实块群的对应 M E，[0018]明确双GST选项
B3 内部源线106 M M U：不能把行阵列直接改称多块群 M M电路／S结构：GSTb位于基板水平通道

评级所依据的具体原文和图示，分别见上述各文献核验部分；其中B2、B3的Q/R不应因共用栅信号或水平源侧通道而被直接否定。专利图像

六、D1、D2原有论证应怎样修正

1．D1：双源侧器件有明确选项，跨块连续315仍不能由BLKj图直接推出

本轮核验的CN102148059A原公报中：

**[0118]将图19、20说明为多个块中的一个BLKj，并给出板状第二导电类型区域315；[0128]—[0129]**明确讨论每个NAND串采用至少两个接地选择栅等方案。因此，“板状源实施方式结合双源侧器件选项”有原文承接，应按E处理，不必说成纯粹从无关实施例拼接。专利图像

但[0118]和单个BLKj的图不能独立证明：

所有相关块下方的315均连续，或者已经通过其他明确导体互连。

[0119]以后还涉及CSL浮置及基板、源区间的偏置关系。因此，拟增加的源接触不能未经分析接成永久低阻接地，也不能落到Q/R之间而绕过其中一个器件。这里是改造兼容性检查，不是给权利要求16增加“必须复制D1全部擦除波形”的限制。专利图像

2．D2：确有正常块间省略选项，但选项不等于已经明确指定块群

本轮实际采用核验的是US20090267128A1原公报，首页公开日2009-10-29；JP2009266945A在本报告中作为同族追踪号，不冒充另一独立技术源。专利图像

其基础路径为：

源线STL →〔相应实施例的连接件CNN〕→ 接触X → 源扩散层24 → 相关存储串。

CNN、X、24、STL不是一个部件的不同叫法。正文[0050]—[0053]解释，将源接触置于阵列内部块间，可以改善仅从外围访问源扩散层时的电位稳定性，并避免某些接触区域面积负担。专利图像

[0190]的非周期设置及[0191]的部分块间接触省略是真实选项，而且[0191]并未把省略限制在虚设块。 但具体选哪些正常块边界省略、保留接触怎样恰位于预先识别的块群之间，仍有E／S步骤。不能把该选项写成“已经明确每N块一个接触”。专利图像

另外，图23中的阵列31L、31R之间有其他电路区域，不能直接把它们画成“31L—中央X—31R”；真正采用的X及对应BK块必须在图中逐一标出。专利图像

七、对D1＋D2或D1＋D2＋K1，究竟减少了什么推论

组合／证据安排 可减少的推论 仍不能省略的事项
D1＋D2 D1提供竖直串及双源侧选项；D2提供内部源接触、源扩散层连接和设计理由。 D1源315的跨块连通或拟议互连；具体落点；块群为何这样划分。
D1＋D2＋K1 K1提供真实块对、交替边界和接触102，使“群”不必完全依赖D2省略选项临时生成。 从平面块对组织转用于D1的结构理由；X接在R的共源侧；实际服务哪些串。
再援引T2 增强源／漏边界及源／阱分开接触的解释。 不直接证明315连续，也没有自动减少必要技术源数量。
再援引T3 给出接触数量、导电截面、落点与电阻／工艺风险的具体联系。 不能用其34C间距代替块群位置证据。
利用既有B1、B2 B1提供跨源区互连和全面源层落点；B2在同一技术源内提供金属源接入与双GST选项。 不应因此把不同实施例或不同文献写成D1已经具有的原始结构。

该分工由D1双源侧选项、D2内部接触理由、K1块对，以及B1／B2源结构分别支持；引用关系本身并不是上述组合理由。专利图像

较稳妥的论述顺序是：

先以D1确定“存储单元—Q—R—共源”的导通结构；再以D2说明内部共源接触的路径和设置理由；随后用K1确定非任意块对边界。不必为了制造块群而优先主张D2省略内部接触，因为本次权利要求口径本来不禁止群内部存在其他接触。

对于拟议结构，应始终画成：

偏置网络 → X → 连续或明确互连的共源区域 → R → Q → 存储单元。

不能在前半段用金属插塞作X，论述位置时改成整片源层，论述偏置时又换成外围阱接触。

B2还值得保留为备选起点：它把双GST选项和金属共源接入放进同一技术源，具备研究“B2＋K1”较短组合的价值。但本轮不据此宣称已经成功从三篇减少为两篇，因为半导体通道130的柱对应、块13的实际布局、180与块群的位置仍需完整对照。专利图像

八、指定追踪线索、误判核验与未完成项

指定线索 本轮追踪与核验结果 处理
KR20060048355A／JP2005354003A 追到同族韩、日、美分支及后续美国申请分支；韩文原公报中双／三倍节距已核验。家族引证中还出现错位接触、位线绑带类早期文献。 同族去重。区域62有实际存储内容，但不把节距方向和跨块串联关系混为一谈。谷歌专利
KR20060122772A／JP2006332424A／US20060268612A1 系同一申请族。进一步沿家族引证追查JP2001308206A、KR100500456B1等；已打开后者，但本轮未从中核实所需真实块群—同一X链。 不把家族引证列表中的每项都当作本件A公报实际引用，也不把未完成原版核验的引证升级为有效候选。谷歌专利
JP2010027165A 原公报首页为2010-02-04。技术重点是依据邻接单元状态调整写入验证电压；背景引用浮栅干扰论文。 本轮未找到其对目标A／B的具体贡献；不把号码改成另一个“看起来相近”的日本公开号。专利图像
US20100052017A1 追到韩文KR20100028503A、日本同族及后续美国分支。 采用已核验韩文A版；后续同族不是新独立来源。“预定间隔”修饰34C，不直接修饰块群。谷歌专利
US20090003025A1 原公报首页为2009-01-01；[0083]及图10已经核验。 “one per every two blocks”修饰漏接触490，不是源接触495。 图10的源／漏交替边界仍保留为部分结构信息，但不能挪用该句。其同日相关申请的交叉引用也不自动等于同一优先权族。专利图像
US20100014350A1 尝试公开号检索、Google Patents不同入口及其他公报入口，未取得可核验原公报。 日期、正文、附图及申请／引证谱系本轮未完成核验，均保留U。 不推定其所谓省略只限虚设块，也不推定可推广到正常数据块。

因此，“省略是否只针对虚设块”的结论必须分文献表述：D2[0191]不能被限缩成仅虚设块；US20100014350A1则因原文未取得，不能作任何肯定判断。

九、检索式、分类及剩余缺口

本轮将不同问题分开检索，实际使用的代表性检索式包括：

"블록 쌍" "소스" 접촉
"블록 그룹" "소스" 접촉
"소스 콘택" "블록군"
"소오스 콘택트" "블록" "생략"
"소스 접촉" "비주기"
"소스 접촉" "블록" "피치"
"소정 수의 블록마다" "소스 접촉"
"일정 간격" "소스 접촉"
"공통 소스 확산층" "웰 바이어스"
"판형 공통 소스" "부유"
"소스" "H01L27/115" "비주기"
patent NAND "source contacts" "double" "pitch"
patent NAND "every two blocks"

部分严格韩文短语检索只返回不相关内容，未因此认定相关专利不存在。分类核对使用公报首页实际IPC：T1／T2的H01L21/8247、H01L27/115，K1的G11C16/28、G11C16/22，以及T3的H01L21/768等；没有把后续数据库重分类当成当年公报原始分类。专利图像

最终剩余缺口

A方面，最有价值的进展是K1“真实块对＋重复存储群＋源接触102”的证据定位得到加强。 仍需在请求书中逐图标明群界、同一X和实际受偏置串，不能只摘“memory group”一句。

B方面，尚未直接闭合的是D1的315跨相关块的连续性／明确互连，以及群边界X在保留Q/R作用下的具体落点。 B1、B2可以减少这一推论，但属于进一步技术启示，不是对D1原文缺失内容的“补写”。

本轮资料足以把现有创造性组合论证写得更具体、更少依赖任意分组；尚不足以声称已经找到单篇韩文公报完整公开权利要求16。 未取得US20100014350A1原版，也是本轮明确保留的核验限制。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16：针对剩余缺口的继续补充检索

一、本轮取得的实质进展

本轮最有价值的补强，是取得了“阵列内部导电线—接触柱—连续共源层”的明确韩文结构证据，而不只是再次找到普通共源或两个源侧晶体管。

具体而言，KR20110054361A的权利要求21、30及图6b明确支持共源区域跨越两侧子单元区域和中间连接区域，并在中间区域接入该共源；KR20090112553A则明确记载基板源扩散层可由所有存储块共享。这两件资料分别补强“接触如何落到连续共源上”和“真实多个块为什么能够共享基板源区”。但前者的两侧区域尚不能直接认定为真实多块群，后者没有把源接触明确放在多块群之间。专利图像

针对位置关系，KR20110042526A提供了比平面K1更接近D1的三维结构：实际存储块由隔离结构划分，一条连续CSL位于两列实际存储块之间。它值得作为O3的三维布局补强，但仍需区分“图示居间关系”与“群组解释”，并如实限定同一CSL实际服务的块。专利图像

尚未找到一件韩文公报，在同一实施方式中无须结构解释地同时闭合全部O1—O4及完整Q/R。 以下保留各文献实际能补到的部分，不把局部进展表述为完整公开。

二、本轮核验的韩文原公报

下表日期均采用所列A版原公报首页的实际公开日。页码采用公报印刷页码。

公开号 实际公开日 语言 原公报及主要核验位置
KR20110054361A 2011-05-25 韩文 原公报PDF；权利要求21、30；[0050]—[0051]、[0083]—[0090]；图6b，第38页。专利图像
KR20110042526A 2011-04-27 韩文 原公报PDF；[0034]—[0048]、[0075]—[0081]；图6c、8c、9c、10a，第23、25、26页。专利图像
KR20090112553A 2009-10-28 韩文 原公报PDF；原文编号〈28〉—〈40〉，第6—7页；图1、4、5。专利图像
KR20100089014A 2010-08-11 韩文 原公报PDF；[0022]—[0025]、[0038]—[0047]；图1、3。专利图像
KR20110010045A 2011-01-31 韩文 原公报PDF；[0082]—[0084]，第12—13页。专利图像

其中，KR20090112553A由US20090268522A1一族追踪核验；KR20110054361A由US20110115010A1相关同族入口追踪至韩文A版。英文入口与韩文版本不重复计算为不同技术来源。谷歌专利

三、优先补强B：连续共源、内部落点和偏置路径

1．KR20110054361A：本轮最直接的“接触落在连续共源上”证据

核验重点：权利要求21、30；[0083]、[0087]；图6b。

韩文短引：

“상기 셀 어레이 영역(90)의 전역에 형성될 수 있다.”

中文：可以形成于整个单元阵列区域90。这里描述的是公共源区域230，不是栅极层或上层布线。专利图像

固定X＝导电线150a，中间部件为接触柱143，路径为：

150a → 143 → 基板100内的共源区域230 → 两侧竖直通道的源端。

图6b清楚显示143位于内部连接区域80，并落在跨越85a—80—85b的连续230上；权利要求21、30也明确记载共源区域连续经过两侧区域和中间区域。因此，这不是仅从剖面留白猜测“底层可能相通”。专利图像

结合动机也有原文，但要分清实施方式。 [0050]—[0051]针对共源区域130的实施方式，将150a的较低电阻率、内部位置与更快向两侧供给参考电压联系起来；[0083]—[0087]则给出全面共源230的变形。两者可以作为同一文献的结构与设计启示，不能写成全部效果均在图6b对应段落中重复明确记载。专利图像

最不利内容： 85a、85b是“子单元区域”，不能自动升级为真实多块群。该文献还存在跨中间区域连接两侧栅极的结构，进一步说明“区域分开”不当然等于“块群分开”。源路径150a/143/230，也不能与阱路径150b/143a/244/102交换身份。O1、O2、O4为M；真实块群限定下的O3仍为U。专利图像

对本案的价值判断： 它能减少“在三维阵列内部，怎样接触连续底层共源”的结构推论，不能反向证明D1原文中的315已经跨所有块连续。

2．KR20090112553A：真正落实“多个实际块共享同一基板源区”

核验重点：〈28〉—〈33〉、〈40〉；图1、4、5。

韩文短引：

“반도체 기판에 형성된 소스 확산층(24)은, 예를 들면, 모든 블록들에 의해 공유된다.”

中文：形成于半导体基板中的源扩散层24，例如由所有块共享。前一段〈28〉明确将这些块作为擦除单位，并标出BK〈i〉和BK〈i+1〉。专利图像

固定X＝源接触插塞PSL：

源驱动器14 → 源线SL·M1 → PSL → 源扩散层24 → 各相应串的源侧SGS → 存储单元。

图4进一步画出24连续位于两个真实块下方。PSGS则连接源选择栅线，不是PSL的另一名称，也不能代替源接触作X。专利图像

最不利内容： “所有块共享”属于明确给出的示例选择；采用该示例后，其连续共源关系有M级支持，但图1没有将PSL放在两个多块群之间，且所引结构只有一个源侧SGS。O3和完整Q/R均未建立。专利图像

它可用于论证“真实三维存储块共用连续基板源区”是已有具体方案，不能代替对D1自身315连通范围的核验。

3．KR20110010045A：保留“离散源区明确互连”的备选证据

核验位置：[0082]—[0084]。

韩文短引：

“이들은 서로 전기적으로 연결될 수 있다.”

中文：它们可以彼此电连接。这里指多个下部杂质区域20，以便作为公共源电极使用。专利图像

固定X＝源线SL，采用[0082]的结构时，路径为：

SL → 延伸至核心区域的下部杂质区域20 → 相互电连接的源区20 → 相应存储结构。

[0083]还明确要求相应源杂质区域低于最下部布线141，为“源接入应在最下层受控结构的源侧”提供局部支持。专利图像

但[0084]的导电板20b变形允许使用绝缘基板，或在20b与基板间加绝缘膜12。不能把这个变形与[0082]的基板杂质源区拼接，再宣称同一导电板必然满足O2。 该文献尚未落实真实块群边界及完整Q/R，只作为明确互连的备选资料保留。专利图像

四、优先补强A：三维真实块列之间的同一CSL

KR20110042526A：有价值的三维位置证据，但必须限制解释范围

核验位置：[0075]—[0081]；图6c、8c、9c、10a。

韩文短引：

“소자분리막에 의해 복수의 메모리 블록(MB)들의 영역이 각각 정의된다.”

中文：由隔离膜分别界定多个存储块MB的区域。专利图像

图6c明确标出两行、三列实际MB；图8c、9c中，一条连续CSL位于左列两个MB和中列两个MB之间。固定X＝图9c中左侧那一条CSL，而不是CP。CP连接下选择线，并非源接触。专利图像

这里可作两级评价：

M： 实际MB、同一连续CSL、两侧各有多个MB的图示居间关系。
S： 将两列MB分别解释为权利要求的“群组”。该划分有隔离结构和布线列方向依据，但原文没有给这两列另设“第一群／第二群”的名称。专利图像

源偏置导通路径为：

CSL → 沟槽底部掺杂接触区 → WELL表面的受控反型通道 → LST通道 → 存储单元。

[0048]明确通过下选择线LSL使WELL表面反型而接通该路径。剖面显示，所选CSL的明确连接方向是其右侧块列；不能声称同一CSL已给左右两列全部串供偏置。专利图像

最不利内容有两项。 [0079]明确按存储块形成源线沟槽，不支持“每若干块省略一次接触”；此外，LST和水平反型通道是否构成两个可区分的源侧器件尚未建立，不能只因存在两段受控通道就认定完整Q/R。这里的问题不是共用驱动，而是器件实体划分。专利图像

对现有组合的意义： 它能减少“把平面块对布局移植到三维柱结构”的跨度，适合作为K1之外的三维布局依据；但其侧向反型通路不同于D1板状源接入，不能将整个结构直接等同于D1。

五、Q/R兼容性补强：不是只有两个名称

KR20100089014A：同柱串联双源侧器件及采用理由

核验位置：[0025]、[0038]—[0047]；图1、3。

韩文短引：

“공통 소오스 라인(CSL)과 메모리셀들(MC) 사이의 신호 전달을 제어할 수 있다.”

中文：能够控制公共源线CSL与存储单元MC之间的信号传递。专利图像

图1及图3支持：

存储单元MC — TG2〔Q〕— TG1〔R〕— 共源CSL／源区110。

同一半导体柱130下部具有两个实际源侧栅极层162；[0025]允许TG1、TG2共用GSL并联动工作，不能因此否认它们是两个实体器件。完整Q/R在该实施方式中有M级支持。专利图像

该文献还给出具体工艺理由：采用多个选择晶体管，使单个选择栅长度减小，降低填充时形成空洞的风险。这比仅证明“可以放两个源侧晶体管”多了一步选择理由。专利图像

不利内容： NS11、NS12等是串，不是多个真实块；接触插塞170用于栅极连接，不能改称源接触X。它补Q/R及其采用理由，不能补真实块群之间的源接触位置。专利图像

六、上一轮未核实线索的补核与误判排除

1．US20100014350A1：原公报已取得，恢复为有效的外文部分证据

原公报PDF，实际公开日2010-01-21，英文。本轮未确认期限内韩文同族全文，故不列为韩文主证据。专利图像

图7、权利要求4及[0123]明确支持：

BK1—漏端接触边界—BK2—源端接触边界—BK3—漏端接触边界—BK4。

这是真实四块布局，中央源接触位于第二、第三块之间，可保留为两块一侧的几何及交替边界证据；但源接触的具体基板落点、同一接触实际服务全部四块的关系并未因此自动建立。专利图像

两项纠正很重要： [0119]说的是一个块内的两个虚设字线，不是虚设块；本轮没有核实到其公开正常数据块边界的源接触省略。因此，应删除此前对这件文献“可能有接触省略”的待验证期待，保留它实际公开的四块交替布局。专利图像

2．KR20080084655A：排除“一块／两节距”被误读为接触密度

原公报PDF，实际公开日2008-09-19，韩文。专利图像

原文〈209〉—〈210〉中的“1 NAND块／1节距”和“1 NAND块／2节距”，描述的是通过切割基本图形BP和连接图形XP来改变导电线的斜率，不是“每两个块设置一个源接触”。BP也是导电基本图形，不是存储块。专利图像

它的〈206〉—〈207〉仍可保留为CELSRC与CPWELL分别经各自接触连接上下金属层的部分证据，但不宜列为目标A的命中文献。专利图像

七、统一对应及当前证据边界

M＝明确公开；S＝结构解释；E＝明确选择项；U＝本轮未建立。下表O4仅针对已落实的受偏置串，不扩展为“图中所有块均由同一X供偏置”。

文献 固定的X O1 O2 O3 O4 完整Q/R
KR20110054361A 导电线150a；143为中间接触 M M U：两侧子单元区域不等于多块群 M U
KR20110042526A 指定的一条CSL；不是CP M M M：居间图示；S：群组对应 M，明确到相应连接侧 U，第二实体器件未建立
KR20090112553A PSL；不是PSGS M M U，未落实群间位置 M U
KR20100089014A 源区110，限图3结构 M M U M M：TG2—TG1
KR20110010045A SL，采用[0082]的源区互连方案 M M U M U

上述评级分别依据各文献的连续源连接、三维块布局、源接触路径、双源侧器件和源区互连原文；不能横向拼成“某一篇已经全部公开”。专利图像

N/P方面，KR20110042526A、KR20090112553A已经落实真实多个块、柱状存储串和漏侧选择结构；KR20110054361A、KR20100089014A虽有竖直通道及选择结构，但本轮引用部分未充分落实目标所需的真实多块群组织。专利图像

八、对D1＋D2或D1＋D2＋K1的实际影响

1．减少的是哪些推论

KR20110054361A主要减少“接触结构凭空设计”的推论。 现在可以用具体韩文原公报说明：在三维阵列内部设置导电线，通过中间接触接到连续底层共源，是已经公开的结构；其价值不依赖把85a、85b强行叫作块群。专利图像

KR20090112553A主要减少“多个真实块不能共享同一基板源区”的疑问。 它给出明确共享示例，但仍只是其他文献的技术启示，不能替代D1原始315连通范围的证明。专利图像

KR20110042526A主要减少从平面K1到三维D1的布局跨度。 可以研究以它替代部分K1布局论证，但若“群”仍需解释，或同一X服务范围仍需其他文献支撑，必要技术源数量并不会自动减少。专利图像

因此，本轮不宜直接宣布已将D1＋D2＋K1的三篇组合压缩为两篇。 新资料首先提高的是组合的具体性和可说明性，而不是机械减少引证数量。

2．请求书中的结构论证应收敛到同一条路径

建议围绕以下拟议组合路径展开，而不是分散证明若干互不衔接的名词：

源偏置网络 → 指定导电部件X → 连续或明确互连的共源区域 → R → Q → 存储单元。

这里应分别回答：X在哪里、经过哪些中间导体、接入哪一块源区、源区服务哪些串，以及为什么没有旁路Q/R。借用本轮证据作组合论证时，尤其不能在论述位置时把X换成整片源层，在论述偏置时又换成阱接触。

接触设置理由也应保持一致：D2及KR20110054361A支持的是内部供给路径及其电气作用；这不等同于“减少接触数”。只有论证确实需要省略接触时，才引入省略选择及其具体后果，不必为制造块群而额外增加一个稀疏化步骤。专利图像

九、本轮检索路径与剩余缺口

本轮分开使用了以下检索式，并沿相关申请及同族入口打开原公报，而不是只检索泛化的3D NAND：

"블록군" "소스" 메모리
"블록 그룹" "소스 콘택"
"소스 콘택트" "생략" "블록"
site:patents.google.com/patent/KR "소스" "블록 쌍"
site:patents.google.com "source contacts" "blocks" "omitted"
"common source" "block groups" "2010"
common source diffusion shared memory blocks patent 2009
"US20100014350A1"

关键词检索中存在较多噪音，实质补强主要来自公报全文、附图及申请链追踪。原始分类也不只限于H01L27/115：本轮核验的公报还出现H01L21/336、H01L29/78、H01L23/12等，说明仅锁定单一存储器分类容易漏掉接触或布线结构资料。专利图像

当前最需要继续收敛的不是“有没有连续共源”，而是：在选定的一幅真实多块布局中，同一个X为什么位于所主张的群界、究竟偏置哪些块，以及将该接入方式用于D1后如何保留Q/R的控制作用。

本轮可优先纳入的证据分工是：KR20110054361A用于内部接入连续共源的结构衔接，KR20110042526A用于三维真实块间位置，KR20090112553A用于跨真实块共享源区，KR20100089014A仅作双源侧器件及工艺理由的补强。 在“同一实施方式、同一X、真实块群、完整Q/R”全部关系闭合以前，不宜把这些局部M级证据合并表述为单篇完整公开。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B授权权利要求16：追加检索报告

一、结论

本次最有价值的结果，分为两类：

**A类“非任意的真实块群边界”：JP2010027097A的证据比单纯按图划群更明确。**其图7及[0110]把BK1／BK2、BK3／BK4之间确定为位线接触边界，把BK2／BK3之间确定为源线接触边界。因此，可以依据源／漏接触交替关系识别“两个真实块—源接触—两个真实块”，而非把字符串或位线束改称为块。不过，该公报没有同样清楚地展开该源接触件的衬底着地点，不能将这一结果扩大为O1—O4全部明确。专利图像

**B类“适用于D1的连接理由”：新增独立技术源JP2007180389A明确披露整个存储阵列区域共用的源扩散层；JP2010062369A则补足源接触着地点及避免穿透源扩散层进入衬底的工艺理由。**后者是用户指定US20100052017A1的日文同族，不计为另一独立技术源。专利图像

另一个需要纠正的判断是：**JP2005354003A的“メモリセルブロック領域62”不能一概排除为假块。**原文给出了块内并列NAND单元和不同物理字线页的分配，属于真实存储块区域；但其倍／三倍节距方案依靠跨块串联单元，不等同于D1各串通过源侧选择器连接同一板状源的结构。专利图像

**本次未确认一份截止日前公开的日文公报，在同一实施方式中同时明确满足N、P、Q/R及严格“两侧各至少两个真实块”的O1—O4。**以下保留可独立使用的部分证据，并明确它们减少了哪一步推论，而不将数份公报拼称为单篇披露。

二、采用版本、公开日期及原公报

以下日期均对应表中实际采用的日文A公开版本，不是优先日、申请日或后续授权日。链接指向本次打开核对的原公报PDF。下文“PDF页”从首页起按1计数。

公报及原文链接 该版实际公开日 语言 本次定位
JP2009266945A（D2） 2009-11-12 日文 已知资料复核；内部源接触、普通块间接触省略选项。专利图像
JP2010027097A 2010-02-04 日文 指定线索复核；最清楚的普通块“2—X—2”边界证据。专利图像
JP2005354003A 2005-12-22 日文 指定线索复核；真实块、倍／三倍节距及串联拓扑限制。专利图像
JP2006332424A 2006-12-07 日文 指定线索复核；源／漏交替边界及源、阱接触分离。专利图像
JP2010027165A 2010-02-04 日文 指定线索复核；真实擦除块及交替共享接触。专利图像
JP2007180389A 2007-07-12 日文 新增独立技术源；三维柱阵列全域共用源扩散层。专利图像
JP2010062369A 2010-03-18 日文 指定US20100052017A1的日文同族；着地点、源电阻及加工隔离。专利图像
JP2011054267A 2011-03-17 日文 新增独立技术源；源侧两个选择器的补充材料，但存在文字及物理对应问题。专利图像
JP2006313925A 2006-11-16 日文 排除性复核；特定省略接触方案中的边缘块不能正常存储数据。专利图像

**JP2005142493A不列入上述原公报主证据。**本次打开了日文全文网页，目录记载A版公开日为2005-06-02，但未成功取得并核验该A版原公报PDF；以下仅将其保留为追踪线索，不把这一缺口隐去。谷歌专利

三、A类证据：真实块群与同一源接触件

1. JP2010027097A：以交替接触边界确定“2—X—2”

定位：[0020]、[0036]、[0110]—[0111]；图7，PDF第15页；图11—12，第16页。

日文短引：

「ソース線は、共有化が可能である」

中文：“源线可以共用。”

[0020]明确每个BK包含多个单元，每个单元具有NAND串及两端选择晶体管。图7显示四个真实BK；[0110]进一步指明两侧BK1／BK2、BK3／BK4间为位线接触区，中间BK2／BK3间为源线接触区。这里的群可记为：

{BK1，BK2}—X—{BK3，BK4}

其中X是中间源线接触部的导电接触件，原文未给其独立数字符号；图中“S”是源侧区域标识，不能把整个S区域不加区别地当作X。群的依据是两侧漏接触共享关系，不是图9用于地址分配的“Group A／B”。专利图像

**供电对应：**源线→中间源接触X→BK2、BK3的源侧端→各串；不能据此说X直接供电给四个BK。衬底内具体着地点及独立源偏置电路未充分展开。

**评价：O1=M，O2=S，O3=M，O4=S。**严格两侧各两块的空间关系成立；N、P、Q/R的柱体要求未补足。

**最不利之处：**该发明主要解决字线地址与驱动器布线、面积问题，不是以源电阻或接触稀疏化为主题。它能够替代K1中依赖虚设串环境的“如何分群”论据，却不能单独提供将该布局移植到D1板状源的完整动机。

2. JP2005354003A：62是真实块，但“3倍节距”与“每3块一个源接触”不是同一句话

定位：[0037]—[0048]、[0083]—[0088]；图9；图26，PDF第37页。

日文短引：

「ワード線ＷＬ方向に３倍ピッチ」

中文：“沿字线WL方向，以三倍节距配置。”

真实块身份的依据不只是名称：块区域62内有沿WL方向并列的多个NAND单元；[0087]把页0—31、32—63、64—95分别分配给不同62中的物理字线。[0088]又明确，以源接触65为中心，三个串联单元的结构沿BL方向折返。图26及该文字可支持同一CS65两侧各含多个真实62的布局，不应因“block region”这一用语而排除。专利图像

同一X及路径：

源线63→X＝源线接触CS65→衬底活性区60中的源端→跨两个／三个62的串联NAND单元。

CB64是位线接触，不是X；63是与X连接的源线，也不与X混为一体。

**评价：O1=M，O2=M，O3=M〔几何及折返关系〕，O4=S。**关键限制在O4：较远单元的通路穿过其他存储单元，并非每个块内的串都像D1那样直接经源侧选择器接到板状共源。

**最不利之处：**文献讨论了跨单元串联所引起的升压及读扰问题。因此，它提供了接触配置余量／集成度的真实设计理由，却不是“删掉普通块间源接触而保持原电路完全不变”的例子。不同单元交界处的SG2、SG1也不能直接改称同一柱串的Q、R。专利图像

3. 另外两份普通NAND材料：可加强接触身份，但严格群图示较弱

公报、定位及日文短引 真实块、X和供电路径 评价及不利点
JP2006332424A，权利要求1，图1—4，PDF第10页。短引：「ＮＡＮＤセルユニットの集合により定義されるブロック」。译：“由NAND单元集合定义的块。” X可取埋入源导体CELSRC 26，经CT2开口接到n+源区23s，再经源选择器到存储单元。**CT2是开口，不是导电X。**阱接触CT5／CPWEL 35另设。 O1/O2/O4=M；O3=S。图示主要为三个块，严格“两侧各至少两块”仍需延伸重复结构。CT3／CT4是栅极分流接触，不能拿来补源接触。专利图像
JP2010027165A，[0020]—[0028]，图3—4，PDF第17页。短引：「ブロックは消去単位である。」译：“块是擦除单位。” SC由BLOCK2／3共享，BC由BLOCK1／2共享。路径：SL→SC→衬底源区→S1→存储单元→S2→BC→位线系统。此文S1是源侧、S2是漏侧。 O1/O2/O4=M；O3=S。真实块身份明确，但所核图仅直接显示三个块，不能把图外第二块当作已明确图示；仍为平面结构。专利图像

四、B类证据：源层连续性、接触着地点与Q/R

1. JP2007180389A：最有用的新发现是“阵列全域源层”，不是群边界接触

定位：[0019]、[0021]—[0022]、[0030]、[0033]—[0035]；图1—4，PDF第19页。

日文短引：

「メモリセルアレイ領域全面に形成されていて」

中文：“形成于整个存储单元阵列区域。”

该句所指的n+扩散层11用作共源CELSRC。文献同时给出半导体柱4、相关电荷蓄积层、上下选择器及由多个NAND单元构成的实际擦除块。路径为：

CELSRC／扩散层11→柱下端n+区41→下部SGS→存储单元→SGD→上端42→BL。专利图像

**可减少的推论：**证明三维柱阵列可以使实际多个块共用连续底部源扩散层，不必从D1单个BLKj的局部图猜测这种架构是否存在。

没有减少的推论：它不能证明D1自身的315已经跨全部块连续，也未指明位于“群—群”之间的源接触X。若把11本身作为候选X，O1/O2/O4可评M，O3仍为U；不能任意截取11的一小段来补O3。

**最不利之处：**其柱体掺杂与D1不完全相同，并采用主动提高共源电压的擦除操作。不能将其整个擦除方式直接移植给D1的浮游源方案。专利图像

2. JP2010062369A：源接触与衬底／阱之间不能接错

定位：[0026]—[0032]、[0040]—[0041]；图5—8，PDF第13页。

日文短引：

「ｐ型半導体基板１１まで直接到達してしまうのを防ぐ」

中文：“防止直接到达p型半导体衬底11。”

同一X＝埋入导线32；源扩散区为n+区18-2，源线为34A／34B／34C：

源线34A、34B→34C→X32→18-2→源侧ST2→存储单元→漏侧ST1→位线。

33是漏接触，36是绝缘材料，均不能替代X。原文把上部源配线结构与源电阻联系起来，并说明防止32越过源扩散层进入p型衬底有助于抑制漏电。专利图像

评价：O1/O2/O4=M，O3=S；N/P/Q/R的柱体要求未确认。

**对D1的用途：**这是“接触应落在源侧导电区，而不是把源层和阱短接”的具体工艺旁证。其缺点是平面结构，且没有证明D1式板状源的跨群连续性。所述降低源电阻的理由，来自配线结构，不是减少源接触数量本身。

3. JP2011054267A：两个源侧选择器可保留，但不能忽略原文问题

定位：[0013]、[0016]、[0047]—[0052]；图1，PDF第15页；图6—9，第16页。

图1明确给出：

存储单元—TG2—TG1—CSL

因此电路位置上可对应Q＝TG2、R＝TG1；两个源选择器也允许共用控制连接。该内容不要求独立栅驱动。专利图像

但[0016]有一句：

「メモリセルと並列して接続する」

中文直译：“与存储单元并联连接。”

这与图1的串联连接不一致，不能把原文悄悄改写为“串联”。此外，相关工艺图虽显示两层源选择栅162，但对每个选择器与同一实体半导体柱的对应仍需结构解释。因此，**电路次序明确；按本题完整柱体要求，P/Q/R暂评S，而不评全M。**170／171是栅连接接触，不是共源X。专利图像

该文是有用备用材料，但D1自身已有两级源侧选择的明示选项，不能为了增加公报数量而把它列作不可缺少的第三源。

五、D1、D2、K1的重新核对

D1：板状源315与两级源侧选择器的实施方式具有连续性，但跨块连续性仍未解决

本次采用的原文为CN102148059A原公报，中文，2011-08-10公开。其日文同族JP2011165308A的公开日为2011-08-25，超出期限，不能以该日文版补足期限内日文证据。专利图像

在CN说明书[0118]及其后续段落中，BLKj是多个块之一，315为柱下的板状共源；[0128]—[0129]在该实施方式的延续中允许每串两个以上接地选择线，或一个接地选择线配邻近虚设字线。**可以选用前一个明确分支来建立Q/R，不必另借不相关实施方式。**不过，这属于E，不能写成基础图已固定画出两个源侧器件。专利图像

最重要的保留是：**“BLKj属于多个块”不等于“315跨所有块连续”。**板状315与其他实施方式的条状源311—314也不能混用。[0119]—[0120]的浮游及衬底／源区结关系，是后续接触设计须保持相容的背景，不是权利要求16新增限定。专利图像

D2：普通块间省略是E，不是只限虚设块；但具体严格群仍需选择

定位：[0109]—[0112]、[0145]—[0152]；图19—26，PDF第23—24页。

日文短引：

「必ずしも定期的に設ける必要はない。」

中文：“不一定需要周期性地设置。”

[0151]—[0152]还允许在BK0至BK〈n〉之间的部分区域不设置接触塞X，所指不只是假块边界。供电路径是：

驱动／源线STL→X→扩散层24→SGS→存储单元→SGD→BL。

X、扩散层24以及可选连接件CNN是不同部件。专利图像

D2减少了“普通块间接触绝不能省略”的疑问，但没有把一个具体的两侧各两块群界方案固定展示出来。其内部接触理由支持缩短源供电路径、稳定电位；[0113]附近共享SGD所产生的驱动面积效果，不能转称为源接触间疏本身的效果。专利图像

K1：真实块对仍成立，虚设串环境也仍然存在

内容核对采用US20070285985A1原公报，英文，2007-12-13公开。KR100729365B1页面记载2007-06-15公告，但本次未取得该韩文B1原PDF，因此不把韩文原页核验说成已经完成。专利图像

图9在中间源接触102两侧分别显示两个真实MB位置；接触101的配对关系使群边界并非任意。源侧配线103与102相接，阱偏置接触140／141另设。102直接关联中间相邻块的源端，并非因此就直接供电给图中四块。专利图像

K1的最不利条件仍是平面NAND虚设串／虚设位线段的安排。图中的真实MB可以计数，但不能把虚设串本身计成块，也不能将“每256位线”之类的单位替换为“每256块”。

六、要素评价总表

M＝明确，包括清楚图示；S＝结构对应需解释；E＝明确选择项，但尚须选择；U＝未确认。

这里的N、P、Q、R均按题设的完整柱体要求评价。平面文献中有普通源／漏选择晶体管，不因此自动获得柱体P或Q的M。“两侧各至少两块”用于下表O3的严格检查，不作为唯一权利要求解释。

技术源／采用的X N O1 O2 O3严格检查 O4 P Q R
D1／板状315作为候选X M M M U M M E E
D2／接触塞X M M M E¹ M M M U
K1／102 U M M M M U U U
JP2010027097A／中间源接触件 U M S M S U U U
JP2005354003A／CS65 U M M M² S U U U
JP2006332424A／CELSRC 26 U M M S M U U U
JP2010027165A／SC U M M S M U U U
JP2007180389A／源扩散层11作为候选X M M M U M M M U
JP2010062369A／32 U M M S M U U U
JP2011054267A／未识别共源X U U U U U S³ S³ S³

¹ D2明确允许非周期及部分普通块间省略；选定严格群方案仍是选择过程，不是现成M图示。
² JP2005354003A的群几何及真实块身份明确，但其跨块串联方式导致O4不能同样评M。
³ 双源选择器的电路位置明确；实体柱对应及原文“并联”表述使完整映射保留S。

这些评级是根据前述原文作出的技术评价；没有任何一行因多个M就被视为满足权利要求16全部要素。

七、对组合论证究竟减少了什么

1. 可以减少的推论与不能减少的技术源

方案 可以减少的推论 仍然存在的问题／技术源数
D1＋D2 D1自身可选两级源侧器件；D2明确内部X及普通块间省略选项 仍需说明选择哪种群界方案，以及315如何跨相应块连通；仍为2源，但不能把E、U写成M
D1＋D2＋JP2010027097A，替换K1 用普通真实块的源／漏交替边界解释分群，减少依赖虚设串安排的推论 仍为3源，不是2源；平面边界为何适合D1仍需说明
D1＋D2＋K1，再用JP2007180389A补连续源层 减少“多真实块的三维柱阵列能否共用连续底源层”的架构推论 若该内容是论证必要环节，就是第4源；不能把它只称旁证而隐去依赖
D1＋JP2005354003A 可获得真实多块和明确接触配置理由 尚不能据此可靠压缩为2源方案；其串联单元供电拓扑不是D1的并联共源拓扑
加入JP2011054267A 增加日文双源选择器材料 D1已有E选项，因此通常不减少源数，反而增加文字矛盾和物理对应解释

上述比较以各文献实际公开内容为基础，而非以相互引用关系充当组合动机。专利图像

2. 对D1可提出的连接方案——属于组合推论，不是已找到的单篇披露

较合理的拟议路径应保持为：

源偏置电路→群界X→连续或明确互连的315→R→Q→存储单元→P→数据线。

其中，X应落在R的共源侧。把X接到R上方的柱沟道，会绕过R，甚至同时绕过Q；把X落到源层以下的阱而造成不适当短接，也不是同一方案。D2提供内部接触及扩散层中介路径，JP2010062369A提供源区着地点的工艺理由，JP2007180389A提供连续底源层的架构例子；但这三项不能倒过来证明D1原来已全部具备。专利图像

还必须区分两个设计变更：

由外围接触改为内部接触，可以缩短某些源供电路径；由密接触改为疏接触，可能节省接触占地，却也可能增加横向源电阻及电位不均。后者不能直接套用前者的收益，更不能断言电阻与面积必然同时下降。

此外，平面NAND中自然出现的源／漏交替边界，在D1的柱状阵列中未必具有相同物理成因。这是采用JP2010027097A后仍然存在的关键迁移推论，而不是由“两个真实块”这一事实自动消失的问题。

D1的擦除浮游则用于检查兼容性：增加导电X本身不必然禁止浮游，但所接驱动端能否进入合适高阻状态，需要电路依据；不能仅凭接触图认定已经满足，也不需要额外要求重现D1所有波形。专利图像

八、指定系列追踪、误判排除与未完成项

1. 三项易误判内容的核实结果

US20090003025A1的“every two blocks”修饰漏接触490。
采用的英文A1原公报实际公开日为2009-01-01。[0083]、图10中，“one per every two blocks”（每两个块一个）对应490，随后说明其连接漏区414与位线金属。源接触另标495，不能把490的节距说明移给495。图中源接触仍可作为局部证据保留，但不足以靠该句证明源接触的严格群节距。专利图像

JP2006313925A的省略接触版本针对不能正常存储数据的边缘块。
[0068]—[0069]、[0083]区分边缘2-0／2-N与普通内部块。短引：

「通常のデータ記憶・読み出し動作ができない」

中文：“不能进行通常的数据存储、读取操作。”

因此，该省略方案不能作为普通数据块间接触间疏的证据。也不应反过来说所有边缘块实施方式都是虚设：保留接触并采用正常字线结构时，还讨论了冗余用途。专利图像

JP2005142493A的数量单位不能换成块。
所打开日文网页中的530涉及位线／串方向数量和一个NAND块的组织，不是“每530块设置源接触”。源线SL0／SL2及源、阱分流路径仍有追踪价值，但原PDF未核验，故不提升为主证据。谷歌专利

2. 引用与申请系列记录

下表记录的是检索路线。仅找到某个引用项或后续授权，不等于已经采用其技术内容，也不以其日期替代原A版日期。

起点 实际追踪结果及处理
JP2010027165A 核对到日本申请JP2008189071及原A版；本次未从其引用追踪中形成另一份可加入主表的合格原公报证据。谷歌专利
JP2005354003A／KR20060048355A 沿JP2004175876及同族记录核对；US20060018181A1、后续US20090016108A1等不另计独立技术源。技术判断以已打开的日文原A版为准。谷歌专利
JP2006332424A／US20060268612A1 同族去重；追到JP2001308206A的栅极分流／加工线索。其栅极分流接触不能作为源共线接触X，未新增主证据。谷歌专利
JP2010027097A／US20100014350A1 经后续授权页回到两国原A版。对应US原A1于2010-01-21公开，英文；不是另一技术源。日文[0007]所列JP2002141477A、JP2005039016A等作为引用入口，未因列名而采用。专利图像
JP2005142493A 追到JP2003379988、JP4455017B2及美国延续系列；不能用后续授权、A5更正或其他语言版本替代未核验的A版原公报。谷歌专利
US20100052017A1 追到日文JP2010062369A及美国后续系列；主证据采用2010-03-18的日文A版。引用入口包括JP2005038884A，未在本报告中将其另列已确认技术源。谷歌专利
US20090003025A1 从后续US8368137B2返回原A1；引用表中的JP2004119457A、JP2005347413A等仅记录为后续线索，未逐件完成原图核验，不作本次新增证据。谷歌专利
已知桥接材料 CN101859778A、CN101794789A、CN101651144A、US20110002178A1均维持“已知”身份。其中CN101651144系列的引用路线通向JP4822841B2，再回溯到期限内的JP2007180389A。采用的是该早期A版，不是晚授权版。谷歌专利

JP2011054267A也核对了申请系列：其相关韩国基础申请与CN101794789A系列不同，故本报告将它作为独立技术源，而不是将已知中文桥接文献的另一语言版冒充新发现。谷歌专利

九、检索式、分类与剩余缺口

实际检索将三组问题分开，代表性检索式如下；这些是执行过的检索式，不是事后拟制的建议清单。

目的 执行过的检索式
块群／块对与源接触 "ブロック群" "ソースコンタクト" 特許；"ブロック対" "ソース" 特許；"ソースシャント" "ブロック"
普通块间接触省略与节距 "所定数" "ブロック" "ソース線コンタクト"；"ソース線コンタクト" "省略"；"ソース線" "コンタクト" "間引き"；"ソース" "非周期的" 特許；"ソース線コンタクト" "倍ピッチ"
连续底源及阱／浮游 "ベタ状" "ソース" "ブロック"；"ソース拡散層" "ベタ"；"板状" "共通ソース" "ウェル" "浮遊"
原文及系列回溯 公开号精确检索；"2010-027097" 半導体；"ブロック領域" "３倍" "ソース"；source contact block pairs NAND patent Toshiba

分类入口使用了D2原公报所列H01L21/8247、H01L27/115、H01L29/788、H01L29/792及相应FI，并执行了如"H01L27/115" "ソース" "ブロック"的组合检索。分类和关键词搜索没有另外产生足以列入主表的理想单篇公报；较有效的增量来自原公报内文核验与真实引用／申请系列回溯。专利图像

剩余最关键的证据缺口，是以下三件事在同一截止日前日文实施方式中的闭合：

  1. 与D1的315具有可比功能的连续或明确互连底部源层；
  2. 有客观块对／接触配置依据的群界，以及位于该界的同一导电X；
  3. X落在R的共源侧，且其供电通路不绕过Q/R。

本次已经分别取得了较强的群界、连续源层及接触着地点证据，但尚未把三者在单一日文技术源中同时确认。当前最稳妥的改进，是用JP2010027097A降低任意划群及虚设串迁移的推论，用JP2007180389A补连续底源架构依据，并保留D2的普通块间省略为E，而不是宣称已经获得一份完整覆盖权利要求16的日文公报。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B权利要求16：针对剩余缺口的续检结果

**本轮的实质进展在B方向：找到JP2009238871A，在同一实施方式中明确连接“跨多个叠层体的连续底部源层—内部导电柱—源偏压供给”，并说明内部供电与源电阻、充放电速度及面积之间的关系。**但它的内部导电柱不能直接认定为真实块群之间的接触；其后续实施方式还包含一个必须保留的不利变化：明确按块擦除时，底部源层被分割。专利图像

另外，JP2006049728A补充了非任意的源／漏交替接触边界及其工艺理由；JP2009231621A保留为间接源连接的部分证据。这两篇仍未把严格“两侧各至少两个真实块”的O3与柱状存储结构同时闭合。以下不重复上一轮已有公报的完整分析。

一、本轮采用的日文原公报

表中日期均为实际打开的A版公开日；页码按PDF首页为第1页。

公报、名称及原公报链接 该版公开日／语言 本轮核查位置与用途
JP2009238871A《不揮発性半導体記憶装置》 2009-10-15／日文 第4—9页；图1—9，第12—14页。新增的主要B类证据。首页公开日已核。专利图像
JP2006049728A《半導体記憶装置及びその製造方法》 2006-02-16／日文 [0024]—[0030]；图1—4，第27页；图34，第35页。交替接触边界、源接触着地点与工艺理由。首页公开日已核。专利图像
JP2009231621A《不揮発性半導体メモリ》 2009-10-08／日文 [0021]—[0038]；图2—4，第15页。间接源连接的部分证据，并排除“狭缝＝普通块间接触省略”的误读。专利图像

三篇均不是上一轮所列公报的另一语言版。对第一篇追踪到的美国同族US20090242968A1，仅作系列识别；下述技术引用采用日文A版，不另计美国版为独立技术源。谷歌专利

二、JP2009238871A：把连续源层、内部X和供电理由放进同一实施方式

1. 已确认的同一X与供电路径

**X＝导电体柱16；存储串柱＝半导体柱17；底部源层＝CS；上方分流配线＝SL。**四者不能混用。

[0013]的日文短引：

「複数の積層体１４の直下域をつなぐように」

中文：“连接多个叠层体14的正下方区域。”

该句描述未分断的板状CS。[0016]—[0019]又明确16的下端接CS、上端接SL；因此这里不是仅凭单个叠层体的图，推测源层向图外连续。专利图像

第二实施方式[0039]明确保留第一实施方式的其他结构，并增加上部配线M。其路径可记录为：

CSL → 通孔32 → M → 通孔33 → SL → X＝16 → CS → 柱17的LSG控制区域 → 存储单元 → USG控制区域 → BL。

CSL经外围接触21到CS的路径另行存在。图3、4、7显示，16接在下部选择器LSG的源侧，不是接到存储柱中部。实际供电对象是连续CS所连接的多个叠层体14内的存储串；尚不能把这个对象直接改写成已确认的“两侧真实块群”。专利图像

2. 对D1有用的作用关系

[0035]—[0037]明确比较外围供电与增加中央供电：通过16使CS更快到达所需电位，并使较大的阵列不必为此拆成多个小阵列、重复配置外围电路。这支持增加内部源供电位置的理由，不支持“减少接触数量必然同时降低电阻和面积”。专利图像

3. 最不利记载：不能跨实施方式拼出真实块群

这里有三个限制必须一起保留：

原文位置 对本案的限制
第一实施方式[0013]、图2 单个14内的WL和LSG没有被16分成左右两个独立存储组织。不能把16两侧的柱17或位线列直接计为不同真实块。专利图像
第三实施方式[0042]—[0043]、图8 明确说明一个14中的一定数量存储单元构成一个块、可按块擦除时，CS和SL已经按14分断。不能把这里的明确块定义与第一实施方式的连续CS不加说明地合并成M。专利图像
第四实施方式[0044]、图9 同样标为16的导电柱改接LSG，且不接CS。这个16是栅极分流连接，不能继续用作O4的共源偏压接触。专利图像

这不是要求真实块必须具有独立源电位，而是区分各实施方式实际公开了什么。第一实施方式中的14能否按其字线、选择线及存储串组织对应真实块，可以提出结构解释，但不能省略解释。

**本篇减少了B中的结构拼接推论；没有解决A中的真实块群边界。**它还只有一个下部LSG，不能作为同一串上Q/R两个源侧器件的新增明确证据。

三、JP2006049728A：非任意接触边界及加工理由，但真实块对应仍为S

定位：[0024]—[0030]，图1—4及图34。[0025]明确把图34联系到第一实施方式，因而可以与该实施方式的截面、电路图一起阅读。

日文短引：

「周期的に折り返されるパターン」

中文：“周期性折返的图形。”

[0026]以漏接触中心线ML1、源接触中心线ML2定义重复布局。字线组WLG的一对内部是漏接触CB11，向相邻字线组对的边界则为源接触CS12。因此，配对依据来自源／漏接触及选择线的交替关系，不是研究者任意画出的分组线。专利图像

同一X及路径：

SL → X＝CS12 → 衬底／阱26中的源扩散区 → SG2 → M15…M0 → SG1 → CB11 → BL。

图2和图4分别补足着地点与电路连接。这里SG1在漏侧、SG2在源侧，不能将两者改称同一串源侧的Q/R。一个CS12直接服务相邻源端；不能因其位于字线组对之间，就说它直接供电给四个完整块。专利图像

工艺理由有明确区别：[0029]—[0030]使漏接触区宽度L1大于源接触区宽度L2。漏接触必须避免填充空洞造成相互短路；源接触共享SL，其相互短接的后果不同。因此可以压缩源接触区域宽度。这是接触区宽度及加工隔离的设计，不是普通块间源接触间疏。专利图像

**严格O3仍评S。**每个WLG对应多个完整NAND单元24，具有真实存储组织的结构基础；但所核内容未把“每个WLG对应一个真实块”的操作单位明确闭合。不能只因名字不是“block”就排除它，也不能直接把WLG改名为实际块。此外，该结构仍是平面NAND。

四、JP2009231621A：保留间接连接证据，排除狭缝误读

定位：[0030]，图4(a)。

日文短引：

「所定のシャント領域」

中文：“规定的分流连接区域。”

本篇可以选取X＝通孔接触V1S，明确区分其下方中间部件：

SL → V2S → M1 → X＝V1S → M0 → CS接触 → 源扩散层7S → SGS → 存储单元。

因此，V1S经M0、CS接触和7S与衬底源区耦合，是可识别的间接连接，而不是把整段配线笼统命名为同一个X。实际给电对象是相连源端的NAND单元；文献未在此确定每个V1S对应多少真实块。专利图像

本篇不能用于补接触省略：[0035]—[0038]及图2中的狭缝50位于阵列邻接区域105的金属配线M2，作用涉及金属覆盖率与氢扩散，不是删除通常数据块之间的源接触。图3也不足以确认严格的两侧多块群。专利图像

五、要素评价

**M＝明确，包括清楚图示；S＝需要结构解释；E＝明确选择项但需选择；U＝未确认。**O3按“两侧各至少两个真实块”的严格条件检查，不把该条件作为唯一权利要求解释。

本轮资料及采用的X N O1 O2 O3 O4 P Q R
JP2009238871A，第一／第二实施方式的16 S M M U M M M¹ U
JP2006049728A，第一实施方式的CS12 U M M S M U U U
JP2009231621A，第一实施方式的V1S U M M² U M U U U

¹ 只确认一个源侧LSG对应的器件，不表示Q/R双器件组合已经满足。
² 经M0、CS接触、7S的间接耦合。两篇平面资料中的普通选择器，不因此获得柱体P/Q/R的M。

第一篇的N评S，原因是连续源实施方式中“14＝实际块”的完整对应仍需解释；不是柱体17、存储单元或电荷蓄积层未公开。以上评级依据原文及核对过的图示。专利图像

六、对D1＋D2、D1＋D2＋K1的实际影响

1. 可以减少的推论

**JP2009238871A使“连续底部源层、内部导电接触、明确源偏压供给可以共存”成为同一日文实施方式中的技术事实。**针对这个局部命题，不再必须把上一轮JP2007180389A的连续源层与另一篇的内部接触拼接起来。

对D1拟议的连接关系应保持为：

源偏压电路 → 群界X → 315或其明确互连部分 → R → Q → 存储单元 → P → 数据线。

新增证据支持把X接在底部源层，而不是接到选择栅，或接到Q/R之间的柱段。但把新增文献的结构用于D1，仍是组合推论；不能据此倒推D1原公报的315已经跨实际多个块连续。D1的两级源侧器件仍应沿其自身明确选项处理。专利图像

2. 没有减少的推论或技术源

基础组合 本轮能改善什么 仍不能省略什么
D1＋D2 用新增文献加强连续源面与内部源供电的结构相容性及技术理由 不能把D2的非周期／部分省略E提升为具体严格群界M；新增文献自身没有群界X
D1＋D2＋K1 加强B的连接及内部供电理由，减少仅依赖一般设计常识的解释 若论证实质依赖新增文献，就是第四技术源；不能称为“不增加技术源”
试图用新增文献替换D2 可以保留较强的内部源供电依据 会失去D2关于普通块间接触非周期配置、部分省略的明确选项，不能视为等价替换

D2的相关选项与内部接触路径仍应依据其原文，不能由本轮资料替代。专利图像

**本轮尚未证明完整论证所需的独立技术源数量下降。**减少的是B中某些结构拼接步骤，不是O3所需的块群证据。

源／阱关系及擦除浮游也没有因此自动闭合：新增文献展示源区接入，不等于已经证明移植后保持D1的源／阱隔离及高阻控制。此处继续保留U作为相容性待核事项，而不增加权利要求限定或要求复现D1全部波形。

七、已知资料核验的补全：K1韩文原公报

上一轮未取得的**KR100729365B1原公报**，本轮已经打开，并查看首页、图8、图9。

首页区分得很清楚：

**公告日为2007-06-15；登记日为2007-06-11。**采用前者确认该B1版的公众可得时间。专利图像

图8、图9及第8页正文可联系确认实际MB、源接触102及其与配线103的连接；同时，虚设位线／虚设串仍是该实施方式的重要环境。该核验消除了“韩文原版尚未打开”的材料缺口，没有消除平面虚设串布局迁移到D1的技术推论。K1保持已知外国资料身份，不计新增独立技术源。专利图像

八、检索路线、排除记录与剩余问题

实际使用的检索式

检索方向 本轮执行的代表性检索式
块群／块对与源接触 "ソースコンタクト" "ブロック群"；"ソース" "ブロック対" 半導体；"source shunt" "blocks" NAND
接触省略、间疏 "ソース線コンタクト" "ブロック" "省略"；"ソース線コンタクト" "間引き"；"ブロックごと" "コンタクトプラグ"
连续源及块间关系 "ソース拡散層"；"共通ソース" "ブロック間" "2010"；"common source plate"
分类交叉 "H01L27/115" "ソース線コンタクト"

分类依据包括原公报首页实际列出的H01L27/115，以及FI H01L27/10 434、H01L29/78 371；没有将Google Patents后来显示的重新分类，冒充当年公报所列分类。专利图像

本轮有效的系列追踪包括：从上一轮JP2007180389A相关引用记录进入JP2009238871A；再核对后者明确引用的JP2007266143A。该较早日文原公报也已打开，但本轮未从其所核内容中确定满足严格群界要求的源接触X，故未把它增加到主结果表。引用关系仅用于寻找资料，组合理由仍取自结构和作用说明。谷歌专利

另外两个未提升为证据的结果需要记录：

  • JP2009238874A的网页初筛显示其重点是平行于衬底方向的半导体梁结构；本轮没有将网页初筛升级为原公报确认，也没有拿它增加柱体N的证据数量。谷歌专利
  • JP2005142493A的A版原PDF在本轮仍未成功取得并核验，继续保留上一轮的核验缺口，不以其后续授权版或网页全文替代后宣称A版已经核实。

当前缺口已进一步缩小，但未闭合

现在需要继续证明的，不再只是“有没有内部源接触”，而是：

在实际多个存储块的控制、选择或擦除组织已能识别的同一实施方式中，某一源接触X确实位于客观形成的两个块群之间；X所接的底部源区域又能够跨相应块连续或明确互连，并保持在Q/R的共源侧。

本轮取得了更直接的连续底源＋内部供电＋作用理由证据，也确认了不能跨实施方式拼接的限制；但尚未找到可把严格群界O3与上述B结构一起提升为M的新增日文公报。因此，JP2009238871A应作为主要B补强，JP2006049728A保留为接触边界和工艺理由的辅助材料，JP2009231621A仅保留为间接连接及误判排除材料。

 


权利要求17

根据权利要求16所述的设备，其中： 所述衬底包括p型衬底；且 所述导电部件耦合到所述p型衬底中的n+型扩散区域。

技术特征:
S 其中： 所述衬底包括p型衬底 (0)
T 所述导电部件耦合到所述p型衬底中的n+型扩散区域。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B

权利要求17无效检索报告

单项记载特征的现有技术分析

仅就本项增加的P型衬底与n+扩散区导电连接限定，CN102097469A提供强单篇证据，初检达到停止阈值。

项目

本次结果

项目

本次范围

权利要求

17

公开日界限

早于2011年8月15日

评估概率

90%

判断区间

83%至95%

检索轮次

初检1轮 补检0轮

检索语言

中文 英文 日文 韩文

 

概率仅针对本项文字记载特征，不带入引用权利要求的其他限定。它是基于已核实证据的主观判断区间，不是统计胜诉率，也不代表完整从属权利要求被宣告无效的概率。

检索日期为2026年9月17日。符合日期条件的文件逐一核实公开日，不以优先权日或申请日替代公开日。

检索分析

口径与结论

本轮只评价权利要求17自身增加的限定，不并入权利要求16及其上游内容。原文见用户提供的授权PDF第3页：

“17. 根据权利要求16所述的设备，其中：所述衬底包括p型衬底；且所述导电部件耦合到所述p型衬底中的n+型扩散区域。”

拆分为F17-1：衬底包括p型衬底；F17-2：该p型衬底中存在n+型扩散区域；F17-3：导电部件与该n+扩散区域耦合。导电部件采用金属源电极、源接触线或接触布线进行对应，不将半导体通道柱替换成源接触部件。

结论：以CN102097469A为首选单篇、CN1160935A及US20090251967A1为独立加强证据，在上述增量口径下，主观成功可能性评估为90%，合理区间83%—95%。已达到本轮80%的停止阈值，无须触发补充检索。该数值是证据质量、公开充分性和术语解释风险的主观综合评价，不是经过样本统计得到的实际无效胜诉率，也不代表包含全部引用特征的完整权利要求17已有90%无效把握。

实际检索方式与四语查询

实际采用公开网络检索执行以下原始检索式，限定结果域为patents.google.com；随后打开Google Patents公开号页阅读全文、读取公开日与具体段落。网络索引的before仅作为检索线索，最终每一证据均另行审核Google Patents页面的Publication date，纳入标准为2011-08-15之前，最晚2011-08-14。没有以优先权日替代公开日。

中文

Q02

site:patents.google.com/patent 衬底 n+ 扩散区 导电 柱 源极

Q06

site:patents.google.com/patent "p型衬底" "n+" "接触" before:2011-08-15

Q12

site:patents.google.com/patent "p型衬底" "扩散区" "导电" 存储器

Q06命中CN1068458C，沿其他版本追溯并核实CN1160935A；Q12命中CN102097469A。初始宽查询也命中CN102110716A，但其N+衬底/功率器件结构不适合本项的P型衬底限定。

英文

Q01

site:patents.google.com/patent "p-type substrate" "n+ diffusion" "source" "pillar" NAND

Q05

site:patents.google.com/patent "p-type substrate" "n+" "source contact" before:2011-08-15

Q09

site:patents.google.com/patent "p-type substrate" "n+ diffusion" contact NAND before:2011

Q13

site:patents.google.com/patent/ "common source" "n+" "p-type" "2010" vertical

Q09命中US7994565B2，沿其他版本核实2009-10-08公开的US20090251967A1；Q01命中US20060160305A1以及晚公开的US20140151774A1。后者只用作引文线索，追踪到US20100258947A1，不把2014年披露当作2011年前现有技术。

韩文

Q03

site:patents.google.com/patent "p형 기판" "n+" "소스" 수직

Q07

site:patents.google.com/patent "p형" "n+" "공통 소스" before:2011-08-15

Q10

site:patents.google.com/patent "p형 기판" "확산 영역" "접촉" 메모리

Q14

site:patents.google.com/patent/ "공통 소스" "확산" "기판" "2010"

Q14执行两次进行结果复核，命中KR101020846B1，沿其他版本读取KR20090031416A；还出现KR20080104648A、KR20080009445A等旁证线索，未把未逐段核实的线索列为定案证据。

日文

Q04

site:patents.google.com/patent "p型基板" "n＋" "ソース" "導電"

Q08

site:patents.google.com/patent "p型基板" "拡散領域" "導電" before:2011-08-15

Q11

site:patents.google.com/patent "p型基板" "n+" "ソース線" 2010

Q15

site:patents.google.com/patent/ "ｎ＋" "ｐ型基板" "ソース線"

Q15命中JP2009239028A，读取日文原文；它明确P型基板和n+扩散区，但当前读取内容中的导电接触对应不如D1—D3明确，保留为旁证。

四语检索还尝试了Google Patents原生检索页面，并设置公开日截止条件；页面未返回可读取的结果列表，因此本轮结果审查以限定Google Patents域的公开检索及公开号全文为准。每一核心证据均在Google Patents直接核实正文，没有用搜索摘要代替全文。

已核实的关键对比文件

D1：CN102097469A（主证据）

• 名称：半导体结构及其制造方法。

• 公开日：2011-06-15；早于截止日。

• 页面：Google Patents全文

• 核查位置：说明书[0019]、[0020]、[0027]、[0029]—[0031]，图3—图11。

• 准确译述/概括：[0019]以P−型衬底116开始；[0020]明确P型井区115形成于P−衬底116中；[0027]明确P型井115内形成n+扩散区114；[0029]移除该区域上方介电层后设置金属导电层110；[0030]将114确定为源极；[0031]直接陈述110使114电连接并作为源极电极。

• 用途：单篇覆盖本项三个增量限定。无需将电极层112（栅极）或其他通道结构当作导电部件。

• 解释风险：n+区位于衬底内的P型井115。P型井是P−衬底116内部的掺杂区域，且没有隔着N型井；在“衬底包括P型衬底”的通常包括式表述下属于明确结构包含关系。若争议解释要求n+区必须直接位于未经局部阱掺杂的均匀P型本体，应以D2加强，不以常识掩盖该解释问题。

D2：CN1160935A（独立加强证据）

• 名称：半导体器件的体接触结构。

• 公开日：1997-10-01；不是仅凭2001年授权号倒推早期内容。

• 页面：Google Patents全文

• PDF：原始公开文本PDF

• 核查位置：说明书对应图1A、2A—2B、4A—4B、5A—5B；网页描述段编号[0006]、[0015]、[0041]、[0045]。

• 准确概括：图4实施例中，P型衬底101内有n+延展源区106，金属接触布线105使其与邻接体接触部分共接；图5实施例改用P型衬底201、n+源区203/204及延展源区206、金属接触布线205。背景对同类源区域明确使用“源扩散层”术语。

• 用途：直接支撑P衬底内n+源区域与金属导体的接触关系，避免D1局部P井解释争议。谨慎处：图4/5段落的名称是“n+型源区”，其“扩散区”属性结合文内同类源扩散层及结构理解；因此不把它评为强于D1的逐字单篇。

D3：US20090251967A1（NAND领域加强证据）

• 名称：Non-volatile storage having a connected source and well。

• 公开日：2009-10-08。

• 页面：Google Patents全文

• PDF：原始公开文本PDF

• 只使用已核实的A1段号：[0034]、[0036]、[0037]、[0048]、[0051]；图3、图8D。授权版段落编号偏移，不能互换。

• 准确译述：[0034]披露P型衬底200及其内N井202、P井204；[0036]说明源线接触264属于n+扩散区域，源线270穿入264并延伸至P井；[0037]把270定位为金属层M0；[0048]说明砷注入、退火形成n+区；[0051]给出沟槽金属填充。

• 用途：在NAND存储技术领域内直接显示独立金属源导体与n+扩散区域耦合，支持该选材和接触原理的成熟性。限制：n+区位于三阱结构内部P井，在严格区分“P型衬底本体”和隔离P井时具有术语解释风险。

D4：US20100258947A1（3D场景辅助）

• 名称：Nonvolatile memory devices。

• 公开日：2010-10-14。

• 页面：Google Patents全文

• 核查位置：图2A—2E、3A—3D及说明书相应部分，公共源区112/212、接触插塞191/291、源线170S/270S。

• 贡献：导电接触插塞将三维存储器的公共源区引出，且插塞不同于通道半导体图形140/265。

• 缺口：本轮读取段落没有直接确定P型衬底与n+重掺杂组合，不能作为本项单篇新颖性主证据。

特征比对表

独立增量特征

D1 CN102097469A

D2 CN1160935A

D3 US20090251967A1

F17-1 衬底包括P型衬底

直接披露：[0019]P−衬底116

直接披露：图4/5，P型衬底101/201

直接披露：[0034]P型衬底200

F17-2 该衬底中n+扩散区

直接披露：[0020][0027]，P井115属于116内部，n+扩散114位于115；存在阱/衬底解释风险

n+源区直接披露；扩散性质需结合[0015]源扩散层理解，标为上下文推导

n+扩散属性直接披露：[0036][0048]；位于三阱内部P井204，存在本体/井解释风险

F17-3 导电部件耦合该扩散区

直接披露：[0029][0031]，金属110电连接114

直接披露：[0041][0045]，金属105/205接触n+源区106/206

直接披露：[0036][0037][0051]，金属源线270接触n+区264

 

无效路线及结合动机

路线A（首选单篇）：D1独立公开F17-1至F17-3；对本项增量限定提出不具新颖性的技术证据评价。不能据此直接省略完整权利要求中通过引用并入的特征，在正式无效请求中必须另行补足完整技术方案评价。

路线B（替代单篇/加强论证）：D3证明NAND领域已有金属源线接触n+源扩散区的结构，其局部P井仍位于P型衬底内部。若采用通常的“衬底包括”解释，可直接加强本项单篇公开判断；若裁判解释将隔离P井与衬底本体严格区分，则不强推单篇。

路线C（创造性备选）：以D1为最接近的本项增量方案，D2佐证在P衬底内设置n+源区域并用金属进行电接触；结合理由是相同的N沟道器件源区引出需求、降低源接触电阻并建立可靠外部导电路径。D3在NAND领域给出同类源线连接用途，有助于消除仅属于LDMOS领域的抗辩。由于D1本身已经覆盖本项特征，不需要为形式上“组合”而人为制造差异。

如果要从D4的3D源接触场景加D1/D3的P衬底和n+选择构建组合，应以既有源区与插塞结构为起点，解释N沟道源区采用n+掺杂以及金属引出降低阻抗的技术目的；不能单凭二者均涉及半导体就当然结合。此路线因掺杂和场景移植仍需说明，证据强度低于D1的增量单篇路线，也没有评价权利要求16的结构。

候选筛查与排除记录

候选

审查结果及原因

US20140151774A1

2014-06-05公开，晚于截止日；只作引文线索，不作现有技术证据

US8203211B2

2012-06-19授权公开晚于截止日；已改读2010-10-14的US20100258947A1，正文依A1核查

US8278170B2

全文页面未成功读取，未核实，未采用

US20060160305A1

检索摘要有P衬底/三阱/n+线索，全文页面未成功读取；已有更强文件，未将摘要作为主证据

JP2009239028A

2009-10-15公开；日文全文明确P型基板11、n+扩散区12/13、19/20，但本轮未取得像D1那样明确的导电源部件对应；旁证，不纳入核心组合

KR20090031416A

2009-03-25公开；已读全文：金属公共源线9、源扩散层3、P型SOI硅100；P型SOI层与本体衬底的对应、n+浓度均需额外核实，故仅保留低阻金属源引出动机，未认定全特征覆盖

CN1068458C

2001-07-11授权公开，本身也早于截止日；本报告进一步读取1997-10-01的CN1160935A，D2结论依早期A文本

US7994565B2

2011-08-09授权公开，本身早于截止日；进一步读取2009-10-08的A1，D3段号以A1为准

CN102110716A

N+衬底的槽型功率器件方向，不能直接补足本项P型衬底，未采用

CN101529589A

底部源LDMOS可作接触线索，但D1对n+扩散及金属电连接更清晰，未深入采用

晚公开的CN117334746A、CN117276329A、CN113140463A、CN107180874A、CN116259623B、CN114678413B、CN111354677B、CN109216352B等

均未纳入；搜索引擎before不能替代专利公开日核验

 

概率评估与停止条件

点值90%；区间83%—95%。加分因素：D1的P衬底、n+扩散、金属电连接用语完整，且实际读取的是2011-06-15的公开版本；D2对无隔离阱的P衬底源接触提供早期独立支持；D3在NAND领域给出独立金属源接触，减少器件用途不同的争议。扣分因素：D1的n+扩散位于局部P井，D2“扩散”属性依上下文理解，未作完整引用权项评价，也未在本轮检查本专利全部审查/无效档案与所有可能修改文本。

本轮达到用户设置的80%标准。补充轮数为0，停止补充，不以增加轮次人为提高分数。若后续明确要求n+扩散必须处于无阱的均匀P衬底本体，建议另行检索早期平面NAND/EPROM源接触制造专利，定位同时出现P-type substrate、N+ source diffusion、metal contact/plug的单一实施例；这属于触发条件变化后的保留策略，本轮未将其冒充已完成补检。

可复用四语检索入口

以下布尔检索入口采用Google Patents公开日字段。应结合前述已执行查询及逐篇公开日审核使用。

中文

("p型衬底" OR "P型衬底") ("n+" OR "N+" OR "重掺杂") ("扩散" OR "源区") ("导电" OR "接触")

查询入口

英文

"p-type substrate" "n+" ("diffusion" OR "source region") ("conductive" OR "contact")

查询入口

韩文

("P형 기판" OR "p형 기판") ("N+" OR "확산") ("소스" OR "접촉")

查询入口

日文

("ｐ型基板" OR "p型基板") ("ｎ＋" OR "n+") ("拡散" OR "ソース") ("導電" OR "コンタクト")

查询入口

评估方法与法律依据

依据专利法第二十二条，新颖性采用单篇文件单独对比；创造性组合需分析区别特征、实际技术问题、技术启示和结合障碍。公开日在截止日之后的文件不作为本报告现有技术证据。按委托范围剥离引用特征的分析仅用于判断各项新增限定的抗辩强弱，正式无效程序仍须评估完整权利要求。

国家知识产权局 专利法第二十二条及无效宣告相关法条；国家知识产权局 创造性三步法修改解读。

停止条件为该项证据评估点值达到80%，或完成12轮补充检索后仍未达到80%。未触发的补充轮次不得计为已执行。概率可因公开文本内容、特征解释或证据组合可行性的复核结果而调整。

 


权利要求18

根据权利要求17所述的设备，其进一步包括所述p型衬底中的多个n+型扩散区域，其包含所述n+型扩散区域。

技术特征:
U 其进一步包括所述p型衬底中的多个n+型扩散区域，其包含所述n+型扩散区域。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B

权利要求18无效检索报告

单项记载特征的现有技术分析

在仅评价权利要求18自身文字的委托口径下，KR20000029274A明确公开P型衬底中的多个分立N+扩散区，可单篇覆盖本项特征；初始检索达到停止补检阈值。

项目

本次结果

项目

本次范围

权利要求

18

公开日界限

早于2011年8月15日

评估概率

95%

判断区间

90%至97%

检索轮次

初检1轮 补检0轮

检索语言

中文 英文 日文 韩文

 

概率仅针对本项文字记载特征，不带入引用权利要求的其他限定。它是基于已核实证据的主观判断区间，不是统计胜诉率，也不代表完整从属权利要求被宣告无效的概率。

检索日期为2026年9月17日。符合日期条件的文件逐一核实公开日，不以优先权日或申请日替代公开日。

检索分析

委托范围与本项解释

权利要求18原文：“根据权利要求17所述的设备，其进一步包括所述p型衬底中的多个n+型扩散区域，其包含所述n+型扩散区域。”

本报告仅评价本项文字新增限定：p型衬底中具有多个n+型扩散区域，且该集合包含一个指定n+型扩散区域。不加入权利要求17或16的导电连接、源极栅极及其他特征。指定区域属于多个区域之一，是本项保留的包含关系；其在被引用权项中的连接功能不重新纳入。

主观评估点值95%，区间90%至97%。韩国公开文献D1可单篇覆盖全部上述特征，中文D2提供独立备选。本轮已满足80%停止条件，执行初检1轮、补检0轮。该点值不适用于恢复完整引用关系后的权利要求18。

四语检索式与实际执行情况

下列Q1至Q4均已通过联网搜索执行，限定Google Patents域名，随后访问文献全文。Q1与Q2另单独复查。搜索引擎的before条件并不可靠地限定专利公开日；本报告以文献首页和公开日字段为准。

中文检索

Q1原式：

site:patents.google.com "p型衬底" "n+" "扩散区域" before:2011-08-15

命中CN101262010A，选为D2。Google Patents中文检索入口。

英文检索

Q2原式：

site:patents.google.com "p-type substrate" "n+" "diffusion regions" before:2011-08-15

初始结果命中US4939567A，单独复查还命中KR20000029274A。Google Patents英文检索入口。

韩文检索

Q3原式及Q5细化式：

site:patents.google.com "p형 기판" "n+" "확산 영역" before:2011-08-15

site:patents.google.com/patent/ "p형 기판" "n+" "확산" "소스" "드레인" before:2011-08-15

Q5通过源极、漏极关系筛选，命中KR20000029274A，选为D1。Google Patents韩文检索入口。

日文检索

Q4原式及Q6细化式：

site:patents.google.com "ｐ型基板" "ｎ＋" "拡散領域" before:2011-08-15

site:patents.google.com/patent/ "p型基板" "n+" "拡散領域" "ソース" "ドレイン" before:2011-08-15

Q6命中JPH0499037A、JP2007280322A等。日文结果提供普通NMOS源漏区线索；主证据已有更直接的多个分立扩散区披露。Google Patents日文检索入口。

上述四个Google Patents原生检索URL也已实际访问，公开日期参数设为before=publication:20110815。阅读入口受限，普通访问仅取得应用外壳，未取得原生结果列表。因此成功检索记录指域名限定四语检索，不宣称已读取原生检索列表。三篇入选文献的Google Patents全文及原公开PDF均已取得并核验。

对比文件及公开日期

编号

文件与名称

公开日与证据资格

用途

D1

KR20000029274A；集成电路芯片用坚固键合焊盘结构

2000-05-25；韩文公开A文本；原PDF首页(43)与页面日期一致

首选单篇

D2

CN101262010A；金属氧化物半导体晶体管及高压金属氧化物半导体晶体管

2008-09-10；中文公开A文本；原PDF首页(43)与页面日期一致

独立备选

D3

US4939567A；CMOS扩散区的沟槽互连

1990-07-03；该年代美国A授权文献本身在临界日前公开；首页已核

辅助旁证

 

D1韩文原名：집적 회로 칩을 위한 강한 결합 패드 구조。Google Patents原文；原公开PDF。

D2：Google Patents原文；原公开PDF。

D3英文原名：Trench interconnect for CMOS diffusion regions。Google Patents原文；原公开PDF。

核心披露与精确定位

D1的分立N+扩散区域

D1的PDF第4页，印刷页13-4，第三实施例中以“P형 기판(50)의 상위 표면은”起始的段落，对应图7、图8（PDF第11页）和图11（PDF第13页）。准确译述：P型衬底50表面中设P+区60及多个N+扩散区61、62、63、64；61/62构成第一NMOS的漏/源，62/63构成第二NMOS的源/漏，63/64构成第三NMOS的漏/源。

图7平面图和图8剖面图同时确认61至64为彼此分开的扩散区，中间存在栅下沟道。各自连接不同接触位置，未把同一长条源区的多个截面重复计数。图11另示61、63、65为漏区，62、64为源区。比对以图7、图8明确的61至64为准，避免正文局部将61至66泛称N+而图中66实为P+的标记不一致。

D2的中文直接披露

D2的PDF第13页，说明书第8/17页，具体实施方式第三段；图2A在PDF第26页、附图第4/28页。短引：“n+扩散区42及43形成于基底41中，其分别作为源极与漏极。”同段确认基底41为低掺杂p型单晶硅。

图2A中42与43处于栅极47的相对两侧，由沟道分隔，属于两个不同扩散区。外围n-延伸区44、45是额外结构；本项孤立文字未要求n+区直接接触p材料。若采取更窄的直接接触解释，应优先使用D1。

D3的旁证及局限

D3的PDF第5页，说明书第3栏第7至23行；图2在PDF第2页。该段披露P+单晶衬底70上生长P型外延层72，NMOS60具有N+源漏扩散区62、64，图2确认两区由栅极66下的沟道隔开。外延层72与狭义原始衬底70存在术语区别，故只作旁证，不以它单独支持95%结论。

特征比对表

特征

D1对应结构

D2对应结构

判断

F18-1 p型衬底

P型衬底50；PDF第4页、图8

低掺杂p型单晶硅基底41；PDF第13页

均直接披露

F18-2 衬底中多个n+扩散区域

61、62、63、64四个分立N+扩散区；图7/8

42、43两个N+扩散区；分别源漏且由沟道分隔；图2A

均直接披露

F18-3 集合包含指定n+区域

指定成员可映射为N+源区62，属于61至64集合

指定成员可映射为N+源区42，属于42、43集合

必然包含关系；不引入引用项连接功能

孤立文字的缺失

无实质缺失

无实质缺失；n-包围可能引发更窄解释

D1更稳健

 

F18-3的映射不是补入文献没有的技术结构；它只选择已明确披露集合中的一个成员。若“所述n+区域”被要求同时满足权利要求17的全部关系，则已经超出本次委托口径，应重新评价。

无效路线与组合分析

首选路线为D1单篇。P型衬底50和多个N+扩散区61至64出现在同一实施例，源区62作为指定成员即可对应F18-3。同页文字和图7/8互证，全部孤立特征均有明确依据，不需要不同文件拼接。

独立备选为D2单篇。两个源漏扩散区满足通常“多个”至少为二的数量含义。本项未限定至少三个；即使数量解释出现争议，D1已有至少四区，可排除该争议。

补位组合为D2加D1。若把本项解释为在一对源漏以外还增设N+区，D1的多个NMOS线性阵列提供重复单元和多扩散区的具体教导；两篇都在P型硅中形成N+器件区，具有工艺兼容性。结合目的可表述为形成多单元器件或保护阵列。但D2高压晶体管与D1焊盘ESD场景不同，实际技术问题、增设区域的必要性仍须论证。该组合不优于D1的单篇路线，不能仅凭结构相似省略技术启示分析。

D3用于印证多个N+源漏扩散区在早期CMOS结构中的直接存在，不构成D1必须依赖的结合文件。各文件的证明力不相加，不用三篇堆叠制造更高概率。

其他候选与排除

JPH0499037A的日文Google Patents原文元数据公开日为1992-03-31，检索命中p型硅基板51与n+源漏56S、56D。其与D2的普通源漏结构重叠，本轮未取得其原PDF，故不纳入核心证据。日文候选原文。

CN101150134B仅作线索，本轮未成功核实A文本，不以B的检索摘要替代早公开原文。US20160133621A1、KR20150018735A、WO2013032216A2等晚公开结果不纳入本次证据。JP2007280322A涉及P阱，未达到D1直接P型衬底披露的证明强度。

概率理由与停止决策

点值95%、区间90%至97%的主要根据是：D1同一实施例明确披露P型衬底、多个分离N+区及成员关系；公开PDF的日期、正文和附图均已核实；D2提供独立中文证据。D1图7/8同时排除了同一区域重复绘制所造成的误判。

保留的风险包括“所述区域”的解释边界、D1局部标号笔误和翻译复核、D2中n-包围结构带来的狭义解释。最重要的范围限制是，一旦恢复被引用权项的连接特征，95%不能沿用。本报告不预测完整从属权利要求在实际无效程序中的结果。

本次已执行初检1轮，补检0轮，达到80%停止阈值。无需启动补检；若后续更窄解释令证据评价低于80%，应围绕该新解释重新构建四语检索，而不是仅增加同类文件数量。

评估方法与法律依据

依据专利法第二十二条，新颖性采用单篇文件单独对比；创造性组合需分析区别特征、实际技术问题、技术启示和结合障碍。公开日在截止日之后的文件不作为本报告现有技术证据。按委托范围剥离引用特征的分析仅用于判断各项新增限定的抗辩强弱，正式无效程序仍须评估完整权利要求。

国家知识产权局 专利法第二十二条及无效宣告相关法条；国家知识产权局 创造性三步法修改解读。

停止条件为该项证据评估点值达到80%，或完成12轮补充检索后仍未达到80%。未触发的补充轮次不得计为已执行。概率可因公开文本内容、特征解释或证据组合可行性的复核结果而调整。

 


权利要求19

根据权利要求16所述的设备，其中所述导电部件具有从所述衬底突出的壁形状。

技术特征:
V 其中所述导电部件具有从所述衬底突出的壁形状。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B

权利要求19无效检索报告

单项记载特征的现有技术分析

US20110090737A1的共源导体CSL由同一实施例的文字、俯视图与剖面共同支持从衬底突出的墙形结构，优先用于本项新增特征的单篇攻击；86%为限定范围内的主观评估。

项目

本次结果

项目

本次范围

权利要求

19

公开日界限

早于2011年8月15日

评估概率

86%

判断区间

80%至91%

检索轮次

初检1轮 补检0轮

检索语言

中文 英文 日文 韩文

 

概率仅针对本项文字记载特征，不带入引用权利要求的其他限定。它是基于已核实证据的主观判断区间，不是统计胜诉率，也不代表完整从属权利要求被宣告无效的概率。

检索日期为2026年9月17日。符合日期条件的文件逐一核实公开日，不以优先权日或申请日替代公开日。

检索分析

检索对象与特征解释

原文为“19.根据权利要求16所述的设备，其中所述导电部件具有从所述衬底突出的壁形状。”按委托要求，仅评价本项新增的导电部件、从衬底突出及壁形状三个要点，不带入引用权利要求16的其他限定。说明书中224的共源接触语境用于识别正确部件，避免把沟道柱、沟道墙、绝缘侧墙或栅极误认作源接触导体。

“壁形状”按立体结构理解：平面沿一个方向连续延伸，截面有高于衬底的高度及相对较小的厚度。本项没有数值长宽高比，也没有写明必须贯穿整个存储器堆叠。本报告不把这些未写明条件加入分析。

四语检索及实际入口状态

下列代表式均已通过搜索工具实际执行，限定Google Patents索引，并进一步访问命中专利的Google Patents全文和早公开PDF。引号及关键词年份用于扩大或缩小检出，实际公开日逐件确认；搜索引擎日期过滤不作为证据。

中文检索

site:patents.google.com "共用源极" "壁" 存储器

复核本式检索。精确壁形检索，主要命中晚公开文件及非对应结构。

英文检索

site:patents.google.com/patent/ "source line" "trench" "2009" "three dimensional"

复核本式检索。命中 D1 US20110090737A1。

韩文检索

site:patents.google.com/patent/ "공통 소스 라인 트렌치" "2011"

复核本式检索。命中 D2 KR20060093974A，同时出现晚公开文献；逐件以实际公开日筛选。

日文检索

site:patents.google.com "共通ソース線" "溝" "2011"

复核本式检索。命中 D3 JP2007141955A 与 D4 JP2008192890A。

Google Patents站内组合式

另访问以下站内四语检索式，before参数设为publication:20110815。四个检索页均HTTP 200，但仅返回动态框架，结果接口返回HTTP 500；不将其表述为完整站内结果清单。实质候选来源于上列实际站点索引搜索，内容依据数据库全文与原公开PDF核验。

中文：(共源线 OR 共用源极 OR 源极接触) (壁 OR 墙 OR 沟槽) (衬底 OR 基板)

Google Patents 中文站内入口

英文：("common source" OR "source contact") ("wall" OR "line-type" OR "trench") substrate

Google Patents 英文站内入口

韩文：("공통 소스" OR "소스 콘택") (벽 OR 트렌치 OR 라인) 기판

Google Patents 韩文站内入口

日文：("共通ソース線" OR "ソースコンタクト") (壁状 OR 溝 OR 細長い) 基板

Google Patents 日文站内入口

已核实的早公开对比文件

文件

公开号及公开日

证据作用

D1

US20110090737A1；2011-04-21

三维非易失性存储器的线形共源导体，首选主证据

D2

KR20060093974A；2006-08-28

NAND共源沟槽导体，独立形状佐证

D3

JP2007141955A；2007-06-07

NOR源区上方细长槽钨填充，次级备援

D4

JP2008192890A；2008-08-21

多晶硅与金属复合源接触，次级备援

 

全部采用表列A公开文本。D1日期经公开PDF页眉和Google Patents publicationDate核实；D2经韩文公开PDF封面的公开日核实；D3、D4经日本公开PDF页眉日期核实。未以优先权日、申请日或后续授权日代替公开日。

D1 US20110090737A1

3D non-volatile memory device and method for operating and fabricating the same

证据位置：[0040], [0043], [0083]-[0086]；图8A、8C（原PDF第15、16页）；权利要求1、22、23。

在基底60上方的介质65内开延伸的共源沟槽，槽底露出基底并填充导电材料形成CSL，可含金属。图8A显示竖向高度，图8C显示长条连续延伸。

对应分析：导电部件=CSL；从衬底突出=CSL自60表面升至65顶部；壁形=狭窄竖截面+平面连续长条。属于同一实施例的两视图，不是跨实施例拼接。

证据限度：原文称line-type而非wall-shaped；墙形依文字与两视图共同确定。未给出数值长宽高比，也不公开本专利224的全部周边关系。

Google Patents全文；对应早公开PDF。

D2 KR20060093974A

낸드형 플래시 메모리 소자 및 그 제조방법（NAND型闪存器件及其制造方法）

证据位置：Google原韩文说明书段落39、41、54、58；图1、图2a（原PDF第18页）。

共源沟槽140c填充导电膜成145c；可用多晶硅、钨、铝或叠层，顶面与135共面。图1为连续长条145c，图2a自有源区103向上穿135。

对应分析：源线145c就是接触源区的导电墙体；不存在把栅120g或绝缘侧墙认作导电部件的问题。

证据限度：平面NAND，不证明三维堆叠的其他特征；韩网页段号是HTML段号，正式提交需按PDF页行核对译文。

Google Patents全文；对应早公开PDF。

D3 JP2007141955A

半導体記憶装置及びその製造方法（半导体存储装置及其制造方法）

证据位置：[0023]、[0040]-[0041]；图2、图3（原PDF第10页）。

共享源区上方的细长槽由金属例如钨填充形成行向局部源线LS；LS跨越列间隔离，接触源区。

对应分析：金属LS为导电部件；由基板表面向上延伸，平面为跨多个源区的长条，形成连续墙状体。

证据限度：NOR背景；不单凭“细长槽”证明精确三维比例，须结合图2、3。

Google Patents全文；对应早公开PDF。

D4 JP2008192890A

半導体装置およびその製造方法（半导体装置及其制造方法）

证据位置：[0022]-[0023]、[0035]；图2、图3（原PDF第9页）；权利要求1、3。

源区上的多晶硅12与上部槽15内钛17、钨18形成复合源接触；LS跨越相邻源区。

对应分析：12+17+18作为复合导电部件自基板上升，图2线状延伸与图3竖截面共同支持墙形。

证据限度：若仅把金属LS而排除多晶硅12定义为部件，则“从衬底”直接接触有争议；故次要备选。

Google Patents全文；对应早公开PDF。

本项特征比对表

本项特征

D1具体证据与对应

披露判断

F19.1 导电部件

[0086]将导电层填入共源槽形成CSL，可含金属

直接公开；对象为共源导体

F19.2 从衬底突出

[0083]-[0086]及图8A；CSL自60表面向上延至65顶面

文字结合剖面公开；不要求超过介质顶面

F19.3 壁形状

图8C的连续狭长平面与图8A的竖向截面属于同一CSL

几何推导；并非逐字记载wall-shaped

 

D1的两视图来自同一制造阶段，比较没有跨实施例拼接。“线形”是平面延伸形状，不能据名称否定其在第三维度形成的墙状体；反之，单独看到line-type也不足以证明墙形，本报告以文字、填槽过程及两视图共同作为依据。不从示意图读取精确尺寸比例。

D2图1与图2a显示145c平面跨越多个有源区并自基板向上穿过135，佐证同用途源接触的连续沟槽墙体。D3图2、图3及D4图2、图3亦分别配对核验。D4宜以12、17、18的复合导体整体比较，若只截取上部金属LS则与衬底的直接接触关系存在争议。

单篇攻击与备援组合

首选为D1单篇新颖性攻击。就本项三个要点而言，CSL的材料、基板上方高度和连续长条几何由一个公开实施方式同时给出，因此无需为了满足“组合”形式而叠加其他文件。主要争议是wall形状是否能从上述文字与附图直接、无歧义地确定。

D1与D2仅作为条件性创造性备援：若认为D1之line-type仍留有形状不确定性，D2可提供NAND共源接触使用连续沟槽导体的具体启示。二者均经介质开槽、导电填充连接源区，D1降低源线电阻的需求与D2简化接触制造的工艺目标相容。拟解决的问题是选择可制造的低阻连续源接触形状，预期作用可解释；不需要将平面NAND完整架构移植到三维NAND。

该备援仍须正面论证：若D1根本没有区别特征，则应坚持单篇比较；若认为区别来自整个堆叠高度或特定端子关系，D2不会自动补齐。不能以“形状是公知常识”代替具体证据，也不建议D1至D4机械多篇拼接。D3与D4的NOR背景较远，作为独立佐证保留，优先级低于D2。

评估概率与停止记录

本轮点值86%，合理区间80%至91%。有利因素是D1技术用途一致、实际早公开资格明确、文字及同一部件的俯视与剖面互相印证，另有D2更早NAND源接触证据。减分因素是墙形依几何推导、无逐字wall-shaped及数值比例限定，附图为示意结构。概率是针对本项文字记载特征的主观证据研判，不能当作完整权利要求无效的统计胜率。

本项初检1轮、补检0轮，初始轮达到80%工作阈值，停止进一步补充检索。没有将未执行的补充策略计为轮次。若后续解释把墙形严格限为贯穿整个三维堆叠或特殊高宽比，应重新评估，而不能沿用86%；此限制目前不来自本项文字。

剔除及未采用线索

• CN112701121A：公开于2021年；虽明确wall-shaped ACS，晚于截止日，仅术语线索。

• WO2020258130A1：2020年公开；不可用其中相关技术陈述倒推2011年前公开。

• US20120068255A1：2012年公开；不能把较早优先权日当作公开日。

• KR20130072516A：2013年公开且申请日2011-12-22，晚于截止日。

• KR20140028735A：2014年公开，晚于截止日。

• JP2000503812A：虽早公开但板状对象为存储电容电极，不是源接触部件，映射不当。

• CN1098538C：早公开但硅化物/接触文本未充分确认所需立体墙形，弱于D1-D4，不列主证据。

核验与复核说明

D1图8A、8C，D2图1、2a，D3图2、3及D4图2、3均已目视核验。Google PDF截图接口缓存失败后，使用其下载链接取得原公开PDF本地渲染。日韩全文入口在检索工具内偶发缓存错误，后经相同Google Patents网址读取原HTML，并用PDF日期和附图复核。未将后公开文献自称的“现有技术”倒推为截止日前公开。

证据定位中D2的39、41、54、58是Google原韩文HTML段落编号，原PDF未必采用同样编号；正式提交时以第18页图示及对应韩文原文页行核对译文。报告译述用于检索分析，不替代正式提交的全文译文。

评估方法与法律依据

依据专利法第二十二条，新颖性采用单篇文件单独对比；创造性组合需分析区别特征、实际技术问题、技术启示和结合障碍。公开日在截止日之后的文件不作为本报告现有技术证据。按委托范围剥离引用特征的分析仅用于判断各项新增限定的抗辩强弱，正式无效程序仍须评估完整权利要求。

国家知识产权局 专利法第二十二条及无效宣告相关法条；国家知识产权局 创造性三步法修改解读。

停止条件为该项证据评估点值达到80%，或完成12轮补充检索后仍未达到80%。未触发的补充轮次不得计为已执行。概率可因公开文本内容、特征解释或证据组合可行性的复核结果而调整。

 


权利要求20

根据权利要求16所述的设备，其中所述导电部件包括半导体材料。

技术特征:
W 其中所述导电部件包括半导体材料。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B

权利要求20无效检索报告

单项记载特征的现有技术分析

仅评价权利要求20新增材料限定，D1及D2分别直接公开源线包含多晶硅；第0轮达到80%停止阈值。

项目

本次结果

项目

本次范围

权利要求

20

公开日界限

早于2011年8月15日

评估概率

93%

判断区间

87%至97%

检索轮次

初检1轮 补检0轮

检索语言

中文 英文 日文 韩文

 

概率仅针对本项文字记载特征，不带入引用权利要求的其他限定。它是基于已核实证据的主观判断区间，不是统计胜诉率，也不代表完整从属权利要求被宣告无效的概率。

检索日期为2026年9月17日。符合日期条件的文件逐一核实公开日，不以优先权日或申请日替代公开日。

检索分析

检索结论与评价范围

权利要求20原文为“20.根据权利要求16所述的设备，其中所述导电部件包括半导体材料。”本报告只评价该项增加的材料限定，不并入权利要求16的结构及其他引用特征。原文位置为CN103782344B授权PDF第3页。

本项可拆为F20-1导电部件和F20-2该部件包含半导体材料。为使比对具有技术意义，优先选用与源区连接的源线或源接触导体，避免将沟道柱、衬底本身或浮栅中的硅材料直接对应为源接触部件。“包括”允许导体同时含半导体和金属，不要求整个部件均为半导体，也没有限定半导体必须为单晶硅、特定掺杂浓度或特定晶型。

结论为：D1 US20040026748A1及D2 US20060186485A1分别公开源线包含多晶硅的结构，D3 JP2008192890A提供共源线中半导体接触层与金属层共同导电的独立加强证据。仅在上述单项口径下，主观无效成功可能性评估为93%，合理判断区间为87%至97%。第0轮即达到80%阈值，停止追加检索；已执行补充轮数为0，未触发最多12轮的上限。

该概率是对证据清晰度、特征对应及论证风险的主观评价，未经案件样本统计校准。它衡量本项新增限定被现有技术否定的把握，不能直接解释为包含全部引用特征的完整权利要求20的真实无效胜率。

检索执行与四语检索式

检索日期为2026年9月17日。实际通过公开网络索引执行以下检索式，并限定结果来自patents.google.com。随后访问Google Patents的公开文本，逐件核对Publication date及具体权利要求、说明书和附图位置。公开日必须严格早于2011年8月15日，即最晚2011年8月14日；优先权日和申请日均不替代公开日。

中文

Q20-ZH1已执行：

site:patents.google.com/patent/ "源极" "多晶硅" "导电" before:2011-08-15

Q20-ZH2已执行：

site:patents.google.com/patent/ "源线" "多晶硅" "2008"

第二式返回CN100438039C、CN100407409C和CN1144294C等候选。年份仅用于召回线索；CN100438039C已进一步阅读全文，并由同族追溯至D2的2006年美国公开文本。该中国授权文本自身也早于截止日。

英文

Q20-EN1已执行：

site:patents.google.com/patent/ "source line" "polysilicon" before:2011-08-15

检出D1 US20040026748A1及US6821847B2等。D1的源线多晶硅材料有直接制备步骤说明，作为首选证据；US6821847B2保留为未展开的冗余线索。

日文

Q20-JA1已执行：

site:patents.google.com/patent/ "ソース線" "ポリシリコン" before:2011-08-15

返回JP2009289949A等候选，也出现晚公开文本，故不把索引日期过滤当作证据。另对同一案件检索中取得的D3 JP2008192890A线索重新核对其Google Patents页面存档和原始公开PDF，确认权利要求1、3以及说明书材料位置。

韩文

Q20-KO1已执行：

site:patents.google.com/patent/ "소스 라인" "폴리실리콘" before:2011-08-15

Q20-KO2已执行：

site:patents.google.com/patent/ "소스 라인" "폴리실리콘" "2009"

第二式返回KR20090123696A及较晚授权文本等线索。没有仅凭沟道或浮体的多晶硅材料认定源接触导体已公开，也没有仅凭早优先权日接纳晚公开内容。

Google Patents站内入口状态

还分别访问了以下四个站内入口，before参数均设为publication:20110815。抓取通道均未返回可读的站内结果页，中文入口提示无法抓取，其余返回抓取错误。因此，下列入口记录为已访问但未取得站内清单；实质候选来自上列已执行的Google Patents限定索引检索，证据来自专利正文及原公开PDF。

中文站内式为("源线" "多晶硅")。中文入口。

英文站内式为"source line" polysilicon。英文入口。

日文站内式为"ソース線" ポリシリコン。日文入口。

韩文站内式为"소스 라인" 폴리실리콘。韩文入口。

已核实的对比文件

编号

公开号及公开日

标题及具体依据

证据作用

D1

US20040026748A1；2004-02-12

Semiconductor device with source line and fabrication method thereof；[0171]至[0174]，图29C、30A至30C、31A

首选独立文献；杂质掺杂多晶硅膜35构成源线

D2

US20060186485A1；2006-08-24

NAND-type flash memory devices and fabrication methods thereof；权利要求4、13；图1、2A、2B、4A、4B的说明

备选独立文献；公共源线145c可为多晶硅层或多晶硅与钨叠层

D2-CN

CN100438039C；2008-11-26

NAND型闪存器件及其制造方法；权利要求4；具体实施方式中填充接触孔140c、形成145c的段落

D2同族中文核对文本，不能重复计算为独立证据

D3

JP2008192890A；2008-08-21

半導体装置およびその製造方法；权利要求1、3；[0021]至[0024]、[0036]至[0037]；图2、3

独立加强文献；接触源区的多晶硅层与上层金属构成共源导体

 

D1和D2均按实际美国申请公开版本核实。D2-CN的中国授权公告日自身在截止日前，适合作为中文辅助；本报告没有把同族CN1825592A于2006-08-30公开的日期嫁接到授权版本正文。D3的原公开PDF页眉及页面Publication date均为2008-08-21。

D1公开内容及对应

D1在[0171]说明形成埋置源线的沟槽34；[0172]说明沉积杂质掺杂的多晶硅膜35并以CMP等回蚀，从而在该槽中形成源线。[0174]继续说明将源线的上部硅化。该步骤保留包含多晶硅的源线结构，并非把通道材料改称接触导体。

证据主句短引文为“polysilicon film 35 constituting the source line”。准确译意是“构成源线的多晶硅膜35”。判断依据在于材料明确归属于承担电连接功能的源线，而不是仅在器件的其他部位存在硅。

D1数据库全文。D1原公开PDF。

D2公开内容及对应

D2权利要求4直接将公共源线与各接触插塞的可用材料列为多晶硅、钨、铝或含多晶硅与钨的叠层。图1、2A及2B的说明将公共源线145c与接地选择晶体管源端相联系；图4A及4B相关制程说明导电层填充公共源线沟槽140c。选择其明确列出的多晶硅实施方式即可对应F20-2，不需要借用浮栅105的材料。

“金属也是可选材料”不会排除其多晶硅实施方式对本项的披露。D2-CN权利要求4和相应具体实施方式提供一致的中文核对依据。两者属于同族，作用在于语言校核及版本互证。

D2数据库全文。D2-CN中文全文。D2原公开PDF。

D3公开内容及对应

D3权利要求1将共通源线定义为接触源区的多晶硅层和其上方金属层的组合；权利要求3作了相应结构说明。原公开PDF第2页载有这些权利要求，第5页[0021]至[0023]说明源区上多晶硅层12、沟槽15及金属17、18，第5至6页[0024]说明该导电通路通过层12接至源区。

术语上，[0023]把局部图号LS用于Ti17与W18金属部分，而权利要求1、3所定义的整体共源导体包含多晶硅接触层。因此本报告对应的是整体共源导体，不能省略权利要求的定义后仅凭“LS”图号作材料推断。其[0036]至[0037]给出采用层12抑制源区接合漏电的具体技术理由。

D3数据库全文。D3原公开PDF。

单项特征比对表

特征

D1

D2

D3

F20-1 导电部件

埋入槽34的源线35；[0171]至[0173]明确其源线用途

公共源线145c，填充沟槽140c并连接源端；图1、2A、2B、4A、4B相关说明

权利要求1、3规定电连接相邻源区的整体共通源线

F20-2 部件包含半导体材料

[0172]直接记载杂质掺杂多晶硅膜35，属于硅半导体材料

权利要求4直接列出多晶硅层及多晶硅与钨叠层

权利要求1、3及[0021]直接记载接触源区的多晶硅层12

材料归属及风险

材料归属于源线；[0174]上部硅化不会当然意味着全部多晶硅消失

选择明确列举的多晶硅方案；未用浮栅材料填补源线特征

应对应包括层12的整体共源导体，不能把狭义金属LS单独作为半导体部件

本项覆盖判断

直接覆盖两个要点

直接覆盖两个要点

按整体共源导体解释覆盖；术语风险略高

 

无效证据方案

首选单篇方案

以D1单独证明本项材料限定早已公开：源线是导电部件，其膜35为掺杂多晶硅，因此同时满足“导电部件”及“包括半导体材料”。在本报告的单项评价范围内不需要再以第二文献填补材料特征，亦不需要以公知常识替代直接公开。

备选单篇方案

以D2单独证明本项限定，其权利要求4的文字比制程推断更加直接。D2-CN用于中文表述校核。即便对D1上部硅化后的材料状态提出争议，D2明列的纯多晶硅或多晶硅与钨叠层方案仍可独立支撑该限定已知。

组合方案及技术启示

备选组合为D1与D2，D1提供埋置源线的具体形成过程，D2给出同类NAND源线可使用多晶硅及多晶硅与钨叠层的明确材料选择；两者均解决源端导通结构问题，材料选择具有一致用途。不过，D1已经直接覆盖本项，组合论证并非必要，应避免把冗余证据写成“缺一不可”。

D1与D3可作为金属与半导体复合接触的加强组合。D3明确利用源区上的多晶硅层承接金属硅化反应以减轻接合漏电，构成可陈述的改进理由。其NOR实施例与D1的NAND结构有差异，因此适合作为材料及源接触机理的辅助，不据此宣称不同存储阵列整体可以无条件互换。上述方案均未评价权利要求16的结构，不能据此认定完整从属项的新颖性或创造性已被全部否定。

概率依据与主要风险

93%的判断主要建立在三点上：D1明确记载源线的掺杂多晶硅形成过程；D2权利要求直接列明公共源线材料；D3来自另一技术方案并给出半导体接触层的用途。三份独立文献的公开日分别为2004、2006及2008年，均明显早于截止日。同族D2-CN不额外增加独立证据数量。

剩余风险在于“导电部件”的具体解释及完整权利要求范围。如果将其解释为权利要求16中特定位置、形状、源极栅极周围关系的整体部件，还必须补做那些结构特征的比对；本报告按委托要求排除了该问题，因此不能把93%外推至完整从属项。另需区分多晶硅与完全硅化后的材料，本报告优先采用D1明确保留多晶硅的描述及D2直接列举的材料方案，避免只证明器件中存在硅元素。

检索及证据结论可作为后续无效理由组织的基础。正式证据使用时，宜采用报告所列实际公开版本和相应段图，外文引文按原公开文本核校中文译文。

未采用候选及轮次记录

JP2009289949A的检索摘要提示源线接触孔可填多晶硅，但本轮全文抓取没有成功，未把摘要升级为主证据。JP2014053542A、JP2014187246A和CN112071847A等命中包含相近术语，但所返回版本公开时间晚于截止日，未纳入本项现有技术证据。KR101991162B1的后授权内容也未因早文献引用而被视为截止日前公开。

轮次

执行及结果

评估

第0轮

单独研究员完成四语索引检索、站内入口访问、正文及日期复核、报告编制

93%，区间87%至97%；达到80%停止阈值

第1至12补充轮

未触发，未执行

不编造后续轮次或把阈值作为必须达到的保证

 

若后续完整权利要求分析使判断下降，补检应围绕“特定源接触部件在特定栅堆叠中的位置与多晶硅材料”展开，并另行记录新增证据和修正后的概率；本轮没有以假设性补检结果提高评分。

评估方法与法律依据

依据专利法第二十二条，新颖性采用单篇文件单独对比；创造性组合需分析区别特征、实际技术问题、技术启示和结合障碍。公开日在截止日之后的文件不作为本报告现有技术证据。按委托范围剥离引用特征的分析仅用于判断各项新增限定的抗辩强弱，正式无效程序仍须评估完整权利要求。

国家知识产权局 专利法第二十二条及无效宣告相关法条；国家知识产权局 创造性三步法修改解读。

停止条件为该项证据评估点值达到80%，或完成12轮补充检索后仍未达到80%。未触发的补充轮次不得计为已执行。概率可因公开文本内容、特征解释或证据组合可行性的复核结果而调整。

 


权利要求21

根据权利要求20所述的设备，其中所述导电部件包括多晶硅。

技术特征:
X 其中所述导电部件包括多晶硅。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B

权利要求21无效检索报告

单项记载特征的现有技术分析

多晶硅源接触已有直接早公开证据 初始轮达到停止门槛

项目

本次结果

项目

本次范围

权利要求

21

公开日界限

早于2011年8月15日

评估概率

94%

判断区间

88%至97%

检索轮次

初检1轮 补检0轮

检索语言

中文 英文 日文 韩文

 

概率仅针对本项文字记载特征，不带入引用权利要求的其他限定。它是基于已核实证据的主观判断区间，不是统计胜诉率，也不代表完整从属权利要求被宣告无效的概率。

检索日期为2026年9月17日。符合日期条件的文件逐一核实公开日，不以优先权日或申请日替代公开日。

检索分析

一 检索结论及评估范围

在仅审查权利要求21自身增加的“所述导电部件包括多晶硅”这一材料限定的前提下，本轮发现三份有实质贡献的早公开文件。US20040026748A1明确将多晶硅膜作为源线组成部分；KR20060093974A明确列出多晶硅源线方案；JP2008192890A明确采用多晶硅与金属构成共源接触。推荐优先以第一份文件提出单篇攻击，第二份文件作为独立备选。

本项限定的无效成功概率主观估计为 94%，合理判断区间为 88%至97%。该数字反映本次证据下击破这一单独限定的把握程度，属于专业判断，并非统计置信区间、裁判结果承诺或完整从属权利要求的胜诉率。初始检索已达到80%的停止门槛，本项不启动补充检索。

权利要求文字和比对边界

CN103782344B权利要求21载明：“根据权利要求20所述的设备，其中所述导电部件包括多晶硅。”本报告依委托要求仅分析后一分句，不并入权利要求20、16的材料、几何或连接关系。为保证对应准确，检索仍优先寻找用于源区连接的导电部件，而非仅仅发现某个多晶硅栅极或沟道。

“包括”允许导电部件同时含有其他材料。因此，多晶硅与金属或硅化物组成的复合源线可对应本项文字；并不要求整个部件只能由多晶硅构成。上述拆分是本次检索的工作范围。正式无效程序仍须对权利要求的完整保护范围另行论证。

二 四语检索式和执行记录

检索日期为2026年9月17日；证据截止条件为 公开日严格早于2011年8月15日。候选按公开文本逐件核对，未将优先权日或申请日当作公开日。检索引擎的before条件仅作初筛，因为实际结果夹杂较晚公开文件。

Google Patents四语主检索式

以下四组均已实际请求Google Patents检索入口，日期字段统一设为before=publication:20110815。四组入口本次均返回HTTP 503，未据此声称取得动态结果列表。随后实际执行站点限定索引检索，并访问、核阅候选公开文本。

中文：(多晶硅 OR 掺杂多晶硅) (共源线 OR 源极接触 OR 导电部件)

英文：(polysilicon OR "polycrystalline silicon") ("common source line" OR "source contact" OR "conductive member")

日文：(多結晶シリコン OR ポリシリコン) (共通ソース線 OR ソースコンタクト OR 導電部材)

韩文：(폴리실리콘 OR "다결정 실리콘") ("공통 소스 라인" OR "소스 콘택" OR "도전 부재")

实际执行的站点限定检索

下列八条表达式均实际执行。第一组进行四语宽检，第二组以源线术语和年代词聚焦。年代词只用于召回相关文本，不作为公开日证明。

中文初检：site:patents.google.com/patent/ 多晶硅 源极 导电部件 存储器 before:2011-08-15

英文初检：site:patents.google.com/patent/ "polysilicon" "source line" "trench" before:2011-08-15

日文初检：site:patents.google.com/patent/ "多結晶シリコン" "共通ソース線" before:2011-08-15

韩文初检：site:patents.google.com/patent/ "다결정 실리콘" "소스 라인" before:2011-08-15

中文聚焦：site:patents.google.com/patent/ "多晶硅" "共源线" "2004"

英文聚焦：site:patents.google.com/patent/ "source line" "polysilicon" "2004"

日文聚焦：site:patents.google.com/patent/ "共通ソース線" "多結晶シリコン" "2008"

韩文聚焦：site:patents.google.com/patent/ "공통 소스 라인" "폴리실리콘" "2006"

检索方向

有意义的召回

处理结果

中文

CN100403542C及较晚的复合源线文件

追溯早公开版本线索；未单靠授权版本进入主证据

英文

US20040026748A1、US20050279983A1等

前者全文已访问和核对，列D1；后者留作线索

日文

JP2008192890A、JP2004014783A

前者核公开PDF并列D3；后者未完成全文核验，不计入概率

韩文

多晶硅源线术语及KR20060093974A定点复核

D2原公开PDF已独立复核；剔除晚公开结果

 

定点核验式另包括site:patents.google.com/patent/KR20060093974A "폴리"。US20040026748A1的常规页面一度无法获取，最终通过Google Patents无种类码入口成功访问完整早公开文本。日、韩两份文件的全文依据为本次检索任务已经从Google Patents保存的原始公开PDF，由本项检索人员独立核阅。上述操作均属于初始轮的候选核验。

三 对比文件及公开依据

编号和公开文本

标题

实际公开日

关键定位

D1 US20040026748A1

Semiconductor device with source line and fabrication method thereof 源线半导体器件及其制造方法

2004-02-12

[0163]、[0164]、[0172]；图28B、30A至30C

D2 KR20060093974A

낸드형 플래시 메모리 소자 및 그 제조방법 NAND型闪存器件及其制造方法

2006-08-28

原PDF第6页第4自然段、第8页末部；权利要求6，第12页；图1、2a

D3 JP2008192890A

半導体装置およびその製造方法 半导体装置及其制造方法

2008-08-21

权利要求1及3，第2页；[0021]至[0024]；图3，第9页

 

D1日期根据Google Patents“Publication date”与该公开编号事件核实。D2首页(43)记载2006年8月28日，D3首页(43)记载2008年8月21日，均与网页书目信息一致。三份实际公开日均符合截止条件。

原文链接：D1 Google Patents早公开文本；D1公开PDF。

原文链接：D2 Google Patents；D2公开PDF。

原文链接：D3 Google Patents；D3公开PDF。

D1的实质披露

[0163]至[0164]及图28B中，槽内多晶硅膜35与上方硅化物层36组成源线SL，并与源区扩散层12电连接。[0172]说明通过沉积杂质掺杂多晶硅并回蚀形成槽内源线。这里的多晶硅属于源连接导体，不是用栅极材料作替代比对。该实施例成品仍保留多晶硅部分，因而无需只依赖中间制造状态。

[0174]存在源线多晶硅编号表述混乱；本报告以[0163]、[0164]、[0172]一致的部件35及图28B为依据，避免孤立依赖该段编号。

D2的实质披露

权利要求6直接规定，共源线等接触构件可由多晶硅膜、钨膜、铝膜或者多晶硅与钨的叠层组成。原PDF第6页第4自然段把该材料选择明确用于填入源线沟槽140c的共源线145c，第8页制造过程再次确认。图1、图2a展示145c的源接触位置。针对本项，采用其明确列举的多晶硅分支即可，无需从不同材料分支拼凑。

D3的实质披露及边界

权利要求1明确将接触源区的多晶硅层与上层金属共同定义为共源线；权利要求3、[0021]至[0024]及图3相互印证。多晶硅层12位于源区S与上部金属接触之间。

需区分部件定义：[0023]狭义标签LS专指钛膜17和钨膜18，不能称“LS本身由多晶硅构成”。本报告对应的是权利要求1、3定义的整体复合共源接触，即包含层12的导电部件。该定义差异使D3更适合作备用证据。

四 特征比对表

本项待证内容

D1

D2

D3

存在用于源区连接的导电部件

SL与扩散层12电连接；[0164]直接公开

145c填源线沟槽并接触源区；第6页及图2a直接公开

权1、3定义共源接触；直接公开

该部件包括多晶硅

SL包含膜35；[0163]、[0164]、[0172]直接公开

权6明确列举多晶硅膜及含多晶硅叠层；直接公开

复合共源接触包含层12；权1、3直接公开

对应成立的解释条件

“包括”允许同时含硅化物

采用明确记载的多晶硅材料分支

以整体共源接触为部件，不孤立使用狭义LS标签

本项范围内的缺失

无实质缺失

无实质缺失

无材料缺失，但存在部件命名争议

 

本表第一行用于确认被比对象身份，并非额外并入被引用权利要求的全部连接限定。三份文件均未在本报告中被认定已经公开完整权利要求16或20。

五 无效攻击及组合路径

首选单篇路径

以D1第三实施例为首选，在本次拆分范围内主张本项限定缺乏新颖性：同一个源导电部件明确包含多晶硅，材料身份和源接触用途均直接对应。论证重点是“包括”的开放性及成品结构仍含多晶硅，无需以多篇文件补齐该材料特征。

D2可独立提出同类单篇攻击。其权利要求6将多晶硅明确列为源线材料选项，提供与D1不同来源、不同申请人的备用证据，不依赖D1的上部硅化物结构。

创造性备选组合

若对D1部件界定仍有争议，可使用 D1+D2 作为备选创造性路径：D1提供具体源接触结构，D2提供同类NAND源线采用多晶硅或多晶硅复合膜的明确材料选择。两者都处理源接触导电和制造问题，D2还说明可与其他接触构件使用同一导电膜、同一工艺形成，具有可陈述的工艺兼容动机。

该组合的作用是巩固材料选择属于已知方案的判断。既然单篇已直接公开，本项没有必要依赖组合；也不能将两个平面存储器实施例的材料信息自动推广为完整三维结构的无效证据。D3作为复合源接触中使用多晶硅的另一独立佐证，建议保持单独备用，避免机械累加三篇文件。

六 概率依据 风险及停止决定

94%的判断基于三个具体事实：D1明确记载成品源线含多晶硅；D2的公开权利要求直接列出该材料方案；三份文件公开时间均明显早于截止日。主攻方案不依赖只有图示才能推导的材料性质，也不依赖把沟道柱与源接触混同。

剩余不确定性主要来自正式程序中的保护范围解释、公开证据及译文的提交要求，以及拆分评估与完整从属权利要求审查之间的差异。尤其不能把“本项材料限定容易被击破”直接写成“完整权利要求21已有94%的实际无效胜率”。D3的LS标号歧义不会动摇D1与D2的独立直接披露。

轮次

执行范围

评估结果

后续处理

初始轮 第0轮

独立四语检索、候选公开日及原文核验

94%；判断区间88%至97%

达到80%门槛，停止

补充轮 第1至12轮

未启动

不作虚构评估

无需进入放弃条件

 

本轮未计入评分的线索包括JP2004014783A与US20050279983A1，其材料线索虽有相关性，但本报告未完成其全文及公开证据的同等核验。CN112071847A、CN107611136A等较晚公开文件只用于术语发现，不用于证明截止日前的公开内容。未完成核验的线索不增加概率，多个相近材料方案也不按独立事件累乘成功率。

评估方法与法律依据

依据专利法第二十二条，新颖性采用单篇文件单独对比；创造性组合需分析区别特征、实际技术问题、技术启示和结合障碍。公开日在截止日之后的文件不作为本报告现有技术证据。按委托范围剥离引用特征的分析仅用于判断各项新增限定的抗辩强弱，正式无效程序仍须评估完整权利要求。

国家知识产权局 专利法第二十二条及无效宣告相关法条；国家知识产权局 创造性三步法修改解读。

停止条件为该项证据评估点值达到80%，或完成12轮补充检索后仍未达到80%。未触发的补充轮次不得计为已执行。概率可因公开文本内容、特征解释或证据组合可行性的复核结果而调整。

 


权利要求22

根据权利要求16所述的设备，其中所述导电部件包括金属。

技术特征:
Y 其中所述导电部件包括金属。 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B

权利要求22无效检索报告

单项记载特征的现有技术分析

早公开的三维存储器共源线已明确包含金属层，钨铝源导体文献提供独立佐证，本项材料限定的无效证据充分。

项目

本次结果

项目

本次范围

权利要求

22

公开日界限

早于2011年8月15日

评估概率

93%

判断区间

88%-96%

检索轮次

初检1轮 补检0轮

检索语言

中文 英文 日文 韩文

 

概率仅针对本项文字记载特征，不带入引用权利要求的其他限定。它是基于已核实证据的主观判断区间，不是统计胜诉率，也不代表完整从属权利要求被宣告无效的概率。

检索日期为2026年9月17日。符合日期条件的文件逐一核实公开日，不以优先权日或申请日替代公开日。

检索分析

检索范围与核心结论

本报告针对CN103782344B权利要求22单独记载的材料限定开展检索。原文为“22. 根据权利要求16所述的设备，其中所述导电部件包括金属。”已核对委托方PDF第3页，即权利要求书第2/4页。

按委托范围，仅评估“导电部件包括金属”，不并入权利要求16的块、串、柱、源极选择装置及源极栅极装置之间的限定，也不并入权利要求19的壁形状或权利要求20、21的半导体、多晶硅限定。为保持部件对应，检索聚焦于存储器源接触、共源线及其填充导体，而不以任意金属栅极或金属位线代替本项导电部件。

结论为93%，判断区间88%-96%。 该数值仅表示在上述单项限定口径下，以已核实早公开证据否定该材料限定独立可专利性的主观判断。D1在三维存储器共源线中明确公开金属层；D2、D3、D4分别明确公开钨、铝或钛钨源接触。点值已经超过80%，在初检第0轮停止，实际补充检索0轮。

“包括”不要求整个部件均由金属组成。金属层与其他材料构成复合导电部件也落入本次材料限定；但仅公开多晶硅，或者仅写明金属硅化物而没有可辨认的金属层，不作为本项首选证明。

四语检索式与执行记录

检索日期为2026年9月17日。Google Patents原生入口均附加before=publication:20110815，最终逐件按A公开版本首页核对，要求公开日严格早于2011年8月15日。站点限定检索中的年份或before文字仅用于召回控制，不替代公开日证据。

中文检索

原生检索式为：(共源线 OR 公共源极线 OR 源极接触) (金属 OR 钨 OR 铝) 存储器。

实际执行的站点限定检索式包括：site:patents.google.com/patent/ "公共源极线" "金属" "2011"；site:patents.google.com "共源线" "金属" "2010"；site:patents.google.com "公共源极线" "金属" "2011"。

中文同义词检索主要召回CN112420725B、CN107017261B、CN103680613B及其他较晚文件，未将其作为截止日前证据。中文词检索已执行，未声称存在独立中文早公开主证据。

英文检索

原生检索式为：("common source line" OR "source contact") (metal OR tungsten OR aluminum) memory。

实际执行的站点限定检索式包括：site:patents.google.com/patent/ "common source line" "metal" before:2011-08-15；site:patents.google.com "common source line" "metallic layer" "2011"。

后式命中D1 US20110090737A1。前式同时出现US20160336335A1等晚公开文件，已剔除。D1 Google Patents英文全文可读，进一步核对其A版PDF第25、27页的材料公开。

日文检索

原生检索式为：(共通ソース線 OR ローカルソース線 OR ソースコンタクト) (金属 OR タングステン) メモリ。

实际执行的站点限定检索式包括：site:patents.google.com/patent/ "共通ソース線" "タングステン" before:2011-08-15；site:patents.google.com "ローカルソース線" "タングステン" "2007"。

命中D3 JP2007141955A及D4 JP2008192890A。对LS源线段落与相邻位线段落作了区分，并核对日文A版PDF首页、段落及附图定位。

韩文检索

原生检索式为：("공통 소스라인" OR "공통 소오스 라인" OR "소스 콘택") (금속 OR 텅스텐 OR 알루미늄) 메모리。

实际执行的站点限定检索式包括：site:patents.google.com/patent/ "공통 소오스 라인" "금속" before:2011-08-15；site:patents.google.com "공통 소스라인" "텅스텐" "2006"。

命中D2 KR20060093974A；另有KR20070049731A等线索。D2已经包含源线材料的明确公开，其他线索未进一步作为本报告的核心证据或提高概率的依据。

数据库入口状态

四语Google Patents原生检索入口已实际请求，均返回HTTP 503，不能据此声称完成原生结果列表翻页。四语站点限定索引检索均成功返回结果；D1数据库全文成功读取，D2至D4通过数据库索引内容以及本任务留存的Google Patents原始A公开PDF独立复核。直接请求D2至D4全文亦遇访问错误，报告未将这些失败请求记为全文访问成功。原生入口、实际查询、请求状态与原始命中记录均已留存。

合格对比文件与证据定位

编号

公开文件

公开日

对本项的贡献

D1

US20110090737A1

2011-04-21

三维存储器共源线CSL明确含金属层，首选

D2

KR20060093974A

2006-08-28

NAND共源导体145c可采用钨、铝或多晶硅与钨叠层

D3

JP2007141955A

2007-06-07

接触多个源区的局部源线LS由金属例如钨形成

D4

JP2008192890A

2008-08-21

局部源线LS由钛膜17与钨膜18形成

 

D1 三维非易失性存储器的金属共源线

名称：3D non-volatile memory device and method for operating and fabricating the same，中文参考译名为“三维非易失性存储器及其操作和制造方法”。Google Patents原文；A公开PDF。

公开日2011年4月21日见PDF首页及数据库Publication date。[0047]位于PDF第25页，明确共源线CSL可以含金属层，降低源电阻并避免读取错误。[0083]-[0086]位于PDF第27页，其中[0086]右栏说明导电层填入共源沟槽成为CSL，并允许含金属层。短语“may include a metallic layer”直接限定CSL的材料。图8A位于PDF第15页，显示CSL与下选择线LSL为分立结构；图8C位于第16页，同一制造步骤的平面图可核实其连续源线身份。

对应对象是CSL本体，非下选择线LSL、接触插塞CP或通道67。金属层不是从附图阴影猜测所得，而有明确文字依据；[0083]-[0086]与图8A至8C属于同一制造步骤。D1未具体限定金属种类，不妨碍对应本项泛称“金属”。

D2 NAND闪存器件的钨或铝共源导体

名称：낸드형 플래시 메모리 소자 및 그 제조방법，中文参考译名为“NAND型闪存器件及其制造方法”。Google Patents原文；A公开PDF。

公开日2006年8月28日见首页“공개일자”。PDF第6页中部以“상기 하부 층간절연막(135) 내의”起首的段落，将沟槽140c的填充物明确标作共源线145c，并列明其可由多晶硅膜、钨膜、铝膜或多晶硅膜与钨膜叠层构成。随后还说明采用钨时可在其下设置Ti及TiN。PDF第8页下部再次给出制造材料，权利要求6见第12页。图1及图2a同在PDF第18页，显示145c位于源侧并接触有源区103c。

材料列表中钨、铝及多晶硅与钨叠层的各方案，均直接满足“包括金属”。纯多晶硅方案不用于本项金属限定的证明。未把上层金属布线190c或源选择栅120g当作145c。

D3 金属填充的局部源线

名称：半導体記憶装置及びその製造方法，中文参考译名为“半导体存储装置及其制造方法”。Google Patents原文；A公开PDF。

首页明确公开日为2007年6月7日。[0023]位于PDF第6页约第40至46行，说明细长槽中的局部源线LS由金属例如钨构成，并接触各共享源区S。[0040]位于第8页末，说明源线槽位置；[0041]段号在第8页末、正文接第9页顶端，明确在源线槽内填入金属性导电膜例如钨，并通过CMP形成LS。图2、图3在PDF第10页，分别给出平面及截面关系。

使用的是[0023]的局部源线材料，未用[0022]的钨位线替换对象。该实施例属于NOR背景，对本项材料限定有直接贡献，但不证明目标专利全部三维架构。

D4 钛钨复合局部源线

名称：半導体装置およびその製造方法，中文参考译名为“半导体装置及其制造方法”。Google Patents原文；A公开PDF。

首页公开日为2008年8月21日。[0022]-[0023]位于PDF第5页下部，明确源线槽15及LS：槽底、侧壁的钛膜17与内侧钨膜18组成该局部源线。[0035]位于第7页，说明相应沉积与平坦化工序；图2、图3位于PDF第9页。

LS经下方多晶硅层12与源区连接。该中间层不影响“包括金属”的对应，因为本次不将直接接触衬底的附加限定读入权利要求22。钨膜18提供明确金属证据，无需把界面反应生成的硅化物等同于金属；钛膜19、钨膜20属于漏接触，不用于源导体对应。

单项特征比对表

下表将一项材料限定拆为对象识别与材料公开两项核查事项，未添加权利要求16的技术特征。

核查事项

D1 US20110090737A1

D2 KR20060093974A

D3 JP2007141955A

源侧导电部件身份

CSL；[0083]-[0086]及图8A

填充140c的共源线145c；PDF第6页及图2a

接触源区S的局部源线LS；[0023]及图3

部件包括金属

[0086]明确允许金属层

第6、8页列明钨、铝或多晶硅与钨叠层

[0023]和[0041]明确金属例如钨

单篇公开完整性

同一CSL的对象和材料均直接公开

同一145c的材料选择，无跨对象拼接

同一实施例的结构和制造公开相互印证

主要保留意见

泛称金属，未具体金属种类

平面NAND，与目标完整架构不同

NOR结构，与目标完整架构不同

 

D4作为独立备援：对应部件为LS，材料为Ti 17与W 18，[0023]同一句已经同时给出部件身份与材料，亦覆盖本项限定。其多晶硅中间层与目标整体位置关系未经本次评估。

无效路线与组合分析

首选路线 D1单篇

针对剥离引用关系后的单项限定，以D1 [0086]对应“导电部件包括金属”，[0047]及图8A辅助确认其源导体身份和技术作用。该路线的核心是金属材料的直接公开，不需要多篇文献拼接以成立。可据此主张：本项新增材料限定已经见于截止日前公开的同领域三维存储器技术，不能单独提供区别贡献。

可能抗辩在于D1的源区、源选择结构及本专利导电部件周围结构不同。这些差别影响完整权利要求的最终无效判断，但不改变D1对本次单项材料的明确公开。正式提出新颖性无效理由时，必须另行对完整权利要求完成单篇全部特征比对。

备援路线 D2单篇或D3单篇

D2明确列举钨和铝，是较泛称“metallic layer”更具体的材料实现；D3以源线槽内钨填充给出另一独立实现。两者均可单独用来削弱本项材料限定的区别贡献。使用其中一篇时，应保持对应的是源导体145c或LS，不混用文件内的金属栅或位线。D4为复合金属源线的额外备援。

创造性备选组合 D1与D2

如对D1只列金属层而未详述选材实现提出质疑，可提出D1加D2的创造性备选路线。D1作为同领域三维存储器基础已明确提出减小共源线电阻的需求与采用金属的方向；D2给出相同源线功能的钨、铝和多晶硅与钨叠层实施手段。能够从该需求自然引出“如何以已知导电填充材料实现低电阻源线”的技术问题。

结合启示来自两篇中相同的源线导电功能及D1的明确降阻教导。本次组合限于源导体材料选择，不把D2的平面存储阵列迁移成D1的三维架构。潜在障碍包括工艺温度、填槽深宽比、界面接触和金属扩散要求，需要按具体制造流程核对；仅凭“都是存储器”不足以论证任意结构组合。由于D1已经直接公开金属，组合不是首选新颖性理由，也不用于人为提高概率。

概率评估与停止记录

综合点值为93%，判断区间88%-96%，属于证据明确、单项范围较宽的情况。该区间为专业判断的敏感范围，没有统计样本或频率学置信含义，各篇证据概率不相加或相乘。

支持高于80%的实质理由有三项：第一，D1在截止日前的A公开文本直接把金属层赋予三维存储器CSL；第二，D2至D4为不同早公开文献，提供具体金属源导体实现；第三，本项未限定金属种类、含量、层厚或与其他材料的比例，证据无须通过精确参数推断才能覆盖。

没有评为确定成功，是因为“导电部件”的解释仍需保持与专利语境一致，外文译文与证据提交形式也可能发生争议，且本次明确排除了完整引用关系的评估。Google Patents原生结果列表请求失败限制检索覆盖程度，但核心已知A公开文件的日期、材料段落和部件身份已通过原文独立核对。

轮次

已执行工作

评估结果

决策

初检第0轮

四语索引检索及四篇A公开文件核验

93%，区间88%-96%

达到80%，停止

补充第1至12轮

未触发，未执行

不评估

不计作已检索

 

如后续复核否定D1对象对应或提交证据的真实性，应重新评估而非保持原点值。届时优先用D2的145c与D3的LS复核；本轮没有低于80%的结果，故不启动补充轮次。

排除文件与证据边界

US20160336335A1为2016年公开，其源线金属内容不作为2011年8月15日前证据。US8730727B2于2014年公开，虽与D1同族，本报告仅使用已在2011年4月21日公开的US20110090737A1内容。中文检索召回的CN112420725B、CN107017261B及CN103680613B等较晚文本未纳入主证据；不会将其优先权日或引文时间当作公开日。

本报告的公开日均来自指定A公开版本，外文中文名称及技术表述为参考译文。D1至D4支持的是“源侧导电部件含金属”这一单项限定；本报告不声称任何一篇已经公开CN103782344B权利要求16加22的完整技术方案。

评估方法与法律依据

依据专利法第二十二条，新颖性采用单篇文件单独对比；创造性组合需分析区别特征、实际技术问题、技术启示和结合障碍。公开日在截止日之后的文件不作为本报告现有技术证据。按委托范围剥离引用特征的分析仅用于判断各项新增限定的抗辩强弱，正式无效程序仍须评估完整权利要求。

国家知识产权局 专利法第二十二条及无效宣告相关法条；国家知识产权局 创造性三步法修改解读。

停止条件为该项证据评估点值达到80%，或完成12轮补充检索后仍未达到80%。未触发的补充轮次不得计为已执行。概率可因公开文本内容、特征解释或证据组合可行性的复核结果而调整。

 


权利要求23

一种包括源极栅极的方法，其包括： 将第一漏极选择栅极偏置为高于0伏的第一电压，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间； 将第二漏极选择栅极偏置为大致0伏，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从共用源极延伸的包括半导体材料的一相应柱相关联的相应多个电荷存储装置； 将所述共用源极偏置为大致0伏； 将源极栅极偏置为高于所述第一电压的第二电压，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间； 将第一源极选择栅极偏置为所述第一电压，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间； 将第二源极选择栅极偏置为大致0伏，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间； 将多个第一存取线偏置为高于所述第二电压的第三电压，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间； 将第一存取线中的选定一者偏置为介于0伏与所述第一电压之间以读取至少部分地由所述选定第一存取线环绕的所述第一多个串中的电荷存储装置；及将多个第二存取线偏置为所述第三电压，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按照你给的截止日 2011-08-15（不含当日以后公开） 和“先补结构、再核读取偏置”的思路，我把英文公开文本及相关引证族重新筛了一遍。结论比较明确：

在本轮检索到的截止日前英文专利中，尚未找到一篇单独文件同时直接公开：
“两个柱串组各自独立 SGS + 一个再位于二者下方、共同环绕两组柱体的第三个共用源极栅极”，并且在同一次读取中进一步给出

\[ 0<V_{\rm selWL}<V_1<V_2<V_3 \]

其中 \(V_1\) 加在已选组 SGD/SGS，\(V_2\) 加在共用源极栅极。

换言之，最关键的两个缺口仍然是：(1) 三个可区分的源端栅极在同一结构中的直接公开；(2) 读取时共用源极栅极 \(V_2\) 明确高于已选组 SGS/SGD 的 \(V_1\)。

1. 结构检索结果

英文文献 公开日 可直接利用的结构 与目标结构的差别
US20100195395A1 2010-08-05 竖直 NAND 串；不同串/行具有相应的 GSL，第一行和第二行的 GSL 可区分；还公开一串中多个 ground-select transistor 很适合补“两组独立 SGS”这一半，但没有再在两组 SGS 与共用源之间设置一个同时服务两组的第三共用 source gate。谷歌专利
US20090310425A1（CN101651144A 英文族） 2009-12-17 多根竖直 pillar 穿过板状 lower select plate；该 lower select plate 在水平方向至少部分环绕柱体；构成 global lower select line GLSL 很适合补“共同环绕多根柱的下层共用栅”这一半；但源端只有该共用 lower-select 层，没有位于其上方的两组独立 SGS。谷歌专利
US20110090737A1 2011-04-21 板状 lower select line LSL 位于竖直存储串下方，多根竖直串经过该层；另有 upper select line；下端接 common source line 又一篇较好的“板状共同下层源端栅”文献，但仍缺“两组独立 SGS + 下方共同 source gate”串联的三级结构。谷歌专利
US20100207194A1 2010-08-19 竖直 NAND 柱源端设置上下两层 lower select gates LSGA/LSGB，沿同一柱形成两个 lower-select transistor 证明截止日前已有“同一竖直柱源端多个串联选择栅”的结构，但两个栅的共享/分组关系不是“组别 SGS + 跨两组共用 gate”。谷歌专利
US20110194357A1 2011-08-11 每个竖直 NAND 串在 word lines 与 common source 之间设两个 GSL 层；不同串行的 GSL 可分别控制 几何位置非常接近，但两个 GSL 层均按行/组区分，并没有一个跨两组统一的第三 source gate。谷歌专利
US20080315296A1 2008-12-25 有 upper/lower source-select-gate 层 SGSu/SGSd 容易误判。两层是横向错位布置；单根柱实际只对应一个 SST，不是同一柱串联穿过两个源端选择栅，不宜拿来补三栅结构。谷歌专利

这里最值得组合观察的是 US20100195395A1 + US20090310425A1/US20110090737A1：前者给出“不同串组的源端选择控制”，后两者给出“跨多根竖直柱的板状共用下层选择栅”。但这是跨文件拼合；在截止日前的单一英文公开中，我没有找到把这两种结构明确叠在一起、形成“SGS-A、SGS-B、common source gate”三个可区分栅极的直接披露。

作为比对基准，CN103782344B 的对应英文族后来确实把这种关系写得非常明确：SGS 340、370 分别环绕不同柱组，而其下方另有 source gate 350，后者环绕整个 block 的柱体，并且这些栅极彼此由介质分隔。谷歌专利 但该族的优先权节点为 2011-08-15，因此只能用来确认你要找的结构含义，不能作为截止日前英文公开。

2. 同一次读取操作的电压关系复核

这里结果更容易区分。

**US20100124116A1（2010-05-20）**是目前对“选串/非选串读取偏置”最干净的截止日前证据之一。读取时，非选 SGD、SGS 保持 ground；已选 SGD、SGS 加 \(V_{sg}>0\)；source line 保持 ground；未选 word line 加 \(V_{read}\)（实例约 4 V）；选中字线保持 ground。也就是说，它直接支持：

  • 已选组 SGD > 0；
  • 已选组 SGS > 0；
  • 非选组 SGD ≈ 0；
  • 非选组 SGS ≈ 0；
  • source ≈ 0；
  • 未选 WL 为正的 pass/read 电压。谷歌专利

但它没有独立的 common source gate，因此无法给出最重要的 \(V_2>V_1\)。

US20090310425A1 / CN101651144A 的读取表同样值得保留。READ 条件中：selected WL＝0，unselected WL＝\(V_{READ}\)，selected USL＝\(V_{READ}\)，unselected USL＝GND，LSL＝\(V_{READ}\)，CSL＝GND，well＝GND。谷歌专利

这篇恰好说明一个重要的反面结论：即使把其 global LSL 看作“共用下层源端栅”的最接近物，其 LSL 电压并没有高于 selected select gate；二者同为 \(V_{READ}\)。所以它不能支持 \(V_2>V_1\)。

US20110090737A1 在读取时也明确：common source CSL 和 well 接地；读目标串时打开对应 LSL 和 USL，未选串的相应选择线关闭/浮置，并向选中字线施加 sensing voltage、其他字线施加 turn-on voltage。谷歌专利 这能继续补“共用源≈0 + 选择/非选择串控制”，但没有给出你要求的数值层级 \(V_{\rm common\ source\ gate}>V_{\rm selected\ SGS}\)。

3. 对“共用源极栅极高于已选 SGS/SGD”的专项结果

这里我认为应当严格区分“同一次读取直接公开”和“其他操作中的类似电压思想”。

截止日前最接近的一篇是 US20110194357A1（2011-08-11）。其竖直 NAND 串在源侧有两个 GSL，并明确在擦除控制中让更靠 common source 的 GSL取 \(V_{m3}\)，靠近 word-line 一侧的另一 GSL 取 \(V_{m4}\)，且

V_{m3}>V_{m4}. \] :chatgpt-content-reference{index="10"} 这说明在截止日前已有“**外侧/更靠源端的源侧栅采用比内侧源端选择栅更高的电压**”的技术披露。但是有两个不能忽略的区别：第一，它是**擦除操作，不是读取**；第二，更靠源端的 GSL 仍按串组/行区分，并非共同环绕两个串组的统一 source gate。因此它只能作为“高外层源端栅电压”概念线索，不能填掉 claim 23 的读取限定。 **US20100207194A1** 也给出两层 lower-select gate 使用不同选择电压、其中有较高 \(V_{SG2}\) 的方案，进一步证明“源侧多栅采用不同、高低选择电压”本身在截止日前存在；但同样不是你所要求的完整读取表，也不是“两组 SGS + 一个跨组共用 source gate”的拓扑。:chatgpt-content-reference{index="11"} ### 4. 按 claim 23 的电压条件逐项判断 | Claim 23 读取要素 | 截止日前英文文献情况 | |---|---| | 第一组 SGD＝\(V_1>0\) | **有较强直接依据**：US20100124116A1 | | 第一组 SGS＝\(V_1>0\) | **有较强直接依据**：US20100124116A1 | | 第二组 SGD≈0 | **有较强直接依据**：US20100124116A1 | | 第二组 SGS≈0 | **有较强直接依据**：US20100124116A1 | | common source≈0 | **多篇直接支持**：US20100124116A1、US20090310425A1、US20110090737A1 | | 独立 common source gate＝\(V_2\) | 有“共用 lower gate”的结构近似文献，但尚未与两个独立 SGS 同时出现 | | **\(V_2>V_1\)** | **未找到同一次读取中的直接公开**；US20110194357A1 只在擦除中给出 source-adjacent gate > inner gate | | 其他 WL＝\(V_3>V_2\) | **未找到与上述 common source gate 同一次读取下的完整层级** | | selected WL 满足 \(0<V_{\rm sel}<V_1\) | 早期强相关读表往往给 selected WL＝0，而非严格大于 0；尚未补齐 | 作为校验，目标专利自己后来的 Table 1 给出的典型量级正是：已选 SGD/SGS 约 **4 V**、source gate 约 **5 V**、其余 access lines 约 **6 V**，而 selected access line 为约 0–3 V；因此你的重点“5 V common source gate > 4 V selected SGS/SGD”没有理解偏差。:chatgpt-content-reference{index="12"} ### 5. 本轮检索后的实用判断 如果目的是继续**优先补结构缺口**，目前最有价值的截止日前文献链是： **US20100195395A1** → 证明两组/多组竖直串的独立源端选择控制； **US20090310425A1 或 US20110090737A1** → 证明多根竖直柱共同穿过、由板状栅控制的共用下层源端 gate； **US20100207194A1 / US20110194357A1** → 证明源端可以存在两个垂直串联选择栅，其中后一篇还给出“更靠源的一层取更高电压”的具体关系。 但截至目前，**尚不能把任何一篇 2011-08-15 前的英文公开标记为 claim 23 所述“三个源端栅极结构”的完整单篇命中；同样尚未找到一篇在读取操作中直接给出 \(V_1<V_2<V_3\) 全链条，尤其是 \(V_{\rm common\ source\ gate}>V_{\rm selected\ SGS/SGD}\)。** 因此，如果按证据强弱整理，我会把 **US20100195395A1、US20090310425A1、US20110090737A1、US20110194357A1** 作为本轮四篇核心补充文件；**US20100124116A1** 专门作为读取偏置表的强部分证据；US20100207194A1 作为“双层源侧选择栅”结构补强。这里是技术检索与文献对照结论，不涉及专利有效性或法律上的组合判断。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按你上一轮的判定口径，我这次只把日本公开公报本身在 2011-08-15 之前公开的文献作为有效候选；同族 US/CN 已在截止日前公开、但 JP 公报晚于截止日的，不混入本轮结果。

本轮结论是：尚未检得一篇截止日前的 JP 公报，在单一实施例中同时直接公开“两个串组各自独立 SGS + 位于二者与共用源之间、共同作用于两组柱体的第三个共用源极栅极”，并进一步在同一次读取中给出 \(V_1<V_2<V_3\)，特别是 \(V_{\text{common source gate}}>V_{\text{selected SGS/SGD}}\)。 但找到的几篇日文文献对结构缺口和读取偏置都很有价值。

一、优先保留的日文文献

JP公开号 公开日 关键公开 与权23的关系
JP2007266143A 2007-10-11 竖直柱状半导体 NAND；SGS 可为板状共用结构，也可分割为相互绝缘的独立结构；读取时明确区分 selected / unselected SGD、SGS 读取偏置最强部分命中，但“共用 SGS”和“分组 SGS”是替代结构，不是同时存在的两层源端栅
JP2010114113A 2010-05-20 多根 silicon pillar 穿过板状下部选择栅 LSG；LSG 位于 WL 堆栈与 cell source CS 之间；LSG 也可改成分割结构 共用/板状源端栅的强结构证据，但只有一层 LSG
JP2010118580A 2010-05-27 竖直 NAND，明确 selected SGD/SGS 与 unselected SGD/SGS 的读取偏置 读取控制强补充，没有第三 common source gate
JP2010192569A 2010-09-02 直线形竖直 NAND；源侧具有上下两层 LSGA、LSGB，两层阈值不同，用来区分柱串 源端双栅结构最强命中，但并非“两组独立 SGS + 第三个全局共用栅”

下面逐篇说明。

1. JP2007266143A——目前最值得保留的日文读取文献

JP2007266143A，《不揮発性半導体記憶装置及びその製造方法》，东芝，公开日 2007-10-11。公报明确是柱状半导体构成的三维 NAND memory string。谷歌专利
JP2007266143A（Google Patents）

结构上，它明确说 SGS 可以是板状平面配线结构；同时又给出变形例，SGS 可以分别绝缘分割，SGD 也可以分别分割。也就是说，截止日前已经明确认识到：

  • 多个竖直柱共用一个板状 SGS；
  • 或者各组/各串使用彼此独立的 SGS。

但公报把这两种作为替代配置，没有在“独立 SGS”下面再增加另一块同时跨多个柱的 common/global source gate。谷歌专利

它的读取部分尤其重要。针对选中 MTr321，公报明确给出：

  • selected SGD1、SGS1 = \(V_{dd}\)，例如约 3.0 V；
  • other SGD、SGS = \(V_{off}\)，例如 0 V；
  • source line SL = 0 V；
  • selected WL3 = 0 V；
  • other WL = \(V_{read}\)，例如 4.5 V；
  • selected bit line 约 0.7 V。patents.google.com

因此，与权23读取条件逐项对照：

权23条件 JP2007266143A
第一组 SGD＝\(V_1>0\) 是：约3.0 V
第一组 SGS＝\(V_1>0\) 是：约3.0 V
第二组 SGD≈0 是
第二组 SGS≈0 是
common source≈0 是：SL=0 V
common source gate＝\(V_2>V_1\) 无该独立栅
其他 WL＝\(V_3>V_2\) 给出 4.5 V > 3.0 V，但中间没有 \(V_2\)
selected WL 满足 \(0<V<V_1\) 否，明确为0 V

所以这篇非常适合证明“选组选择栅正压、未选组选择栅 0、源线 0、pass WL 更高”这一读取框架，但不能证明关键的第三 source gate 和 \(V_2>V_1\)。

2. JP2010192569A——截止日前最强的“源端双栅”日文结构文献

JP2010192569A，公开日 2010-09-02。谷歌专利
JP2010192569A（Google Patents）

第三实施例明确把半导体柱做成彼此独立的直线形 NAND string，在存储单元堆栈与半导体基板/源侧之间设置 lower select gate。更重要的是，该 lower select gate 明确由两层组成：

  • LSGA：下侧的上层选择栅；
  • LSGB：下侧的下层选择栅。谷歌专利

两层具有不同阈值，并且对于 SP1/SP2 和 SP3/SP4，LSGA、LSGB 对应的选择晶体管被配置成互补的 enhancement/depletion 类型，从而能够区分选择四根 semiconductor pillars。谷歌专利

这篇的重要性在于，它直接证明在 2010 年的日本公开文献中已经存在：

竖直直线 NAND 柱 + 在 memory stack 与 source/substrate 之间串联设置两个不同 lower/source-side selection gate layers。

但它仍与权23有一个本质区别：LSGA、LSGB 两层都属于串选择体系，用阈值编码完成柱串选择；没有把其中一层公开为“位于两个分别独立 SGS 下方、由两组共同使用的 global/common source gate”。

换句话说，它能证明“一根竖直串源端可以连续经过两个不同栅”，却还不能证明你要求的拓扑：

\[ SGS_A,\quad SGS_B,\quad \text{以及共同的 }G_{source} \]

这三个彼此可区分的电极。

3. JP2010114113A——“板状共用下部栅”结构证据很强

JP2010114113A，《半導体記憶装置》，公开日 2010-05-20。谷歌专利
JP2010114113A（Google Patents）

这篇的结构特别值得用来补“共用源极栅”这一半：

  • word-line conductive layers WL 和 lower select gate LSG 均可做成平行于 XY 平面的板状结构；
  • 多根 silicon pillars SP 贯穿整个 stacked body；
  • pillar 下端连接 cell source CS；
  • 因此 LSG 正好处于存储单元堆栈与 cell source 之间。谷歌专利

从几何关系看，它非常接近权23的“位于存储单元与共用源之间、至少部分环绕多根柱体的 common source-side gate”。

但公报同时说，LSG 或者也可像 USG 一样分割成多个部分。也就是说：

板状共同 LSG 与 分割 LSG 仍然是替代方案，而不是“上面两个分组 SGS + 下面再有一个板状 common LSG”的叠层结构。谷歌专利

因此它适合作为“共享、板状、环绕多柱的 source-side gate”结构补强，不能单独证明“三个可区分源端栅”。

4. JP2010118580A——第二篇很强的 selected/unselected read-bias 文献

JP2010118580A，《不揮発性半導体記憶装置》，公开日 2010-05-27。谷歌专利
JP2010118580A（Google Patents）

其读取时序直接写明：

  • 初始 source line SL、selected WL、selected SGD、selected SGS 均为 Vss；
  • unselected SGD、SGS 也保持 Vss；
  • 随后 unselected WL 升到 \(V_{read}\)，例如约 4 V；
  • selected SGD 升到 \(V_{sg}\)；
  • selected SGS 随后也升到同一 \(V_{sg}\)；
  • selected WL 在该读取过程中保持接地。谷歌专利

所以同样直接支持：

\[ SGD_{\rm sel}=SGS_{\rm sel}>0, \quad SGD_{\rm unsel}=SGS_{\rm unsel}\approx0, \quad SL\approx0, \]

并且 unselected WL 使用较高 pass/read 电压。

但它还是只有普通 source-side SGS，不存在一个与 SGS 电气上独立的 common source gate，因此仍不能建立：

\[ V_{\rm common\ source\ gate}=V_2>V_1. \]

三个源端栅是否已经被截止日前 JP 文献直接公开？

本轮结果可以比较明确地分成三块：

JP2007266143A 给你
“独立分组 SGS”或“板状共同 SGS”，但不是二者叠加；

JP2010114113A 给你
“多柱共同穿过的板状 lower source-side gate”，但没有其上方两个独立 SGS；

JP2010192569A 给你
“同一竖直柱源侧连续两个 lower gate layers”，但两层都属于选择编码结构，并没有“两个组别 SGS + 第三个跨组 global source gate”的关系。

因此，本轮在 2011-08-15 前 JP 公开文本中，仍然没有找到可以直接确认 SGS-A、SGS-B、common-source-gate 三者同时存在且彼此可区分的单篇命中。

一个非常重要的截止日外“近乎正中”文献

检索中出现了 JP2012146350A，它很值得记录，但绝对不能计入你的截止日前集合。

该申请优先/申请日是 2011-01-07，可是 JP 公报直到 2012-08-02 才公开。谷歌专利

其第二实施例明确写道：

在普通 source-side select gate SGS 与 source line SL 之间，另外设置一个 global source-side select gate G-SGS；G-SGS 被相邻两个 NAND strings 的柱状部共享。

而且 G-SGS 由与普通 SGS/SGD 不同的独立驱动电路控制；公报符号说明更直接把 G-SGS 称为“第3选择栅”。谷歌专利
JP2012146350A（Google Patents）

这篇实际上很好地验证了你要求检索的那个结构概念本身：

\[ \text{memory cells} \rightarrow SGS \rightarrow G\!-\!SGS \rightarrow SL. \]

尤其是它明确采用“global source-side select gate”“third selection gate”这样的术语。

但由于 2012-08-02 才公开，不能用作 2011-08-15 前公开的日文文献。

同样需要排除的是 JP2011165308A：虽然其英文同族 US20110194357A1 在 2011-08-11 已公开，但 JP2011165308A 的日本公开日是 2011-08-25，晚于你的截止日 10 天，因此不能把美国同族的公开日“借给”日本公报。谷歌专利

本轮对权23读取电压的最终核对

以目前找到的截止日前日文证据看，能够比较扎实地补到：

\[ \boxed{ SGD_{\rm selected}=SGS_{\rm selected}=V_1>0 } \]\[ \boxed{ SGD_{\rm unselected}\approx SGS_{\rm unselected}\approx0 } \]\[ \boxed{SL\approx0} \]

以及

\[ V_{\rm pass/unselected\ WL}>V_1 \]

JP2007266143A甚至给出了很清楚的数值实例：

\[ SGD_{\rm sel}=SGS_{\rm sel}\approx3.0\ {\rm V} \]\[ SGD_{\rm unsel}=SGS_{\rm unsel}\approx0 \]SL=0,\qquad WL_{\rm unselected}\approx4.5\ {\rm V}, \qquad WL_{\rm selected}=0. \] :chatgpt-content-reference{index="19"} **仍然没有补到的核心链条是：** \[ \boxed{ SGD/SGS_{\rm selected}=V_1 < G_{\rm common-source}=V_2 < WL_{\rm pass}=V_3 }

尤其是“同一次读取中，独立 common source gate 的 \(V_2\) 高于 selected SGS/SGD 的 \(V_1\)”，本轮截止日前日文文献仍未检得直接依据。

因此，就下一步补充检索价值而言，JP2007266143A + JP2010192569A + JP2010114113A 是目前最值得保留的日本三件套：前者补“分组选串 + 读电压”，第二篇补“同柱源端双层栅”，第三篇补“板状共用下层源端栅”。JP2010118580A可作为读取时序的独立交叉验证。这个结论仅是专利文献技术检索和要素比对，不作法律上的新颖性或创造性判断。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按照你前两轮的同一标准，我把韩国公开文本限定为韩国公报本身在 2011-08-15 之前已经公开，并用韩文术语“수직 NAND / 반도체 기둥 / 하부 선택 게이트 / 접지 선택 / 공통 소스 / 로컬·글로벌 접지 선택 / 읽기 전압”等反查，同时追了 CN101651144A、US20100195395A1 等已知文件的韩国同族和引证链。

本轮结论是：尚未检得一件截止日前韩国专利文献，在单一实施例中同时直接公开权利要求23所需的三个可区分源端栅——第一组独立 SGS、第二组独立 SGS，以及位于二者与共用源之间、共同作用于两组柱体的第三“共用源极栅极”——并在同一次读取中进一步满足 \(V_1<V_2<V_3\)，特别是 \(V_{\text{common source gate}}>V_{\text{selected SGD/SGS}}\)。

但韩国文献中有几件部分命中相当强。

1. 建议优先保留的韩国文献

韩国公开号 公开日 最有价值的公开 对权23的主要缺口
KR20070096972A 2007-10-02 竖直柱 NAND；SGS 可板状共用，也可分割独立；读取时 selected SGD/SGS≈3.0 V、其他选择栅≈0、SL=0、未选 WL≈4.5 V 读取偏置最强，但只有一层 SGS；共用型与独立型 SGS 是替代方案，不是“局部 SGS + 下层共用 gate”叠加
KR20090128776A 2009-12-16 多柱共同穿过的 lower selection plate LS_PT；位于存储单元与源/阱侧之间；读取时 LSL、selected USL、unselected WL 都为 \(V_{READ}\) “共用下层源端 gate”很强，但没有两个独立 SGS；而且 LSL 并不高于 selected select gate
KR20100089014A 2010-08-11 每条竖直 NAND 串源端可串联至少两个 ground-select transistors TG1/TG2；还公开 GSL1/GSL2 分开控制 “同柱源端两个栅”很强，但不是“两串组各自 SGS + 再共同一个第三 gate”
KR20100094384A 2010-08-26 直线形独立竖直 NAND 柱；存储堆栈下方明确有上下两层 LSGA/LSGB 又一件源端双层栅强证据，但两层用于阈值编码/选串，不具有目标的 local-SGS/global-source-gate关系
KR20100054742A 2010-05-25 同一次读取中 selected SGD/SGS=\(V_{sg}>0\)，unselected SGD/SGS=0，SL=0，unselected WL≈4 V 很强的读偏置证据，但没有第三 common source gate
KR20110042526A 2011-04-27 每个 block 多串共享一个平板型 lower select line LSL；CSL 接地；读取时 selected/unselected strings 通过 LSL/USL 控制 很接近“共用下层 source-side gate”，但缺其上方两组独立 SGS
KR20100096865A 2010-09-02 竖直 active patterns；多个 line-type lower select gates 可相互独立控制；common source region 与其相邻 可补“独立 source-side select groups”，仍只有一层 lower select gate

下面是几个最关键文件的详细核对。

2. KR20070096972A：目前最强的韩国“读取电压表”命中

KR20070096972A 于 2007-10-02 公开。其结构是竖直柱状 semiconductor memory strings；公报明确说 source-side select gate SGS 可以采用平板型布线结构，也明确给出变形例，把各 SGS 分割成相互绝缘的结构。也就是说，韩国截止日前已有“共同 SGS”和“独立 SGS”两种设计思想，但它们在这里是替代实施方式，没有上下同时叠加。谷歌专利

其读取实施例非常接近你指定的偏置框架。读取 MTr321 时：

\[ SGD_1=SGS_1=V_{dd}\approx3.0\rm V \]\[ SL=0,\qquad SGD_{\rm unselected}/SGS_{\rm unselected}\approx V_{off}=0 \]\[ WL_{\rm selected}=0,\qquad WL_{\rm unselected}=V_{read}\approx4.5\rm V . \]

公报还明确说明例如 SGD2 为 \(V_{off}\)，使未选串无电流。谷歌专利

所以它直接补到：

\[ V_{\rm selected\ SGD} = V_{\rm selected\ SGS} >0, \]\[ V_{\rm unselected\ select}\approx0,\qquad SL=0, \]

以及

\[ V_{\rm unselected\ WL}>V_{\rm selected\ select}. \]

但这里没有位于 SGS 与 SL 之间的另一个独立 common-source gate，因此不存在所需的中间一级 \(V_2\)。而且 selected WL 明确为 0 V，不是权23要求的严格 \(0<V_{\rm selectedWL}<V_1\)。谷歌专利

3. KR20090128776A：最重要的“共用下层源端栅”韩国文件

这就是 CN101651144A / US20090310425A1 的韩国同族，韩国公报 KR20090128776A 于 2009-12-16 公开。谷歌专利

结构上，多根 active pillars PL 贯穿存储堆栈。靠近 well/source 一侧设有 lower selection lines LSL，这些 LSL 可以电连接在一起、形成等电位的 lower selection plate LS_PT。公报进一步明确，LSL/LS_PT 控制 source region 与 active pillars 之间的电连接，而且最下面的 gate conductive film 可直接作为 LSL/LS_PT；其结构可以是 plate-shaped。谷歌专利

这一点很适合补：

“位于竖直存储单元下方、对多根竖直柱共同起作用的板状 source-side gate”。

但是它只有这一层 lower-source selection structure，没有在其上方再设置分别属于第一、第二串组的两个独立 SGS。

更关键的是，它的读取电压反而能够排除 \(V_2>V_1\) 的直接读取披露。读取时公报明确规定：

\[ Sel.WL=0 \]\[ Unsel.WL=V_{READ} \]\[ LSL=V_{READ} \]\[ Sel.USL=V_{READ} \]

而

\[ Unsel.USL=0,\quad CSL=0,\quad Well=0. \]

也就是说，即使把 LSL 当作最接近“common source gate”的早期元件，其读取电压也是：

\[ V_{\rm LSL}=V_{\rm selected\ USL}=V_{\rm unselectedWL}=V_{READ}, \]

不是

V_{\rm common-source-gate}> V_{\rm selected-select-gate}. \] :chatgpt-content-reference{index="5"} 这件文献因此非常重要：**结构方向接近，但恰恰不能提供你重点寻找的 \(V_2>V_1\)。** --- ## 4. KR20100089014A：源端两个选择晶体管，非常值得保留 **KR20100089014A，《수직 구조의 비휘발성 메모리 소자 및 그 동작방법》** 于 **2010-08-11** 公开，是 **US20100195395A1** 的韩国族。:chatgpt-content-reference{index="6"} 这篇在结构方面比一般 SGS 文献更接近缺口。它明确写出竖直 NAND string 可具有： > 至少一对 ground select transistors **TG1、TG2**， 并且 TG1、TG2 位于 memory cells 与 common source line CSL 之间。最初实施例中二者可以共同连接到同一 GSL、如一个晶体管一样联动。:chatgpt-content-reference{index="7"} 更值得注意的是另一实施例明确把 TG1、TG2分开： - TG1 接第一 ground-select line GSL1； - TG2 接第二 ground-select line GSL2； - 两个 ground-select transistors **可以彼此分离并独立工作**。:chatgpt-content-reference{index="8"} 因此它能直接证明，截至 2010 年韩国公开中已经存在： \[ \text{memory cells}\rightarrow TG_1\rightarrow TG_2\rightarrow CSL

这样的同一竖直串源端连续两个不同选择栅。

但仍不能把 TG1/TG2解释成权23需要的：

\[ SGS_{\rm group1},\quad SGS_{\rm group2},\quad G_{\rm common} \]

三个栅。它的 TG1/TG2 是同一串内的两个串联 ground-select transistors，而不是“两组串各自一个 SGS，然后二者下方再共享一个第三 source gate”。

其普通读取描述也只是给 SSL 和 GSL 施加导通电压、selected cell 加 reference voltage、其他 cells 加 pass voltage，没有目标三级 \(V_1<V_2<V_3\) 表。谷歌专利

5. KR20100094384A：另一件很强的“源端双层栅”

KR20100094384A 于 2010-08-26 公开。第三实施例采用彼此独立的直线型 vertical NAND strings，并在存储堆栈 ML 与 substrate/source side 之间设置 lower selection gate。谷歌专利

它进一步明确：

\[ LSG=LSGA+LSGB \]

即 lower-select structure 具有上下两层：

  • upper lower-select gate LSGA；
  • lower lower-select gate LSGB。

二者阈值不同，并通过 enhancement/depletion 的组合来区分 SP1～SP4 的柱串。谷歌专利

所以它是非常好的“同一竖直柱源端存在两个可区分 gate layers”证据。

但 LSGA/LSGB 都用于同一柱串的选择编码，并没有公开其中一个是第一/第二组各自 SGS、另一个是对两组统一的 common source gate。因此仍不能把三个目标电极闭合。

6. KR20100054742A：另一篇很干净的读取偏置证据

韩国公开 KR20100054742A 的公开日为 2010-05-25。谷歌专利

它在同一次读取操作中明确记载：

初始时：

\[ SL=0, \quad WL_{\rm selected}=0, \]\[ SGD_{\rm selected}=SGS_{\rm selected}=0 \]

以及

\[ SGD_{\rm unselected} = SGS_{\rm unselected}=0. \]

随后读取：

\[ WL_{\rm unselected}=V_{read}\approx4\rm V, \]\[ SGD_{\rm selected}=V_{sg}, \]

随后

\[ SGS_{\rm selected}=V_{sg}. \]

未选 SGD/SGS 继续保持 Vss。谷歌专利

因此它很直接地支持：

\[ SGD_{\rm selected} = SGS_{\rm selected} =V_1>0, \]\[ SGD_{\rm unselected} = SGS_{\rm unselected}\approx0, \]\[ SL\approx0, \qquad WL_{\rm unselected}>0. \]

但它还是没有第三 source gate，所以无法证明：

\[ V_{\rm common-source-gate}=V_2>V_1. \]

而 selected WL 同样维持在 ground，不能满足严格的 \(0<V_{\rm selWL}<V_1\)。谷歌专利

7. KR20110042526A：共享平板型 LSL，但仍缺 local SGS

KR20110042526A 于 2011-04-27 公开。谷歌专利

它明确写出同一 memory block 的多个 strings 共享同一个平板型 lower select line LSL。在读取中，CSL 和 WELL 接地；selected string 通过 LSL 和 USL 导通，而不含目标 cell 的 string 可通过关闭 LSL/USL 隔离。特别地，因为同一 block 共享 LSL，有时未选 string 的 LSL 也会因另一个 selected string 而处于 ON 状态，此时靠 USL 关闭未选串。谷歌专利

因此这是很好的：

多根竖直串 + 共用 plate LSL + common source + read selection

证据。

但它的拓扑仍然是：

\[ \text{memory cells}\rightarrow LSL_{\rm common}\rightarrow CSL, \]

而不是：

\[ \text{memory cells} \rightarrow SGS_{\rm group} \rightarrow G_{\rm common} \rightarrow CSL. \]

所以缺的仍然是“共用 gate 上方两个独立 SGS”。

8. KR20100096865A：独立下部选择栅的另一条韩国路线

KR20100096865A 于 2010-09-02 公开。它明确公开多个竖直 active patterns 穿过 lower select gate、cell gates 和 upper select gate。第三实施例进一步把 lower select gates LSGL 做成相互横向分离的 line structures，并明确规定：

各 LSGL 可以彼此独立控制，并分别提供不同 operating voltages。

公报还说明 common source region CSL 位于这些 lower select gates 之间。谷歌专利

读取时，它明确利用这种独立 LSG 控制，将连接到 selected bit line 的未选 cell strings 的 lower select gates 施加 turn-off voltage。谷歌专利

所以它适合补“不同竖直串组的 source-side gates 可以独立控制”，但同样没有再在这些独立 LSG 下方设置另一个共同环绕两组柱体的独立 gate。

按权23的读取限定逐项核对

权23目标限定 2011-08-15前韩国文献
第一组 SGD=\(V_1>0\) 直接命中：KR20070096972A、KR20100054742A
第一组 SGS=\(V_1>0\) 直接命中：同上
第二组 SGD≈0 直接/较强命中：同上
第二组 SGS≈0 直接命中：同上
common source≈0 直接命中：KR20070096972A、KR20100054742A、KR20090128776A、KR20110042526A
两组 SGS 下方另有独立 common source gate 本轮未找到单篇完整命中
common source gate=\(V_2>V_1\) 本轮未找到
其他 WL=\(V_3>V_2\) 找到“其他 WL 高于普通 selected select gate”的部分依据，但因缺 \(V_2\) 无法形成完整三级关系
selected WL 满足 \(0<V<V_1\) 主要强读表均给 0 V；未找到与完整三栅结构同时出现的严格命中

特别值得强调的是，KR20090128776A 并不是 \(V_2>V_1\) 的依据。它的 lower/common selection plate LSL、selected USL 和 unselected WL 在读取时都使用 \(V_{READ}\)。patents.google.com

9. 两件边界文件应明确排除

第一件是 KR20110092523A。这就是你前一轮英文检索中很有价值的 US20110194357A1 的韩国同族，但韩国公报直到 2011-08-18 才公开，比截止日 晚 3 天。因此，即使美国同族 US20110194357A1 已于 2011-08-11 公开，也不能把美国公开日当作韩国公报的公开日。谷歌专利

第二件更值得注意：韩文精确词组“로칼 접지 선택 트랜지스터 / 글로벌 접지 선택 트랜지스터”最终检到了 KR20130080205A。这件文献几乎把你要求的结构用韩国术语完整写出来：

\[ \text{第一 local GST},\quad \text{第二 local GST} \]

二者电气分离；

同时有第一、第二 global GST，二者由 global ground-select line 电连接，而且 global GST 明确位于：

\text{local GST} \rightarrow \boxed{\text{global GST}} \rightarrow CSL. \] :chatgpt-content-reference{index="21"} 也就是说，它与“**两组独立 SGS + 第三个跨组共用 source-side gate**”的结构关系非常接近。但它的优先权日是 **2012-01-04**，韩国公报直到 **2013-07-12** 才公开，明显晚于截止日，所以只能作为**检索术语和结构含义的校验件**，不能进入本次截止日前文献集合。:chatgpt-content-reference{index="22"} 而且它后来的读取操作给 selected local/string select line 与 GGSL 都施加 \(V_{read}\)，仍不是目标要求的 \(V_{\rm global}>V_{\rm local}\)。:chatgpt-content-reference{index="23"} --- ## 10. 另核查的 2011-08-10 韩国本地文件 为了避免漏掉非常靠近截止日的韩国独立申请，我还核了 **KR101056113B1**，公开日 **2011-08-10**。它公开竖直 memory cell strings 和独立的 **shield electrode（차폐전극）**，该屏蔽电极可由多个 cell stacks 共享并单独接线。:chatgpt-content-reference{index="24"} 但进一步核对其结构后，这个 shield electrode 的用途是降低相邻竖直 cell stacks 的 electrical cross-talk、调整阈值；它不是位于 SGS 与 common source 之间的 source-side select gate。其 array 本身仍使用最下/最上 electrode layers 作为第一、第二 select transistor gates。:chatgpt-content-reference{index="25"} 因此这件**不能拿来补“第三 common source gate”**，可排除。 --- ### 本轮韩国检索后的证据组合 如果目的仍是“**优先补结构缺口**”，韩国文献中最值得保留的组合是： **KR20100089014A / KR20100094384A** → 证明截止日前已公开“同一竖直 NAND 串在 source side 连续具有两个不同选择栅”； **KR20090128776A / KR20110042526A** → 证明截止日前已公开“多个竖直柱/strings 共享一个板状 lower source-side gate”； **KR20070096972A / KR20100096865A** → 证明不同竖直串组的 source-side select gates 可以分离、独立控制； **KR20070096972A / KR20100054742A** → 强力补齐读取时“selected SGD/SGS 正压、unselected SGD/SGS≈0、source≈0、unselected WL 较高”的偏置框架。 但把这几部分放回权利要求23，**韩国截止日前文献仍存在同一个决定性结构缺口**： \[ \boxed{ SGS_A\;+\;SGS_B\;+\;G_{\rm common} }

三者没有在本轮检得的同一韩国公开中同时明确出现；而相应的读取电压缺口仍是：

\[ \boxed{ V_{\rm selected\ SGD/SGS}=V_1 < V_{\rm common\ source\ gate}=V_2 < V_{\rm pass}=V_3 } \]

其中尤其是 \(V_2>V_1\)，本轮没有找到 2011-08-15 之前韩国公开的直接读取依据。以上是专利文献的技术检索和要素对照，不涉及新颖性、创造性的法律结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

有结果。以 2011-08-15 之前公开为硬截止日，并把 CN103782344B 权利要求23按“读取操作”严格拆分后，我认为下面这些英文专利最有检索价值。

权利要求23的核心并不是普通的 NAND read bias，而是以下关系同时成立：

V3（未选存取线） > V2（共同 source gate） > V1（选中 SGS/SGD） > 0；选中 WL＝0～V1；第一组 SGS＝V1，第二组 SGS≈0；common source≈0。
原说明书表4给出的具体示例更直观：未选 WL≈6V、source gate≈5V、选中 SGS/SGD≈4V、未选 SGS/SGD≈0V、选中 WL＝0～3V、common source≈0V。谷歌专利

最值得用于权23的英文先前专利

英文专利 公开日 对权23的贡献 关键限制
US20080089127A1 – Non-volatile memory with dual voltage select gate structure 2008-04-17 “共同源侧附加栅/电极＋独立更高偏置”最接近。 在源侧选择栅旁增加可独立驱动的 coupling electrode；该 electrode 连续跨越多个 NAND strings。读取/验证相关实施例给出 coupling electrode 约 4–8V；普通读中 selected WL 可为0V、source/p-well为0。谷歌专利 它称为 coupling electrode，未必能直接等同权23的“source gate device”；而且明确的 VCES > VSGS 文字是在 programming，而非 memory-cell read。
US20100039862A1 – Read operation for NAND memory 2010-02-18 读取电压层级＋两组选栅差异偏置非常强。 读取时 selected block 的 SGS/SGD≈Vcc或3.5V，其余 blocks 的 SGS/SGD＝0V；selected WL≈0V，unselected WL≈5V，selected source line≈0V。谷歌专利 没有独立的、位于 SGS 与 common source 之间且高于 SGS 的 source gate；“两组”表现为 selected/unselected blocks。
US20090257278A1 – Flash memory device having shared row decoder 2009-10-15 普通 memory read 明确：selected WL＝VSS、unselected WL≈4.5V；selected block 的 ground-selection signal 在 read 使用 read voltage，unselected block ground-selection signal＝ground。这是“第一 SGS 正电压／第二 SGS 0V”的直接功能先例。谷歌专利 无单独共同 source gate。selected/unselected SGS 是块选择层面。
US20100238732A1 – Non-volatile semiconductor storage device 2010-09-23 对3D/垂直结构内多个 source-side select groups 差异选择很重要：SGSsel<0:3> 中明确规定 只有一个为 H，其余三个为 L。谷歌专利 引文所在控制结构没有单独证明权23要求的完整 read 电压层级，也没有第二个共享 source gate。
US20100195395A1 – Non-volatile memory device having vertical structure and method of operating the same 2010-08-05 很好的结构桥梁：垂直 NAND，每串在 CSL 与 memory cells 之间有两个串联 source/ground selection transistors TG1、TG2；实施例还明确 TG1、TG2 可分别接 GSL1、GSL2并individually operate。读取时 SSL/GSL 为 ON、选中 cell 加 reference voltage、其它 cells 加 pass voltage。谷歌专利 没有公开读取时“外侧 source gate 电压 > 内侧 SGS”，也没有选中/未选中两组 SGS 的目标数值关系。
US20100214839A1 – NAND flash memory string apparatus and methods of operation thereof 2010-08-26 每个 NAND string 在 source 侧已有两个串联 source-selection transistors：SSL 和 SSLTE，之后接 common source；非常适合证明“存储串—两个源侧门控器件—common source”的结构并非新概念。谷歌专利 读取中两个 source-side selectors 基本采用相同导通偏置，不能给出“source gate > SGS”。
US20110194357A1 – Nonvolatile memory devices, operating methods thereof and memory systems including the same 2011-08-11 这是截止日前仅4天公开、且对“靠近 common source 的外侧源侧栅电压高于靠近 word line 的内侧源侧栅”非常有价值的文献。其双 GSL 实施例明确规定：靠近 CSL 的 GSL 加 Vm3，靠近 WL 的 GSL 加 Vm4，且 Vm3 > Vm4。谷歌专利 这一明确的 外栅 > 内栅 是在 erase operation，不是 read，因此不能把它表述成对权23读取步骤的单篇直接公开。
US20090180330A1 – Non-volatile memory device and methods of using 2009-07-16 明确公开一行 NAND strings 的 source select gate 使用 5–7V（例5V），而 unselected rows 的 source select gates 为 0V；同时 WL pass voltage 为 6–8V（例8V）、common source和well ground。即已有 WL高 > SGS正电压 > 0，且两组SGS为正/0 的层级。谷歌专利 该具体段落是在读取 select-gate threshold，而不是通常的存储单元数据读取，因此更适合作补强文献。

我会优先保留的三条证据链

第一条，最贴近权23的电压功能组合：US20080089127A1 + US20100039862A1。
US20100039862A1已经非常干净地给出普通存储单元读取中的 unselected WL≈5V > SGS/SGD≈3.5V > selected WL≈0V、common source≈0V，并且 selected SGS≈3.5V / unselected SGS≈0V。它缺的正是 SGS 与 source 之间那个“更高的共同 source gate”。谷歌专利
US20080089127A1则恰好在 source-side select structure 增加了独立驱动且跨多个 strings 的共同 electrode，读/验证条件下可施加约4–8V。两者技术内容拼起来与权23的电压思想非常接近。谷歌专利

但这里有一个必须在无效检索报告里写清楚的弱点：US20080089127A1 的 coupling electrode 是否能够解释成权23的“source gate”，需要结合权利要求解释及器件导电机理进一步做 claim chart；不能仅因为位置在 source side 就直接等同。

第二条，解决“同一个3D阵列中两组SGS分别H/L”的结构问题：US20100238732A1 + US20100039862A1。
US20100238732A1非常有价值的一句是 SGSsel<0:3> only one H, other three L。这比普通“selected block / unselected block”文献更接近 CN103782344B 中“第一多个串的第一 SGS＝V1、第二多个串的第二 SGS＝0”的分组思想。谷歌专利
再用 US20100039862A1补上实际 memory-cell read 的 3.5V/0V、5V/0V 电压操作，可以把“分组控制”和“读取电压层级”分别落实。谷歌专利

第三条，解决“source gate 比 SGS 更高”这一最难特征：US20110194357A1。
它不是简单公开两个串联选择栅，而是明确把靠 CSL 的外侧 ground-select gate与靠 WL 的内侧 ground-select gate区别开，并明确 Vm3 > Vm4。谷歌专利
它与权23“SGS位于 memory strings 与 source gate 之间；source gate更靠 common source，且 Vsource-gate > VSGS”的空间关系和电压方向高度对应。问题仍然是：它是在 erase 下明确，而权23要求的是 read。

当前检索判断

截至这轮检索，我尚未找到一件公开日在 2011-08-15 之前的英文专利，在同一次存储单元读取操作中单篇、明确地同时公开：

① 共同 source gate 跨第一、第二串组；
② Vsource-gate > Vselected-SGS；
③ selected SGS＝V1、unselected SGS≈0；
④ unselected WL＝V3 > Vsource-gate；
⑤ selected WL＝0～V1、common source≈0。

目标专利自己的表4事实上就是非常整齐的 6V > 5V > 4V > 0–3V / 0V 梯度。谷歌专利 在截止日前，“完整读取层级＋SGS正/0”已有很强公开，“双源侧栅＋外栅更高”也已有很强公开；真正难点是把“外栅更高”明确放进同一次 memory-cell READ。

如果按无效检索的实用性排序，我建议把 US20080089127A1、US20100039862A1、US20100238732A1、US20110194357A1 作为下一步四篇核心文献，另外以 US20090257278A1、US20100195395A1、US20100214839A1 作结构/读取控制补强。尤其值得注意的是，US20100039862A1 的发明人包括 Akira Goda（合田晃），且申请人为 Micron，与目标专利的技术脉络直接相连，这条同申请人/同发明人的早期专利链值得继续沿其引用文献和家族专利反向追。谷歌专利

如果你要继续做无效证据，我下一步最有价值的是把这 4篇核心英文专利逐项对权利要求23制作“特征—段落/附图—直接公开/缺失”claim chart，尤其单独攻 “source gate 5V > SGS 4V 的读取场景” 这个目前最大的缺口。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按日本公开公报自身的公开日早于 2011-08-15重新筛了一遍。就 CN103782344B 权利要求23而言，目前没有发现一篇截止日前的日本公报在同一次读取操作中完整、逐项公开：

未选 WL（第三电压） > 共同 source gate（第二电压） > 选中 SGS（第一电压） > 0；另一组 SGS≈0；选中 WL 位于0～第一电压；common source≈0。

权23原文确实要求：共同源极约0V；共同的 source gate 施加高于第一电压的第二电压；第一组 SGS＝第一电压、第二组 SGS≈0V；未选存取线＝更高的第三电压；选中存取线位于0～第一电压。谷歌专利

但下面几件日本公报分别对这三个技术块有很强贡献，其中 JP2009146942A + JP2008171918A 是我目前认为最值得继续做无效 claim chart 的组合。

日本公开公报 公开日 共同源极侧栅更高 两组SGS差异偏置 读取电压层级 对权23的价值
JP2009146942A《不揮発性半導体記憶装置》 2009-07-02 很强 部分 部分 最重要的“源侧双栅＋读取时靠源极栅正偏、上层栅0V”文献
JP2008171918A《不揮発性半導体記憶装置及びその製造方法》 2008-07-24 无 很强 很强 直接给出 SGS=3V/0V、WL=4.5V/0V、SL=0V
JP2010118580A《不揮発性半導体記憶装置》 2010-05-27 无 很强 很强 selected SGS=Vsg、unselected SGS=0；Vread≈4V、source=0
JP2011018755A《不揮発性半導体記憶装置及びその製造方法》 2011-01-27 无 较强（功能） 较强 3D结构中读取时一组 source channel ON、其他组 OFF
JP2009004517A《不揮発性半導体記憶装置及びその製造方法》 2009-01-08 结构贡献 结构贡献 弱 上下两层 source select gate，并明确允许一层成为板状公共电极

1. JP2009146942A——“共同源极侧栅采用更高电位”的最重要日文文献

这是本轮最值得关注的一篇。

其第二实施例在存储串源端设置了两个不同高度的源侧控制层：

USGS（upper source-side select gate） 更靠近 memory cells；
LSGS（lower source-side select gate） 位于其下方、也就是更靠近 source line。

文献明确说明上下两个 source-side conductive layers，并在读取实施例中单独控制二者。谷歌专利

尤其关键的是其读取操作 t18～t22：

在 t18，USGS 被恢复到 0V；随后在 t19，更靠近源极的 LSGS 被施加正的导通电压 \(V_{Sth}\)，由此使选中的 memory strings 导通，而非选串保持 floating。之后才进行 bit-line sensing。谷歌专利

所以，在真正的 read sequence 中，它已经明确展示了：

靠存储单元侧的源侧栅：USGS = 0V
靠公共源极侧的另一源侧栅：LSGS = 正电压 \(V_{Sth}\)

即在源端两个串联控制结构之间存在：

V(靠source的栅) > V(靠memory string的栅)。

这一点与权23的空间/电压思想非常接近：权23也是 source select gate 位于 memory string 与 source gate 之间，而 source gate 更靠 common source，并要求 Vsource-gate > VSGS。权23的原文结构关系可直接看到。谷歌专利

但这里必须严格区分：JP2009146942A并没有在该读取阶段公开“选中 SGS＝例如4V，同时 source gate＝例如5V”。它是 USGS=0、LSGS=正电压，并通过此前对 USGS 的阈值状态进行调制来选择串。因此，它对“外侧/共同源端栅采用更高偏压”的技术思想贡献非常强，但不是权23数值关系的单篇完整公开。

另外，该实施例还明确称 USGS、LSGS 为**板状（plate-like）**源侧选择栅，因此对于权23“source gate 至少部分环绕多根柱/服务多串”的解释也有意义。谷歌专利

JP2009146942A – Google Patents

2. JP2008171918A——“两组SGS差异偏置＋完整读取层级”目前最干净

公开日 2008-07-24，东芝。谷歌专利

它的读取实施例非常直接：

节点 读取电压
选中 bit line BL2 约 0.7V
source line SL 0V
选中 SGD1 约 3.0V
选中 SGS1 约3.0V
其它 SGD 约0V
其它 SGS 约0V
选中 WL3 0V
未选 WL 约4.5V
P-well 约 0V

原文明确说 selected SGS1/SGD1 为 Vdd，例如3.0V，而其它 SGS/SGD 为 Voff，例如0V；选中 WL＝0V、其它 WL＝Vread，例如4.5V；source＝0V。谷歌专利

因此它直接给出：

4.5V（unselected WL） > 3.0V（selected SGS） > 0V

以及：

第一组 SGS≈3V / 第二组 SGS≈0V

并同时具备：

selected WL=0V、source=0V、selected BL≈0.7V。

这与权23除 source gate 外的读取偏置框架极为接近。换句话说，如果把权23拆成：

A. source gate 比 SGS 更高；
B. selected SGS / unselected SGS 差异偏置；
C. WL / SGS / source 的完整 read ladder，

则 JP2008171918A 几乎完整承担 B+C。

它唯一明显缺失的是权23位于 SGS 与 common source 之间的额外独立 source gate。

JP2008171918A – Google Patents

3. JP2010118580A——另一篇非常强的“两组SGS＋读取层级”

公开日 2010-05-27，东芝。谷歌专利

其读取时序明确区分：

SGS(sel) 和 SGS(n-sel)。

开始时均为 Vss；读取时：

unselected WL → Vread，例约4V；
selected SGD → Vsg；
随后 selected SGS → Vsg；
而 unselected SGS 保持 Vss≈0V；
source line也维持 Vss。谷歌专利

即：

selected SGS = Vsg > 0
unselected SGS = 0
unselected WL ≈4V
selected WL = 0V
source = 0V。

它对权23的“两组源极选择栅差异偏置”是非常直接的 read disclosure。

这里我不会把它写成“4V > Vsg”已经被明确公开，因为该段虽然明确给出 Vread≈4V，却没有在同一读取段落给出 Vsg 的具体数值。因此它比 JP2008171918A 在完整数值梯度方面稍弱。

值得注意的是，CN103782344B 自己的 Google Patents 引用列表中也列出了 JP2010118580A，因此它显然属于目标专利附近的直接技术脉络，但“被引用”本身不能替代逐项特征比对。谷歌专利

JP2010118580A – Google Patents

4. JP2011018755A——3D结构中的两组source-side channel读取选择

公开日 2011-01-27，东芝。谷歌专利

这篇对“两组源极选择结构”的3D实现有价值。

其读取第一组 memory cells 时：

bit line≈0.5V；source line=0V；仅第一 drain-side channel 和第一 source-side channel ON；其它 channel OFF；unselected WL=Vread；selected WL=Vsense；且明确 Vread > Vsense。谷歌专利

读取第二组时又反过来只开启第二组对应 source-side channel。

因此它直接说明在读取操作中：

第一组 source-selection path ON / 第二组 OFF

这种按组差异控制在截止日前已经用于3D NAND。

但它没有在相关段落把 ON/OFF 明确写成权23的：

SGS1=V1、SGS2=0V，

更没有独立 source gate，因此适合做分组选择的结构/功能补强文献，优先级低于 JP2008171918A 和 JP2010118580A。

JP2011018755A – Google Patents

5. JP2009004517A——“共同板状层＋分组选栅层”的结构桥梁

公开日 2009-01-08，东芝。谷歌专利

这篇公开了源侧选择栅具有上下两层：

SGSu：source-side upper selection gate
SGSd：source-side lower selection gate。

两层位于不同高度并在水平方向错位。更重要的是，说明书还明确说：

SGSu/SGSd 中任意一方可以具有像 word line 一样的板状平面结构。

也就是说，截止到2009年，日本文献已经公开一种设计自由度：

源侧的一个选择层可以成为跨越较大阵列区域的共同板状电极，而另一源侧层仍可用于分组选择。谷歌专利

这对于解释权23为什么会采用：

共同 source gate + 分段/分组 SGS

这一架构很有帮助。

但需要注意，它的主实施方式中上下 SGSu/SGSd 是横向错位结构，不能简单说成“每根 pillar 上必然存在权23那样两个串联源端晶体管”；而且它没有提供目标的 read voltage hierarchy。因此应作为结构动机/桥接文献，而不是主读取文献。

JP2009004517A – Google Patents

对无效检索最有价值的组合

从技术特征拼接角度看，当前最值得深入的是：

JP2009146942A + JP2008171918A

原因很明确。

JP2009146942A 给出的是权23最难找的部分：

同一源端有两个依次布置的控制栅，并且在 read sequence 中，靠 common-source 一侧的 LSGS 施加正电压，而其上方 USGS 已回到0V，即外侧源端栅采用更高电压。谷歌专利

JP2008171918A则给出另一半：

读取时 selected SGS=3V、other SGS=0V；unselected WL=4.5V、selected WL=0V、source=0V。谷歌专利

把两者放在一起，截止日前已经分别能够看到：

外层/靠源端第二栅采用更高正偏
＋
两组选栅 3V/0V
＋
未选WL 4.5V > selected SGS 3V > selected WL/source 0V。

这已经非常接近权23的核心逻辑：

V3 > V2 > V1 > 0，且 SGS1=V1、SGS2≈0。

不过仍然存在一个需要认真论证的技术跳跃：JP2009146942A的读操作是 LSGS>USGS=0，而权23要求的是 source gate>selected SGS>0。 因此不能把两篇简单并排列成“已直接完整公开”；真正的无效分析应重点寻找为什么本领域技术人员会把 JP2009146942A 的外侧正偏栅与 JP2008171918A 的 selected SGS=3V read scheme 合并，并进一步令外侧栅电压高于3V的技术动机。

另一个备选链是：

JP2009004517A + JP2008171918A + JP2010118580A

前者给公共板状源侧层 + 另一分组源侧层的结构启示，后两篇分别非常明确地给出 selected/unselected SGS 差异偏置和读取电压层级。谷歌专利

最后有一个截止日陷阱值得明确排除：JP2011165308A 虽然对应的 US/CN 同族在 2011-08-15 前已经公开，但该日本公报本身公开日为 2011-08-25，所以按你这次要求的“日文专利且公开日在2011-08-15之前”，我没有把它计入有效候选。谷歌专利

**目前优先级最高的日文证据排序为：JP2009146942A（解决“更靠源极的第二栅采用更高电压”）→ JP2008171918A（解决3V/0V两组SGS＋4.5/3/0完整读取梯度）→ JP2010118580A（独立补强两组SGS读取差异）→ JP2009004517A（共同板状栅结构动机）→ JP2011018755A（3D NAND分组source-channel读取选择）。**这是一种检索优先级，而不是法律上的无效结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按“韩国公开公报本身的公开日在 2011-08-15 之前”这个标准重新核查后，权利要求23可抽象为：

V3（未选WL） > V2（共同 source gate） > V1（选中SGS） > 0；第二组SGS≈0；选中WL=0～V1；common source≈0。

CN103782344B 权23明确规定：共同源极≈0V；共同 source gate＝第二电压且高于第一电压；第一 SGS＝第一电压，第二 SGS≈0V；第一/第二组未选 access line＝更高的第三电压，选中 access line 位于0至第一电压之间。谷歌专利

检出的核心韩文专利

韩国公报 韩国公开日 共同源极侧公共栅/更高电压 两组SGS差异 完整READ层级 评价
KR20090117793A 2009-11-12 缺独立source gate 强 最强 权23的②+③首选
KR20100054742A 2010-05-25 缺独立source gate 强 强 selected SGS=Vsg / unselected SGS=0
KR20090108451A 2009-10-15 无 强 中强 selected/unselected block GSL正/0非常明确
KR20090050976A 2009-05-20 无 部分 强 直接READ：5V>4V>0V
KR20110042526A 2011-04-27 共同板状源侧栅很强 弱 中 多串共享LSL，READ时LSL=0～6V、CSL=0
KR20100089014A 2010-08-11 双源侧栅结构强 可独立控制 弱 两个串联GSL可分别驱动
KR20070003818A 2007-01-05 串联源侧选择器＋不同栅压 有 READ层级亦有 “一个栅更高”的明确例子主要在program/inhibit

1. KR20090117793A —— 对权23“SGS两组差异＋完整读取电压层级”最强

韩国公开日 2009-11-12，Toshiba。谷歌专利

它的“판독 동작 / Read operation”几乎就是权23除额外 source gate 之外的标准答案：

  • source line SL = 0V
  • selected SGS1 = 3.0V
  • 其它 SGS = 0V
  • selected SGD1 = 3.0V
  • 其它 SGD = 0V
  • selected WL3 = 0V
  • unselected WL = 4.5V
  • bit line约0.7V。谷歌专利

因此直接形成：

4.5V（未选WL） > 3.0V（selected SGS） > 0V（selected WL/source）

以及：

SGS第一组=3V / SGS第二组=0V。

这与权23的：

V3 > V1 > 0、SGS1=V1、SGS2≈0、selected WL≤V1、common source≈0

高度重合。

缺口只有一个，而且是关键缺口：没有位于 SGS 与 common source 之间、跨两组 strings 共用的第二个 source gate，因此也没有 Vsource-gate > 3V。

所以就韩国文献而言，这篇是我目前认为权23 “两组SGS差异偏置＋完整读取电压层级”最干净的主文献。

2. KR20100054742A —— 3D NAND中直接公开 selected SGS=Vsg / unselected SGS=0

公开日 2010-05-25，Toshiba。谷歌专利

它明确把源侧选择线区分为：

SGS(sel) 和 SGS(n-sel)。

READ时：

  • source line最初为 Vss
  • selected WL保持低电位
  • unselected WL → Vread≈4V
  • selected SGD → Vsg
  • selected SGS → Vsg
  • unselected SGS维持Vss≈0V。谷歌专利

因此它直接公开：

selected SGS = Vsg > 0
unselected SGS = 0V
unselected WL ≈ 4V
source = 0V。

这一点与权23“第一多个串的SGS为第一电压、第二多个串的SGS约0V”非常直接。

需要谨慎的是，它没有在该READ段中给出 Vsg 的具体数值，所以不能仅凭这一段写成：

4V > Vsg

已经明确公开。它对“差异SGS”强，对严格数值阶梯略弱于 KR20090117793A。

3. KR20090108451A —— selected block GSL=Vread，unselected block GSL=0

Samsung，公开日 2009-10-15。谷歌专利

这篇的优势不是3D结构，而是读取状态下两个源极选择组的正/0差异写得非常明确。

说明书规定：

  • selected WL：VSS≈0V
  • unselected WL：Vread≈4.5V。谷歌专利
  • selected block 的 ground-select signal GS1/GS2在READ时=Vread
  • unselected block 的 GS=VSS≈0V。谷歌专利

因此，它很强地证明截止日前已有：

一组 GSL 正偏 / 另一组 GSL 0V

这一读取控制方式。

但这里 selected GSL 使用的也是 Vread，所以不能用它证明权23的严格：

V3（未选WL） > V1（SGS）

关系；它主要补**“两组SGS差异偏置”**。

4. KR20090050976A —— 很干净的 5V > 4V > 0V READ梯度

Toshiba，公开日 2009-05-20。谷歌专利

在真正的数据读取操作中：

selection gate S1 ≈ 4V；
其它 memory-cell control gates及相关 selection gate ≈ Vread=5V；
source line SL=0V；
随后 S2 也设为约4V进行感测。 谷歌专利

因此它直接给出典型读取层级：

5V > 4V > 0V。

这对权23要求的：

第三电压 > 第一选择栅电压 > 0

是很好的独立补强。

不过它没有权23的额外共同 source gate，也不是“source gate=5V、SGS=4V”这种关系，所以不能把5V那个节点解释成目标的 source gate。

5. KR20110042526A —— “跨多个strings共享的共同源侧栅＋READ正偏”最值得重视

Hynix，韩国公开日 2011-04-27，在截止日前。谷歌专利

这是本轮对“共同源极栅”结构最有价值的韩国文献之一。

其3D NAND具有：

plate-shaped lower selection line LSL，并由垂直channel穿过；LSL控制 lower select transistor LST，而 LST 用作 memory cells 与 common source line CSL 之间的 source-selection switch。谷歌专利

更关键的是，它明确说：

同一个 memory block 内的多个 strings 共享同一个板状 LSL。谷歌专利

读取时：

  • CSL接地
  • well接地
  • selected string所属 LSL 被 turn on
  • LSL施加0～6V
  • selected WL施加 sensing voltage
  • unselected WL施加 turn-on voltage。谷歌专利

因此，它对权23至少贡献：

“跨多个strings共同的源侧栅电极” + “READ时共同源极=0V、共同源侧栅施加正电压”。

而且权23自己的 source gate 同样要求至少部分围绕第一和第二多个 strings，并位于存储单元与 common source 之间。谷歌专利

但必须保留一个结构区别：KR20110042526A这里只有一个 source-side LST/LSL层，并没有再在它与memory cells之间提供权23的独立、分组 SGS。

因此，不能单篇证明：

Vcommon-source-gate > Vselected-SGS > 0，

因为它没有第二个 SGS 电压供比较。

6. KR20100089014A —— 两个串联源侧选择晶体管，GSL1/GSL2可分别控制

Samsung，公开日 2010-08-11。谷歌专利

它公开在 memory-cell string 的源侧设置至少一对：

TG1 + TG2

两个相邻 ground-select transistors，而且分别接：

GSL1 + GSL2。

说明书明确说两个 ground-select transistors：

“서로 분리되어 따로 동작될 수 있다”——可彼此分开、独立工作。 谷歌专利

这对于权23非常重要，因为它证明在截止日前韩国3D NAND文献已经存在：

memory cells → 第一源侧选择器 → 第二源侧选择器 → common-source side

这种“双源侧门控器件＋独立栅线”的基本架构。

但是该实施例随后给出的不同电压主要用于program operation，没有给出权23所要求的READ：

外侧共同source gate > 内侧selected SGS > 0。

所以这篇最适合作为 KR20110042526A 与 KR20090117793A之间的结构桥梁。

7. KR20070003818A —— 很早就公开“串联源侧选择器＋一个栅采用更高电压”

SanDisk 3D，公开日 2007-01-05。谷歌专利

这篇非常值得作为补强文献。

它明确提出 NAND string 一端可以存在多个串联 selection devices，而这些串联选择器不必使用同一栅电压，可以对一个器件施加较低电压、对另一个器件施加更高电压。谷歌专利

更具体的下端选择器实施例甚至给出：

bottom/source-side 两个串联 selectors 使用两个独立 gate voltages；外侧选择器约5V、另一个约0V。 谷歌专利

该文献还单独给出了READ电压表，例如 pass WL约5V、block-select约5V、unselected block-select 0V等。谷歌专利

但是一个重要限制不能忽略：

“串联选择器中一个栅比另一个栅更高”的明确5V/0V例子属于program/program-inhibit技术语境，不是目标的memory-cell READ。

因此，它非常适合证明：

两个串联源侧门控器件分别偏置，而且其中一个使用更高栅电压，本身早已属于已知设计手段。

但不能把这句话直接变成“权23的READ步骤已被公开”。

对权23最有价值的韩国证据链

如果目的是进一步做权23逐项无效检索，我会首先深挖这一组：

KR20110042526A + KR20100089014A + KR20090117793A

三篇各解决一个不同问题：

KR20110042526A：
证明 共同板状 source-side gate 跨多个strings共享，并在READ时正偏、CSL=0V。谷歌专利

KR20100089014A：
证明 源侧两个串联selection devices以及GSL1/GSL2独立控制。谷歌专利

KR20090117793A：
证明真正READ中 SGS1=3V、其它SGS=0V、unselected WL=4.5V、selected WL=0、SL=0。谷歌专利

三者合起来已经非常接近权23：

共同源侧栅 + 独立分组SGS + 两组SGS正/0 + 完整READ电压阶梯。

不过当前仍有一个真正的核心缺口：

我尚未找到2011-08-15之前公开的韩国公报，在同一次READ操作中明确写出“共同 source gate 的电压严格高于 selected SGS 的正电压”，例如目标专利那种 Vsource-gate≈5V > VSGS≈4V。

KR20070003818A能够补“串联源侧栅采用不同电压、其中一个更高”这一常识/技术动机，但其明确高低关系主要来自program语境。谷歌专利

最后还有一个很容易误收的文献：KR20110092523A 技术上很接近“两个源侧栅且靠common source一侧电压更高”，但韩国公报的公开日是 2011-08-18，比你的截止日 2011-08-15晚3天，因此按本次“韩文公报自身公开日”标准必须排除。谷歌专利

目前韩国文献的优先级建议是：KR20090117793A（②+③最强）→ KR20110042526A（共同源侧栅最强）→ KR20100089014A（双源侧栅结构桥梁）→ KR20100054742A（SGS正/0补强）→ KR20070003818A（“串联栅差异/更高电压”技术动机）→ KR20090050976A（5V>4V>0 READ梯度补强）。

如果继续推进，最有价值的下一步是把这 6篇韩国公报对权利要求23逐句制作 claim chart，精确到韩国说明书段落，并单独标出每一项是“READ直接公开 / 非READ公开 / 结构推导 / 缺失”。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

重新按“韩国公开公报本身在 2011-08-15 之前公开”核查后，结论比上一轮可以进一步收紧：

CN103782344B 权利要求23要求的是一个很特殊的读取组合：**共同 source gate＝第二电压，且第二电压 > selected SGS 的第一电压；第一组 SGS＝第一电压、第二组 SGS≈0V；未选 WL＝第三电压且第三电压 > 第二电压；selected WL 位于0～第一电压；common source≈0V。**也就是核心关系 V3 > V2 > V1 > 0，同时 SGS 两组采用 V1/0V 差异偏置。谷歌专利

目前我没有找到一篇合格的韩文公开公报，在同一次 memory-cell READ 中单篇完整公开上述全部关系。但以下韩国文献分别对三个技术块形成了比较强的贡献。

韩国公开公报 公开日 主要贡献 对权23的缺口
KR20110042526A 2011-04-27 共同板状源侧栅 + READ正偏 + CSL=0 没有第二个独立分组SGS，不能形成 Vsource-gate > VSGS
KR970023442A 1997-05-30 两个串联源侧选择晶体管，READ时两个源侧栅H/L差异偏置 H/L而非“较高正电压 > 较低正电压”
KR20100089014A 2010-08-11 3D垂直NAND中两个串联源侧GSL1/GSL2，可独立操作 未直接给出目标READ电压关系
KR20090117793A 2009-11-12 最强：READ中 SGS=3V/0V，WL=4.5V/0V，SL=0V 缺独立共同source gate
KR20080012667A 2008-02-12 3D阵列中 selected GSL=VREAD、unselected GSL=0；selected WL=0、CSL=0 selected GSL 与未选WL同为VREAD，无严格 V3>V1
KR20090072406A 2009-07-02 3D selected GSL=Vread / other GSL=0 / CSL=0 同样没有额外source gate
KR20100054742A 2010-05-25 selected SGS=Vsg / unselected SGS=0；未选WL≈4V；SL=0 Vsg具体值未在该READ段给出；无额外source gate
KR20090050976A 2009-05-20 READ明确 5V > 4V > 0V 5V节点不是权23的共同source gate
KR20010015679A 2001-02-26 两个串联source-side select devices＋独立差异偏置 明确差异偏置发生在program inhibit，不是READ

1. KR20110042526A：目前韩国文献里“共同源极侧栅”最强

KR20110042526A《3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법》，公开日 2011-04-27。谷歌专利

它在3D NAND的源端设置 lower selection line, LSL 和 lower select transistor LST。LST 位于 memory cells 与 common source line CSL 之间，并作为二者之间的源侧开关。更重要的是，LSL 是板状结构；同一 memory block 中的多个 strings 共享同一个 LSL。谷歌专利

其真正的读取操作又明确规定：

  • CSL 接地
  • selected string 所属的 LSL turn-on
  • LSL 优选施加 0～6V
  • selected WL 加 sensing voltage
  • 其它 WL 加 turn-on voltage
  • 不参与读取的 string 的选择结构关断。谷歌专利

因此这篇非常适合支撑权23中的：

“多个串共同使用一个源极侧栅” + “READ时该共同源端栅施加正电压” + “common source≈0V”。

它与权23最接近的地方是“shared plate-like source-side gate”。

但缺口非常明确：这里只有一个 source-side LST/LSL。它没有再在 LSL 与 memory cells 之间设置权23所要求的第一/第二组独立 SGS。所以不能单篇证明：

Vcommon-source-gate > Vselected-SGS > 0。

2. KR970023442A：非常早的“两个串联源侧栅＋READ差异偏置”

这篇值得特别加入核心证据池。韩国A公报 KR970023442A 公开于 1997-05-30。谷歌专利

其完整说明书记载，每个相关 NAND cell unit 的 memory-cell string 到 CSL 之间设置了两个串联晶体管 G1、G2，分别由 GSL1、GSL2 控制；common source line CSL 在 read/write/verify 时通常接地。谷歌专利

而且这不是只在program中差异控制。在真正的读取过程中：

  • 对一组 cell units 读取时：selected WL及GSL1=L，其它 WL、SSL、GSL2=H
  • 对另一组 cell units 读取时则反过来：GSL1=H，GSL2=L
  • CSL保持接地。谷歌专利

它因此直接证明，在很早以前已经存在：

memory cells → source-side gate 1 → source-side gate 2 → CSL

以及：

两个串联source-side gates在READ中采用不同栅偏置。

这一点对权23的“source gate + source select gate 是两个串联控制层”尤其重要。

但它与权23仍有本质区别：它采用的是 H/L，并且利用两类选择晶体管的阈值特性来切换不同 bit-line group；权23要求的是：

共同外侧source gate = V2 > 内侧selected SGS = V1 > 0

即两个栅同时为正电压，而且外侧严格更高。因此 KR970023442A 是很好的结构＋READ差异偏置基础文献，但不是该正—正电压梯度的直接公开。

3. KR20100089014A：3D NAND中两个串联源侧选择栅可独立控制

KR20100089014A《수직 구조의 비휘발성 메모리 소자 및 그 동작방법》，公开日 2010-08-11。谷歌专利

其图13实施例非常重要：

在 memory cells 的 source side 设置至少一对相邻的：

TG1 + TG2

并分别连接：

GSL1 + GSL2。

文献明确说明，这两个 ground-select transistors 可以彼此分开、独立工作。谷歌专利

因此它可以非常有力地说明，在截止日前的韩国3D NAND技术中已经存在：

垂直串 + 两个串联源侧选择晶体管 + 两根独立源侧选择线。

这恰好可以作为 KR20110042526A“共同板状LSL”和 KR20090117793A“分组SGS读取电压”之间的结构桥梁。

限制是：其公开的不同高低驱动电压重点并不落在权23要求的 memory-cell READ 中，不能直接把它写成“Vsource gate > VSGS 已在读取中公开”。

4. KR20090117793A：权23“两个SGS组＋完整READ电压层级”最强的一篇

KR20090117793A，Toshiba，公开 2009-11-12。谷歌专利

这篇的真正 read operation 非常干净：

  • source line SL=0V
  • selected SGS1=3.0V
  • 其它 SGS=0V
  • selected SGD1=3.0V
  • 其它 SGD=0V
  • selected WL3=0V
  • 其它 WL=Vread≈4.5V
  • P-well≈0V。谷歌专利

所以它直接给出：

4.5V（未选WL） > 3.0V（selected SGS） > 0V

并且同时给出：

第一组SGS=3V / 第二组SGS=0V。

这几乎是权23中除“额外共同 source gate”之外的全部READ偏置逻辑。

因此，如果只看用户提出的三个技术块，它是：

  • 两组SGS差异偏置：直接公开
  • 完整读取电压层级中的 V3>V1>0：直接公开
  • selected WL≈0、CSL/SL≈0：直接公开
  • Vsource-gate>VSGS：缺失

所以我会把 KR20090117793A 列为韩国文献中权23的主读取文献。

5. KR20080012667A：3D结构中直接的 GSL正/0分组选通

KR20080012667A，公开 2008-02-12。谷歌专利

该3D NAND读取时明确：

  • selected WL = 0V
  • unselected WL = VREAD
  • selected semiconductor layer 的 GSL、SSL = VREAD
  • unselected layers 的 GSL、SSL = 0V
  • common source line = 0V。谷歌专利

因此它对权23有两项很直接的贡献：

第一组 source-select gate 正偏 / 第二组 source-select gate=0V

以及：

selected WL=0、unselected WL高电压、CSL=0。

它还是明确的3D技术背景，所以从结构关联性上比普通平面NAND更强。

但这里：

Vunselected-WL = Vselected-GSL = VREAD

而不是权23的：

V3 > V2 > V1。

同时仍没有额外共同source gate。

6. KR20090072406A：另一篇很强的3D“selected GSL / unselected GSL”读取文献

KR20090072406A《3D memory device and its programming method》，公开 2009-07-02。谷歌专利

READ中明确：

  • selected WL → read voltage Vr
  • unselected WL → read-pass voltage Vread
  • selected NAND string 的 SSL1、GSL1 → Vread
  • unselected strings 的 SSL2/3…、GSL2/3… → 0V
  • CSL → 0V
  • wells → 0V。谷歌专利

这篇尤其适合证明：

多组3D NAND strings 在读取时，selected-group SGS/GSL 与 unselected-group SGS/GSL 采用正/0差异偏置。

但是 selected GSL 同样用 Vread，因此仍不能证明：

未选WL > source gate > selected SGS

这种三级正电压梯度。

7. KR20100054742A：selected SGS=Vsg / unselected SGS=0，未选WL≈4V

KR20100054742A，公开 2010-05-25。谷歌专利

其READ时序直接把源侧选择线分成：

SGS(sel) 和 SGS(n-sel)。

读取时：

  • unselected SGS(n-sel)=Vss≈0V
  • selected WL 初始并保持低电位
  • unselected WL → Vread≈4V
  • selected SGD → Vsg
  • selected SGS → Vsg
  • source line → Vss≈0V。谷歌专利

所以它非常明确地补强：

selected SGS=正电压 / unselected SGS≈0V / 未选WL≈4V / selected WL低 / source=0。

但该READ段没有给 Vsg 一个独立的具体数值，所以不宜写成“明确公开 4V > Vsg”；更不能证明 source gate > Vsg。

8. KR20090050976A：直接给出 READ 的 5V > 4V > 0V 层级

KR20090050976A，公开 2009-05-20。谷歌专利

其数据读取操作明确给出：

  • selection gate S1：约 4V
  • 其它 memory-cell control gates及相关 selection gate：Vread≈5V
  • source line：0V
  • 随后 S2也设约4V进行感测。谷歌专利

因此它非常干净地公开：

5V > 4V > 0V

的 NAND memory READ 电压层级。

这一点很适合用于证明“读操作中高 pass/read 电压 > select-gate turn-on voltage > ground”在截止日前早已存在。

但要避免过度解释：这里的 5V节点不是权23那个额外共同 source gate。所以它是“完整读取层级”的补强文献，而不是“共同源极栅更高”的直接文献。

9. KR20010015679A：双source-side gate本身很早已公开

KR20010015679A《이중 소스 측면 폴리실리콘 선택 게이트 구조 및 프로그래밍 방법》，公开 2001-02-26。谷歌专利

它直接公开 NAND string source end 串联：

series select transistor + source select transistor

其中一个靠近最后一个 memory transistor，另一个连接 array Vss；两个 source-side devices 可采用不同偏置。文献举出的明确例子是 program inhibit 中：

series select gate=Vcc，source select gate=ground。谷歌专利

因此它可用于证明：

在一个NAND串的source端连续设置两个可分别偏置的栅控器件并非2011年的新结构思想。

但明确的差异偏置例是在 program inhibit，不是 read。因此优先级低于 KR970023442A，后者已经把“双源侧栅＋差异偏置”明确放进READ。

对权23最有价值的韩国证据链

如果下一步目的是做权23的逐特征 claim chart，我会优先保留这四件：

① KR20110042526A
解决最难的结构前提：

多个strings共享板状source-side gate + READ时该栅正偏 + CSL接地。谷歌专利

② KR970023442A
解决：

两个串联source-side gates确实可以在真正READ中使用不同偏置。谷歌专利

③ KR20090117793A
解决最关键的读取数值：

unselected WL=4.5V > selected SGS=3V > 0V；另一组SGS=0；selected WL=0；source=0。谷歌专利

④ KR20100089014A
把上述思想放入更接近目标权23的垂直3D NAND双源侧选择栅架构中：TG1/TG2分别受GSL1/GSL2控制且可独立操作。谷歌专利

从技术检索角度，这四篇形成了目前最强的韩国先前技术链：

共同板状源侧栅
＋ 双串联源侧栅
＋ READ中双源侧栅差异偏置
＋ 3D NAND中的分组SGS
＋ 4.5V > 3V > 0V的完整读取阶梯。

但当前仍然存在一个非常具体、也是权23最有可能成为争议焦点的剩余缺口：

尚未找到截止2011-08-15的合格韩国公开公报，在同一次存储单元读取中明确公开：共同的外侧 source gate = V2，selected SGS = V1，并且 V2 > V1 > 0，同时另一组 SGS≈0V。

也就是说，韩国文献已经分别公开了“共同source-side gate正偏”“两个source-side gates在READ差异控制”“SGS两组3V/0V”和“4.5V>3V>0V READ层级”，但是我目前没有找到把它们压缩成权23要求的正—正—零三级源端读取偏置的一篇单独韩国公报。

还有一个很重要的截止日排除项：KR20110092523A 技术内容很接近“两个源侧栅、靠common-source侧采用更高电位”，但其韩国公开日为 2011-08-18，比你的截止日 2011-08-15晚3天，所以按“韩文公报本身公开日”标准不能计入。谷歌专利

因此，**本轮优先级可收敛为：KR20090117793A、KR20110042526A、KR970023442A、KR20100089014A 为第一梯队；KR20080012667A、KR20090072406A、KR20100054742A、KR20090050976A 为读取偏置补强。**这只是专利检索中的技术证据优先级，并非对创造性/无效成立与否的法律结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

以 CN103782344B 权利要求23 的读取方法为比对对象，下表从指定的六份检索报告中筛出有实质贡献的专利。同一专利家族只计一次；括号中的数字对应报告文件名中的编号。表中“公开”仅指该文献能够证明的部分，不能把不同实施例或不同文献的内容视为一篇文献的完整公开。

直接涉及读取操作的文献

专利及所在报告 对应公开的权利要求23特征 尚未公开的关键限定
CN101651144A（1、9、11、16） 图1—3公开多根竖直半导体柱、存储串、位线、共源线，以及环绕柱的上选择线、字线板和下选择板。图11、表1的读取操作将选中上选择线加正读电压、未选上选择线及共源线置0 V；选中字线置0 V、未选字线加读电压。 源端只有一层公共下选择板，未同时公开两组各自的源极选择栅极和位于它们与共源极之间的同一个源极栅极；读取电压也不满足权23的 \(V_3>V_2>V_1>0\)。
US20100195395A1（10、11） 图2—4公开竖直柱上的多串、位线、共源线、字线和端部选择晶体管；图13—14公开源端串联的 TG1、TG2 可由 GSL1、GSL2 分别控制。读取段公开选中串选择线导通、未选串选择线关断，以及选中字线施参考电压、其他字线施通过电压。 未给出权23读取时两组源极选择栅极分别为 \(V_1/0\) V、跨两组共用的外层源极栅极为 \(V_2>V_1\)，也未给出完整的 \(V_3>V_2\) 字线偏置。
US20100214839A1（9、11） 表I及读取实施例明确给出：选中字线0 V、未选字线5 V、共源节点接地；同一串的漏端和源端均有两级选择晶体管。 属于平面NAND。其读取时 DSL、DSLTE、SSL、SSLTE 全部加5 V，没有权23所需的两组源极选择栅极 \(V_1/0\) V差分，也没有共用源极栅极 \(V_2>V_1\)。

主要提供结构或选择方式补强的文献

专利及所在报告 对应公开的权利要求23特征 尚未公开的关键限定
CN102148059A，同族 US20110194357A1（1、2、9、10、11、16） 竖直柱、电荷存储串、位线、共源线及按行区分的选择线；图14在每一串的源端设置两条串联GSL，一条邻近字线，一条邻近共源线。 图14靠近共源线的GSL仍按行分别设置，不能直接对应权23中一条同时作用于第一、第二串群的源极栅极。所示两级GSL差别偏置针对擦除，未证明权23的读取电压序列。
US20100207194A1，同族 JP2010192569A（1、10、11、16） 第三实施例、图15明确是各柱独立的直线型竖直NAND串；源端有上下两层选择栅 LSGA、LSGB，漏端有选择栅并接位线。 未见权23读取时跨两组串共用外层栅极、两组内层源极选择栅极 \(V_1/0\) V，以及 \(V_2>V_1\)、\(V_3>V_2\) 的同时偏置。
JP2010034112A（10） 多根竖直柱、位线、共用的板状下选择栅LSG、字线板，以及分开的上选择栅；有助于证明“一个源端栅层作用于多柱”的结构思路。 只有一层下选择栅，缺少位于字线与该公共栅之间、按两组分别控制的源极选择栅；未给出权23读取偏置。
CN101971324A（1、2、9、10、11、16） 电荷存储串、导电柱和源端选择结构，可补强竖直存储串的基础构造。 其典型构造为一对串共用单个导电柱；不能直接证明权23两组串的全部栅极关系，更无双层源端栅及指定读取电压。
CN102034829A（1、11、16） 柱状半导体图案上的存储单元、上部串选择栅、下部源端栅、字线及公共源线，可补强“栅极与竖直柱”的空间关系。 源端只有一级选择栅；未公开两组源端差分控制或权23的读取电压等级。
US20080253187A1（1、2、9、10、11、16） 图2、图4公开每串源端两个串联选择栅，外侧栅接共源线，同时存在漏端选择栅；适合证明“双源侧栅”的电路拓扑。 平面结构，不公开栅极环绕竖直柱；其两级源端栅可受相同控制电压，未公开权23的跨串群共用外层栅及读取差分偏置。
US20090011560A1（1、10） 同样公开源端串联的两个选择栅与共源线，并讨论不同栅长对漏电、穿通的影响。 仍为平面结构；未给出权23的两组串、共用源极栅极及完整读取电压序列。
WO2010004047A1（9、16） 公开覆盖多条通道的公共选择栅和逐组设置的选择栅；读取时通过关闭未选存储平面的接入栅进行选择。 通道主要为沿衬底平面延伸的条形结构，两类选择栅也不能直接对应权23同在源端、内层分组而外层共用的结构；没有具体读取电压关系。

**现有证据的主要缺口：**尚未见到上述任一单篇文献在同一次读取操作中同时公开：第一、第二漏极选择栅极为 \(V_1/0\) V；第一、第二源极选择栅极也为 \(V_1/0\) V；同一个跨两组串的源极栅极为 \(V_2>V_1\)；两组未选字线为 \(V_3>V_2\)，并对第一组的选中字线施加0 V与 \(V_1\) 之间的读取电压。当前最有价值的路线是以 CN101651144A 的读取操作为基础，用 US20100195395A1、CN102148059A 或 US20100207194A1补强双源侧栅结构；这些文献之间如何组合及上述电压差别是否有技术启示，还需单独论证。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论

本轮未找到达到你所设完整结构标准的新增中文文献，也未找到同一次存储单元数据读取中明确满足 \(V_{\text{common/global}}>V_{\text{local/SGS}}>0\) 的合格中文直接公开。

本轮值得保留的新增结果是 CN101404180A，2009年4月8日公开。它比普通“双源侧选择晶体管”更接近缺口：明确公开了独立子串选择线SI1、SI2与共同地选择线GSL同时存在的分级选择电路，并明确允许将子串选择晶体管放到存储单元与地选择晶体管之间。但是，其具体图示没有直接给出你要求的“跨两个独立串组的多个竖直半导体柱共用一个global源侧栅”的物理布置；其READ图又将相关两级选择线均设为 Vcc。因此，只保留为 C级、部分结构桥梁，不能升级为完整结构命中或差压READ命中。专利图像

另外有一项检索边界必须说明：KR970023442A未取得能够核验的原始公报，相关同族及引证链未闭合。下面的“本轮未找到”是对已实际定位、打开并核验的文献而言，不是对该未闭合入口作出的不存在判断。

二、按补强价值排序的中文公报核验表

下表公开日均取自对应中文A公报封面的实际公开日，四件均早于2011年8月15日。后三行是重要误命中复核，不计为新增有效命中；其X级原因是所拟依赖的实施例或操作模式不合格，并非公开日不合格。

“READ命中”仅表示存在相关真实数据读取公开，不等于同时命中目标结构及电压关系。

公开号 公开日 申请人 是否3D/垂直NAND 结构命中 READ命中 V2>V1命中 V3>V2命中 具体段落/附图 仍缺什么 证据等级
CN101404180A，本轮新增保留 2009-04-08；封面核验合格。专利图像 三星电子株式会社 明确记载可采用垂直结构；具体剖面图为平面实现 部分命中：独立SI1/SI2＋两子串共同GSL；明确允许“单元→SI→GSL→CSL”的位置变型 是，图6为存储单元读取 否；图6中GSL1、SI2同为Vcc 未明确；不能仅由Vpass名称推出Vpass>Vcc 权利要求1、12—14；说明书第6/11、10/11、11/11页；图1、3、6 跨两个独立多柱串组共用一个global源侧栅的具体物理结构；READ严格差压 C：部分结构桥梁
CN102148059A，已知文献复核 2011-08-10；封面核验合格。专利图像 三星电子株式会社 是 两级源侧GSL存在，但两级均按串行/组分开，不是一层local加一层跨组global 所依赖的差压段落不是READ 仅ERASE中有外侧Vm3>内侧Vm4；不算本轮命中 未找到所需READ关系 [0106]—[0109]，图14、15 真正跨组global层；同一次READ中的两个正电压及严格大小关系 X：操作模式不合格
CN101800224A，本轮新增排除 2010-08-11；封面核验合格。专利图像 三星电子株式会社 是 共同LSG与分割LSG是替代实现，没有同例叠置两层源侧栅 未找到目标双源侧栅的读取偏置公开 未命中 未命中 [0038]、[0043]；图3B、5A local与global在同例同时存在；两个源侧栅及对应READ电压 X：跨实施例拼接不合格
CN101651144A，已知文献复核 2010-02-17；封面核验合格。专利图像 三星电子株式会社 是 共同下部栅形成竖直、水平反型通道，但不是两个电气可区分的源侧栅 是，表1及对应读取说明 不成立；缺少可比较的第二独立源侧栅 未命中；表1的未选WL和LSL均为Vread 表1，说明书第12/23—13/23页；图11 独立local SGS＋额外global栅；READ差压 X：所拟双栅实施例不成立

上述技术判断分别依据原始公报的权利要求、结构图、读取图和擦除段落，而非仅依据题名或摘要。专利图像

三、最有价值新增文献：CN101404180A的可用范围与边界

1. 它确实提供了“独立局部选择＋共同选择”的电路桥梁

题名为《非易失性存储装置及其操作方法》。

其权利要求1先规定每条主串包含第一、第二子串及各自串联的两个晶体管。权利要求13将靠子串的晶体管定义为子串选择晶体管，将其外侧晶体管定义为地选择晶体管；权利要求14又规定：两地选择晶体管的栅连接同一地选择线，而第一、第二子串选择晶体管分别连接第一、第二子串选择线。由此能够直接取得以下电路关系，而不是仅凭“两只选择晶体管”的名称推定：专利图像

\[ \begin{aligned} \text{第一子串单元}&\rightarrow T_{\mathrm{SI1}}\rightarrow T_{\mathrm{GS1}}\rightarrow CSL\\ \text{第二子串单元}&\rightarrow T_{\mathrm{SI2}}\rightarrow T_{\mathrm{GS2}}\rightarrow CSL \end{aligned} \]

其中，两个 \(T_{\mathrm{SI}}\) 分别控制，两个 \(T_{\mathrm{GS}}\) 的栅共接GSL。独立局部选择与共同选择同时存在这一点，是本轮保留它的主要理由。专利图像

空间顺序也不是自行改图得到的。图1本来画的是“单元→GSL控制晶体管→SI控制晶体管→CSL”；说明书第11/11页明确允许交换地选择晶体管与子串选择晶体管的位置，从而得到上面靠近目标的顺序。因此，可引用“明确记载的位置变型”，但不能把图1原图直接描述成已经画出了该变型。专利图像

2. 为什么仍不能认定完整目标A已被直接公开

首先，它并非完全没有垂直结构记载。权利要求12及说明书第6/11页明确提到垂直结构闪速存储器，并引用韩国第0707200号专利。因此，将它简单标为“纯平面、与垂直结构无关”也不准确。但具体剖面图3展示的是沿衬底表面排列的实现，而不是目标的多柱、双层源侧共栅布局。专利图像

其次，图1中的共享范围不能扩大。SI1控制SS1、SS3，SI2控制SS2、SS4；但GSL1对应主串MS1中的SS1、SS2，GSL2对应主串MS2中的SS3、SS4。**不能把图中仍然分开的GSL1、GSL2合并解释成一个跨上述两组全部半导体柱的global电极。**这是本轮对它只给部分C级、不认定完整结构命中的关键原因。专利图像

还应注意，权利要求12的垂直结构限定从属于权利要求2，而权利要求13—14属于另一位置配置分支。不能仅凭这些文字，再补入一个文献未画出、未明确说明的跨组共栅版图，就写成完整同例直接公开。专利图像

3. 它的确有真正READ，但恰好没有严格差压

说明书第10/11页明确将图6说明为目标存储单元的读操作，不是编程验证。图6及下一页说明给出的关键条件如下：专利图像

核验项 原公报公开 对本轮目标的意义
选中主串的共同地选择线 GSL1＝Vcc 与选中子串选择线不是不同电平
选中子串选择线 SI2＝Vcc GSL1＝SI2，而非GSL1>SI2
未选子串选择线 SI1＝0 V 能证明局部选择功能
上端串选择线 SSL＝0 V 不符合所希望的selected SGD＝selected SGS＝V1
公共源极线 CSL＝0 V 此辅助条件命中
选中字线／其他字线 Vread／Vpass 未明确给出Vpass>Vcc

对于“两个栅是否都为正电压”，原图使用的是导通供电电平 Vcc，没有列出具体伏数。这里无需依赖其数值作进一步推定：两个标注完全相同，已经足以排除严格的 \(V2>V1\)。即使考虑说明书明确记载的位置交换变型，也未另见一组“外侧共同栅更高”的READ偏置。专利图像

因此，这件文献能减少“为什么设置两级、不同选择范围的源侧选择器”的电路概念证明负担，但不能消除跨组多柱物理实现和READ差压这两个核心组合步骤。

四、三类最容易造成错误补强的结果

1. CN102148059A：外高内低是真的，但发生在ERASE

这件文献的[0106]—[0108]及图14，应当把栅的位置和操作模式一起读取。

各行分别具有GSL11/GSL21、GSL12/GSL22、GSL13/GSL23。对所述未选串的擦除偏置而言，其顺序可以表示为：

\[ \text{存储单元}\rightarrow GSL2j\;(Vm4) \rightarrow GSL1j\;(Vm3)\rightarrow CSL \]

其中GSL1j靠公共源侧，GSL2j靠存储单元；[0108]确实公开 Vm3>Vm4。但是，紧邻的[0107]及图15明确把这组条件放在擦除期间的未选串控制中，其技术说明涉及抑制栅诱导漏极泄漏，而不是提高真实READ中的源侧导通能力。专利图像

结构上也仍缺一层：**两级GSL均按行分组，没有一层跨这些行共同设置的global GSL。**不能只保留“有两层”和“外侧电压更高”，删除分组方式及ERASE语境后用于权利要求23。专利图像

所以，该文献对本轮第11项“同一次READ中两栅均为正电压”及第12项严格不等式，均不能给出合格证明。它不是日期失败，而是操作模式及共享范围失败。

2. CN101800224A：共同下部栅和分割下部栅不能叠加

这件新增追踪结果与目标术语相当接近，但原文[0038]及相应附图区分了两类实现：一类采用共同下部选择栅LSG，另一类采用对应分割的下部选择栅。图3B和图5A分别体现这种区别。没有在同一实现中画出“分割LSG之下再设置共同LSG”。专利图像

另一个容易误读之处是“上部选择栅USG”：按[0043]及附图，它位于存储单元层的上方、位线侧，而非同一串源侧的内层SGS。因此，不能用USG充当local SGS，再以LSG充当外侧global SGS。对于分组独立控制，分割LSG方案可以提供部分概念；对于跨组共同设置，共同LSG方案可以提供另一部分概念；两者仍是替代方案，不是目标同例双层结构。专利图像

3. CN101651144A：两段通道不等于两个独立栅

该文献在读取时，由下部选择栅LS_PT/LSL同时形成柱下部的竖直反型通道和衬底表面的水平反型通道。相关水平晶体管的栅仍耦合到同一LS_PT。通道有竖直、水平两部分，不意味着存在可施加不同电压的inner SGS与outer global gate。专利图像

其表1确有真实READ条件，但未选字线、选中上部选择线以及下部选择线均采用Vread，公共源线接地。由该表既不能得到第二独立源侧栅，也不能得到所需的两级源栅差压或pass WL高于global栅的关系。专利图像

五、目标C：组合动机／电压选择理由的结果

本轮未找到可单独保留为D级的合格中文文献，直接说明在真实READ中应使global/shared源侧栅高于local SGS，以降低串联电阻、补偿阈值或保证读取电流。

最接近的两项理由仍不能替代该缺口：CN101404180A提供两级选择功能分工，但其实际READ两级均为Vcc，末页强调的是避免高沟道升压造成额外单元损伤；CN102148059A说明不同源侧栅电压，但理由及操作均属于擦除控制。它们都没有直接给出“共同栅在READ中应采用比局部栅更高的正电压”这一技术指引。专利图像

因此，不能把“一般提高栅压可能增强导通”的器件常识，写成上述文献已经公开的特定组合动机。

六、引证、被引证、同族及早期相关申请追踪

1. 本轮实际带来增量的两条路径

后向引证路径：

US20100195395A1的引证中出现US20090091975A1；沿该家族取得并核验中文 CN101404180A。本轮采用的是中文A公报自身2009年4月8日的公开日，不采用美国同族公开日或美国授权日。该家族只计一个技术来源。谷歌专利

前向家族引证路径：

从CN101651144A的被引证家族追到US8644046B2，再回溯其中文早期公开 CN101800224A。美国后续授权文本只作为导航入口；日期合格性和技术判断均落回2010年8月11日公开的中文A公报。最终因共同／分割LSG属于替代实现而排除。谷歌专利

同申请人及同发明人早案也作了交叉回查，包括沈载星相关的 CN101465353A，以及Jae-Hun Jeong相关的 US20080031048A1。前者的中文公报封面已核到2009年6月24日；这些早案用于术语和引证回溯，没有因申请人或发明人相同而被提升为本轮命中。专利图像

2. 指定外国入口单独列示，不计中文主结果

外国入口 原始公报实际公开日核验 中文回溯及本轮处置
US20100195395A1 2010-08-05。专利图像 本轮未核到符合截止日的中文同族原公报。其源侧TG1/TG2由共同GSL控制；不能仅凭双TG认定local＋global。有效增量来自其后向引证通往CN101404180A，而不是将该美国公报计为中文证据。谷歌专利
US20110194357A1 2011-08-11。专利图像 已对应到合格中文 CN102148059A，2011-08-10。两者按一个家族处理；不重复计算技术来源。中文原文的外高内低仍为ERASE。谷歌专利
JP2009146942A 2009-07-02。专利图像 原公报已打开；同族及相关引用用于回溯。本轮未核到该家族合格的中文公开本，不以日文较早公开替代中文证据。谷歌专利
JP2008171918A 2008-07-24。专利图像 追到US20080173932A1等同族及后续引用，但未核到该家族合格的中文公开本；不另计独立来源。谷歌专利
KR20110042526A 2011-04-27。专利图像 原公报已打开，并回查美国、韩国同族；本轮未核到合格中文公开本。所查低LSL／高阱电压内容属于ERASE，也不是两源侧栅的READ差压。谷歌专利
KR970023442A 未核实 对原号码及若干规范化写法进行了检索，但未取得可核验的原始公报。日期、题名、申请人、技术内容及中文同族均不作推定。该入口未闭合，不能纳入证据或作实体排除判断。

这里的“未核到中文同族”仅陈述本轮检索结果，不等于断言该家族绝对没有任何中文成员。

七、对三个最终问题的明确回答

是否找到一篇能够显著降低现有组合负担的新中文文献？

**按本轮核心缺口标准，本轮未找到足以作出该判断的新中文文献。**新增保留的CN101404180A能提供有用的分级源侧选择电路桥梁，但仍需另行证明跨两个独立多柱串组的共同栅物理布置，以及READ中外高内低的偏置关系，不能将其描述成已消除核心组合负担。专利图像

是否找到同一次READ中 \(V_{\text{common/global}}>V_{\text{local/SGS}}>0\) 的直接公开？

**本轮未找到。**最接近的真实READ公开是CN101404180A，但两个相关选择电平均为Vcc；最接近的严格外高内低公开是CN102148059A，但属于ERASE。二者不能拼成一篇文献的同次READ直接公开。专利图像

是否找到local/group SGS＋global/common source gate同时存在的直接结构？

**电路层面的局部选择＋共同选择同时存在，找到了部分桥梁；你要求的跨两个独立串组、共同作用于多个竖直半导体柱，并位于local SGS与common source之间的完整同例结构，本轮未找到。**CN101404180A保留为部分C级；板状／分割SGS替代方案、普通双TG以及单一栅形成的两段通道，均未按完整命中计算。专利图像

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

Supplemental-search result

The search did not locate a verified pre-cutoff English publication that closes both the stipulated vertical local/global source-gate structure and the strict READ-voltage relationship. No A- or B-grade result was established.

The strongest additional structural lead is a hierarchical main-string/substring selection circuit, with an expressly permitted reversal of the two source-side selectors. It is a useful circuit-level bridge, but it does not establish the requested stacked vertical-pillar implementation. Its illustrated READ uses equal selector voltages. A separate dual-source-selector publication expressly describes an actual memory-cell READ, but again uses equal voltages—5 V and 5 V. The closest express source-side greater-than relationship examined belongs to erase inhibition, not READ. 专利图像

Coverage limitation: all eight specified US publications were opened and examined. Three of the four foreign leads were resolved sufficiently for the family audit below. KR970023442A remains unverified: I did not obtain a reliable original publication or establish its English family. It is excluded, and I do not represent that branch of the requested network as completed.

1. Ranked candidate and exclusion table

Every English publication in this table has an actual publication date on or before 14 August 2011, verified against the original publication. The dates are not priority, filing, or substituted grant dates.

“Not established” means the cited embodiment does not supply the relationship—not that the relationship is physically impossible. A C or D entry below is only a partial bridge, not a complete structural or READ hit. X identifies a rejected gap-closing use; it does not mean that the document is necessarily unusable for every other patent-analysis purpose.

Publication Publication date Assignee 3D/vertical NAND? Local+global structure Actual READ? Vglobal>Vlocal>0? Vpass>Vglobal? Paragraph/Figure support Remaining gap Evidence grade
US20090091975A1 2009-04-09 — qualifies Samsung Planar implementation; “perpendicular” variant does not establish stacked-pillar NAND Circuit-level analogue: independently selected substrings plus shared main-string selection; reversed order expressly permitted Yes No: illustrated active GSL and SI controls both receive Vcc Not established [0033]–[0042], [0077]–[0080]; Figs. 1, 3, 6; claims 13–14, 20–22. 专利图像 No verified vertical implementation with the required group-spanning lower gate; equal READ biases C
US20090310425A1 2009-12-17 — qualifies Samsung Yes Global lower-select plate, but no separate local SGS layer Yes No two independently biased source-side gates No: pass WL and lower select line both use Vread [0059], [0069]–[0073]; Fig. 11; Table 1. 专利图像 Global component only; missing local-plus-global stack C
US20100214839A1 2010-08-26 — qualifies No assignee named on A1; Guzzi/Visconti named as inventors Planar NAND Two serial source selectors; no local/global group relationship Yes, expressly No: 5 V = 5 V No: pass WL = 5 V also [0035]; Figs. 1–2; claim 19. 专利图像 Equal READ voltages; no vertical/local-global topology D
US20080089127A1 2008-04-17 — qualifies SanDisk Planar NAND Source select gate plus adjacent coupling electrode—not independently group-selectable local SGS plus global gate Yes, including previously programmed data Not established: co-driven example is equal; alternative inner electrode can be 0 V Fig. 28 places pass bias above the co-driven level, but no global gate is established [0165]–[0169]; Fig. 28. 专利图像 Electrode/topology mismatch; no strict two-positive-voltage READ relationship D
US20080173932A1 2008-07-24 — qualifies Toshiba Yes One SGS stage per string; no additional shared source-side stage Yes Not applicable: second source gate absent Only the ordinary comparison 4.5 V pass > 3 V select [0055]–[0057]; Fig. 5. 专利图像 Confirms baseline biases, not the missing intermediate global-gate voltage D
US20100195395A1 2010-08-05 — qualifies Samsung Yes Two source-side devices, but Fig. 2 ties both devices of each row to that row’s GSL Yes, but not the required separately biased pair No qualifying disclosure Not established for a global/local pair [0047], [0052]–[0054]; Figs. 2, 13–14. 专利图像 Row selection is not a separate shared lower gate; other bias examples cannot be imported X
US20110090737A1 2011-04-21 — qualifies Hynix Semiconductor Yes Single plate-type lower select line; upper selector is drain-side Yes Not established; no two source-side stages Not established [0050]–[0056]; Figs. 3A–3B; claims 6–9. 专利图像 “Upper/lower” does not mean two serial source gates X
US20110194357A1 2011-08-11 — qualifies Samsung Yes Two row-specific source-selector levels; neither is common across all the relevant row groups No for the relied-upon inequality: ERASE INHIBIT Vm3>Vm4 is disclosed, but not in READ No qualifying READ hierarchy [0107]–[0110]; Figs. 14–15. 专利图像 Wrong operation and missing shared/global relationship X
US20100207194A1 2010-08-19 — qualifies Toshiba Yes, U-shaped channels Two selector layers with threshold-coded selection, not the required local/global grouping Not established for the compared selector voltages Not established; VSG1 can be 0 Not established [0043], [0046]–[0047], [0122]–[0130]; Figs. 1B, 6. 专利图像 No qualifying actual READ; positivity and topology both missing X
US20100202206A1 2010-08-12 — qualifies Samsung Yes Separate lower selectors and common lower selector are alternative configurations No paired local/global READ established Not established Not established [0047]–[0051]; Figs. 5A–5C, 7A–7C, 8–9. 专利图像 Cannot combine alternatives into a two-level local/global embodiment X
US20100124116A1 2010-05-20 — qualifies Toshiba Yes One source select stage in the relevant READ circuit Yes No second source-side gate Not established for a global/local pair [0088]–[0091], [0121]–[0122]; Figs. 7, 16. 专利图像 Pre-READ selector programming is not simultaneous two-gate READ biasing X
US20100039862A1 2010-02-18 — qualifies Micron No vertical-pillar topology established No defined local/global source-gate pair Yes Not established Ordinary Fig. 5 comparison: pass 5 V versus selected SGS/SGD 3.5 V [0036]–[0037]; Fig. 5. 专利图像 Differently biased source lines are not differently biased source gates X

2. Decisive embodiment, ordering, and family checks

The family anchors below identify the disclosure being counted. Listed grants are family identifiers only; their dates are not used to qualify an A1 publication.

A. Hierarchical selection: the strongest additional structural bridge

US20090091975A1 — US12/081,679; grant US7894265B2. GSL1 controls TGS1 and TGS2 for the two substrings of a main string; SI1 and SI2 separately control substring selection. Paragraph [0080] expressly permits:

memory cells → substring selector TSI → ground selector TGS → CSL.

Claims 13–14 reinforce that ordering and control arrangement. Thus the reversal is disclosed, not supplied by inference. Nevertheless, Fig. 6 applies Vcc to both active controls, and the record does not establish the requested vertical, group-spanning physical gate. 谷歌专利

The “perpendicular structure” reference was traced rather than assumed to mean vertical NAND. Its referenced Korean disclosure has English counterpart US20070018237A1, published 25 January 2007. That publication concerns fin-type channels; its drawings show successive cells along substrate fins, not a stacked string of memory cells along a vertical pillar. It therefore does not supply the missing vertical implementation. 专利图像

B. A genuinely common lower gate—but only one gate

US20090310425A1 — US12/471,975; grant US8441059B2. The lower select plate controls both vertical pillar-side inversion and horizontal well-surface inversion. Those regions provide a common source connection, but they are controlled by the same lower select plate. They are not independently biased inner and outer gate electrodes. The upper select lines lie on the drain side of the memory cells. 谷歌专利

Table 1 and [0069] give an actual READ: pass word lines, selected upper select lines, and the lower select line receive Vread; CSL and well receive ground. There is neither a local SGS beneath the cells nor a second, higher global-gate voltage in that embodiment. 专利图像

C. Actual READ through two source selectors—but equal voltages

US20100214839A1 — US12/390,339; grant US8169827B2. The source-side order is:

memory cells → SSLTE-controlled second source selector → SSL-controlled first source selector → common source.

Paragraph [0035] expressly describes memory-cell sensing: the selected word line is 0 V, unselected word lines are 5 V, and DSL, DSLTE, SSL, and SSLTE all receive 5 V; the source and well are grounded. Both source gates are therefore positive in the same READ, but outer = inner, not outer > inner. No independently selectable local groups beneath a separate common selector are established. 谷歌专利

This is a useful equality counterexample, not a basis for inferring a higher global voltage from differing selector threshold characteristics.

D. Coupling-electrode READ: the zero-voltage alternative does not satisfy positivity

US20080089127A1 — US11/550,382; grant US7586157B2. The relevant source-side coupling electrode is nearer the memory cells; the source select gate is nearer the source. Paragraph [0165] expressly includes reading previously programmed data, so this disclosure should not be dismissed as verify-only. 谷歌专利

However, Fig. 28 co-drives VSGS and VCES. Paragraph [0168] alternatively permits VCES to remain at 0 V. The first option gives equality; the second fails Vinner>0. Moreover, the coupling electrode is not established as an independently group-selectable local SGS beneath a distinct globally shared gate. 专利图像

E. Two vertical source devices, with row selection applied to both

US20100195395A1 — US12/658,072; grant US8295089B2. In Fig. 2 the sourceward order is:

memory cells → TG2 → TG1 → CSL.

But GSL1 controls both TG1 and TG2 in one row, while GSL2 controls both in another. The row groups are selectable, but there is no separate lower gate common to both rows. Both devices can be turned on together during READ, without establishing different gate voltages. 谷歌专利

The differently organized controls of Fig. 13 and the operating examples of Fig. 14 cannot be combined with Fig. 2’s row mapping to manufacture a single local/global READ disclosure.

F. The express inequality is an erase-inhibit result

US20110194357A1 — US12/985,695; grant US8917558B2. Figs. 14–15 place GST2 nearer the memory cells and GST1 nearer CSL. Paragraphs [0108]–[0109] apply Vm3 to lower source-side controls and Vm4 to upper controls, with Vm3>Vm4. 谷歌专利

That comparison concerns unselected strings during erase inhibition. Both selector levels remain row-specific: for example, GSL12/GSL22 and GSL13/GSL23. The disclosure therefore fails independently on operation and topology. Its erase-field rationale cannot be relabeled as a READ-current or global-selector-overdrive rationale. 专利图像

G. Remaining specified seeds and the alternative-embodiment trap

US20110090737A1 — US12/907,560; grant US8730727B2. The order is cells → single lower selector → source connection. The upper selector is beyond the memory cells toward the bit line. The READ discussion gives an on-voltage range of 0–6 V, but not two source-gate voltages. Selecting different values from that range would not establish an express greater-than relationship. No separate local SGS exists beneath a globally shared lower selector. 谷歌专利

US20100207194A1 — US12/706,127; grant US8436414B2. On the source leg, the order is cells → SGB → SGA → top source line. Thus SGB is memory-adjacent and SGA source-adjacent despite their physical layer names. Both selector layers are divided into line conductors; the threshold-coded selection arrangement is not the stipulated local/global topology. Fig. 6 does not establish two strictly positive READ biases. The bottom back gate joins the U-shaped channel legs; it is not an extra gate between local SGS and source. 谷歌专利

US20100202206A1 — US12/701,246; grant US8644046B2. Separate LSG1/LSG2 structures and a common LSG occur in different configurations. They do not coexist as cells → local LSG → common LSG → source in the cited embodiments. Consequently, neither their physical ordering nor positive paired READ biases can be established by combining those figures. 谷歌专利

US20100124116A1 — US12/564,576; grant US7933151B2. Fig. 7 is an actual READ, with selected SGD and SGS receiving Vsg and the source grounded. It contains only one source-selector stage. The separate teaching of programming an unselected SGS before READ does not create another source-side transistor, nor a simultaneous higher-voltage global-gate READ condition. 谷歌专利

US20100039862A1 — US12/582,289; grant US7889561B2. Fig. 5 supplies a genuine READ example with selected SGS/SGD at 3.5 V and pass word lines at 5 V. Its differentiating feature is a voltage on unselected source lines, not an additional source gate. Generic allowance for multiple serial selectors does not assign them local/global roles or unequal READ biases. 谷歌专利

This family was traced backward to US20070247908A1, whose original front page verifies publication on 25 October 2007. It is counted as the same technical disclosure, not an additional hit; the 2010 paragraph references above have not been attributed to the earlier publication. 谷歌专利

US20080173932A1 — US11/970,992; grant US7821058B2. Paragraph [0056] supplies the familiar selected-gate 3 V, pass-word-line 4.5 V, selected-word-line 0 V, and grounded-source READ conditions. But each string has only one SGS stage. Common versus separately controlled SGS arrangements cannot be combined into simultaneous local and global source gates. This remains baseline evidence, not closure of the missing voltage level. 谷歌专利

3. Citation and family-network work

The useful results did not arise solely from terminology searches. The decisive tracing paths included:

Starting network Path and result
US20100195395A1 Backward citation to US20090091975A1; that document’s incorporated Korean reference was then traced to US20070018237A1, resolving the “perpendicular” terminology. 谷歌专利
US20090310425A1 Forward-network examination reached US20100202206A1. Its separate/common lower-selector embodiments were checked rather than combined. 谷歌专利
US20110090737A1 / KR20110042526A Family mapping eliminated duplication. Its backward network was also followed through US7960844B2 to the original US20100012997A1; that lead did not establish the required pillar/local-global selector stack. 谷歌专利
Target-family backward citations US8169827B2 was traced to the exact earlier English publication US20100214839A1, producing the explicit 5 V/5 V actual-READ comparison. 谷歌专利
US20080089127A1 Backward examination of US20070047312A1, published 1 March 2007, found multiple-selector operating teachings, but the potentially useful unequal biases concern programming—not the requested READ. 谷歌专利
US20100039862A1 Continuation/parent tracing reached the verified 2007 English publication identified above; no second independent hit was counted. 谷歌专利

The Toshiba network was also expanded through earlier and forward-linked vertical-NAND records, including the Tanaka/Aochi/Katsumata and related inventor clusters. The examined structures continued to distinguish a single source selector, segmented selector alternatives, or a U-channel back gate—not the missing local SGS plus sourceward shared gate in one embodiment. These additional nodes were screening leads, not promoted qualifying hits. 谷歌专利

Foreign-language tracing leads—separate from qualifying English evidence

Foreign lead Verified foreign publication date Family disposition
JP2009146942A 2009-07-02 Family ID 40917262. No qualifying English family publication was verified. The machine-translated database text is not treated as an English publication. 谷歌专利
JP2008171918A 2008-07-24 Family ID 39640397; qualifying English counterpart US20080173932A1. One disclosure counted. 谷歌专利
KR20110042526A 2011-04-27 Family ID 43879186; qualifying English counterpart US20110090737A1, published 21 April 2011. One disclosure counted. 谷歌专利
KR970023442A Not verified Original document and English family unresolved. Excluded; no publication date or counterpart inferred.

4. Technical motivation for a higher global READ voltage

No qualifying express motivation was found for Vglobal>Vlocal during actual memory-cell READ.

The closest rationales examined concerned different mechanisms: erase-inhibit field control, reducing resistance through source-line construction, and suppressing leakage by changing unselected source-line potentials. None supplies the requested teaching that a shared source-side selector should receive a higher READ turn-on voltage than an independently group-selectable local SGS. 专利图像

A general engineering argument that additional overdrive could reduce transistor resistance would be an external technical inference, not an express disclosure from these publications. It also would not establish the missing physical sharing relationship or the complete voltage hierarchy. I therefore have not used that argument to elevate any result to B.

5. Explicit answers

1. Did the search find a pre-cutoff English publication containing local/group SGS plus a separate shared/global source gate in the same embodiment?

Not in the required vertical-pillar topology. A circuit-level hierarchical analogue with an expressly permitted sourceward shared selector was found, but it does not establish the stipulated physical vertical implementation. It remains C-grade evidence, not a complete structural hit. 专利图像

2. Did it find an actual memory-cell READ where the source-adjacent/global gate is at a strictly higher positive voltage than the memory-cell-adjacent/local SGS?

No verified qualifying disclosure was found. The strongest actual two-source-selector READ example uses equal positive voltages; the strongest examined express greater-than source-selector example is erase inhibition. 专利图像

3. Did it find the complete V3>V2>V1>0 hierarchy?

No. No examined qualifying English publication establishes that complete hierarchy for the required gates in the same actual READ embodiment.

4. Does the gap remain?

Yes. Both the complete vertical local/global structural gap and the strict source-side READ-bias gap remain open on the verified evidence from this search. The partial bridges, equal-voltage examples, alternative embodiments, and erase/program teachings do not close them. The unresolved KR970023442A tracing branch is an additional search limitation, not a positive or negative substantive finding about that document.

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

요청하신 기준대로 CN103782344B 등록 청구항 23에서 실제로 남는 두 축—(i) local/group SGS + 별도의 shared/global source-side gate, (ii) 동일 memory-cell READ에서 Vglobal > Vlocal > 0—만 다시 좁혀 검색했습니다. Google Patents의 한국 공보 전문과 주요 후보의 원공보 PDF/도면을 열어 확인했고, 2011-08-14까지 실제 공개된 정확한 KR 공보만 선행기술 본체로 취급했습니다.

CN103782344B 청구항 23 자체는 비교 기준상 매우 구체적입니다. 제1/제2 string group별 source-select gate가 있고, 그보다 common source 쪽에 양 그룹에 공통인 별도 source gate가 있으며, READ에서 local selected source gate=V1, global source gate=V2>V1, unselected WL=V3>V2라는 관계까지 요구합니다. 따라서 단순한 “2개의 직렬 SGS”, “shared GSL”, “READ에서 SGS turn-on”만으로는 잔여 특징을 충족하지 않는 것으로 판정했습니다.

정밀검색 결과

한국 공개번호 공개일 출원인 3D/수직 NAND local+global 구조 실제 READ Vglobal>Vlocal>0 Vpass>Vglobal 근거 문단/도면 남은 차이 증거등급
KR20100088829A 2010-08-11 삼성전자 예 아니오. 한 string 내 GSTa(inner)+보조 GSTb(outer)는 직렬이나 두 gate가 공유 가능 예 아니오 아니오 도 1; GSTa→GSTb 직렬 및 gate 공유: 전문 [도1 설명]; READ에서 SSL·GSL·비선택 WL 모두 VREAD, GSTa/GSTb 모두 같은 GSL로 ON 谷歌专利 물리적 cells→inner GST→outer GST→CSL은 매우 근접. 그러나 inner가 group-local 독립 gate가 아니며 outer도 별도 global gate가 아님. READ 전압도 동일 C
KR20100089014A 2010-08-11 삼성전자 예 아니오 제한적 아니오 미개시 도 13~14: GS1/GS2를 GSL1/GSL2로 각각 분리 구동 가능. 단, 같은 문헌에서 단일 GSL 공통 연결도 대체예로 제시 谷歌专利 사용자가 배제하도록 지시한 **“공통형/분리형 대체 실시예”**에 해당. 또한 program에서는 source GSL1/GSL2가 모두 OFF이고 차등전압은 drain-side SSL1/SSL2임 谷歌专利 C
KR20090128776A 2009-12-16 삼성전자 예, 수직 pillar 아니오. shared plate-type LSL만 존재 예 해당 없음 해당 없음 정확한 공개일 확인 谷歌专利; plate형 하부 선택선이 복수 string에 공통. READ에서는 LSL이 VREAD로 turn-on shared/global source-side selector라는 절반은 강함. 그러나 그 위에 group별 local SGS가 별도로 없음 C
KR20110042526A 2011-04-27 하이닉스반도체 예 아니오. block-shared plate LSL 1단 예 해당 없음 해당 없음 공보일 谷歌专利; 동일 block 복수 string이 LSL 공유 [제조설명]; READ에서 CSL/WELL=GND, LSL=0~6 V 谷歌专利 공유 source selector와 READ는 직접 개시. 별도 inner/local SGS가 없음 C
KR20110003764A 2011-01-13 삼성전자 예 아니오 목표 READ 미검출 미검출 미검출 수직 cell-string unit 및 metal source line 구조; 정확한 공개일 2011-01-13 谷歌专利 source-side 구조 bridge이나 독립 local/global 두 계층 및 차등 READ가 없음 C
KR20110009503A 2011-01-28 삼성전자 예 아니오. group별 GSL은 독립하지만 각 string source selector는 1계층 아니오—핵심 동작은 program/precharge 미검출 미검출 GSL1/GSL2/GSL3 등이 서로 독립 제어되고 각 vertical active pillar group을 선택; 프로그램/인히빗 precharge 설명 谷歌专利 local/group selection 절반은 충족하지만 그 아래 shared global SGS가 없음 C
KR20090117793A 2009-11-12 도시바 예 아니오 예 해당 없음 해당 없음 정확한 공개일 谷歌专利; READ 표: SGD=Vdd, SGS=Vdd, selected WL=0, unselected WL=Vread, SL=0 청구항 23의 일반 READ bias와 가까우나 source selector가 1개 D
KR20100054742A 2010-05-25 도시바 예 아니오 예 해당 없음 해당 없음 정확한 공개일 谷歌专利; sensing에서 selected SGD/SGS가 동일 Vsg vertical NAND READ 자료일 뿐 두 source-side gate/local-global 구조가 없음 D
KR20070096972A 2007-10-02 도시바 3D 적층형 아니오 예 해당 없음 해당 없음 정확한 공개일 谷歌专利; READ 조건은 SGD=Vdd, SGS=Vdd, 비선택 WL=Vread, 선택 WL=0, SL=0 하나의 SGS. 잔여 특징과 직접 연결되지 않음 D
KR20090050976A 2009-05-20 도시바 아니오/목표 수직구조 아님 아니오 read-voltage 제어는 있음 미검출 미검출 온도에 따른 판독전압 제어; 정확한 공개일 2009-05-20 谷歌专利 목표 source-side 구조와 무관 X
KR970023442A 1997-05-30 삼성전자 등 아니오 아니오 목표 READ 아님 미검출 미검출 정확한 공개일 확인; page erase 전 데이터 보존/센싱 구조 谷歌专利 planar/erase 중심. 잔여 구조·bias와 무관 X
KR20110092523A 2011-08-18 삼성전자 예 두 source-side GSL 실시예 있으나 global/local 공유관계 불충족 아니오—문제의 차등 bias는 ERASE READ 기준 미검출 미검출 공개일이 마감보다 4일 늦음 谷歌专利. source-adjacent GSL을 더 높게 하는 실시예는 erase/GIDL 억제용 날짜부터 부적격. 더구나 outer>inner가 READ가 아니라 erase X
KR20120100247A 2012-09-12 삼성전자 예 두 직렬 GSLu/GSLd는 있음; shared global은 아님 예 예—단, outer가 global/shared는 아님 아니오 실제 sensing에서 inner GSLu=VREAD, source-adjacent outer GSLd>VREAD; 더 높은 gate bias로 큰 채널저항을 보상하고 CSL 방향 read current 확보 谷歌专利 매우 중요한 후발 확인자료이나 공개일 부적격. 또한 unselected WL=VREAD이므로 Vpass=Vlocal < Vouter, 즉 청구항 23의 V3>V2와 반대 X
KR20130080205A 2013-07-12 삼성전자 예 예—목표 구조를 직접 개시 예 아니오: Vglobal=Vlocal 아니오: 동일 Vread GGST가 모든 NAND string에 공통이고 LGST와 CSL 사이에 위치; LGSL group별 독립. 谷歌专利 READ에서는 selected SSL=Vread, GGSL=Vread, selected LGSL=Vread, unselected LGSL=Vss 谷歌专利 구조적으로는 정확한 후발 문헌이나 2013 공개. 그리고 READ에서도 global>local이 아니라 global=local X

가장 중요한 세 문헌의 의미

KR20100088829A가 마감 전 가장 가까운 “직렬 source-side 2단” bridge입니다. 동일 수직 NAND string에서 memory cells 다음에 GSTa, 그 다음 CSL 측 GSTb가 직렬로 놓입니다. 게다가 GSTb와 CSL 주변의 기생저항 및 read-current 경로도 상세히 설명합니다. 그러나 결정적으로 GSTa/GSTb는 같은 GSL에 연결되고 READ에서 같은 VREAD를 받습니다. 따라서 이 문헌에서 별도 global gate 또는 Vglobal>Vlocal을 추론하는 것은 직접개시 기준을 넘습니다. 谷歌专利

KR20110042526A / KR20090128776A는 반대쪽 절반을 제공합니다. 복수의 vertical string이 판형 하부 source-select line을 공유하고 실제 READ에서 이를 켭니다. KR20110042526A는 같은 block에 속하는 복수 string이 동일 LSL을 공유한다고 명시하고, READ에서 LSL에 0~6 V를 인가합니다. 하지만 이 shared selector와 memory cells 사이에 다시 group별 local SGS가 존재하지 않습니다. 谷歌专利

따라서 KR20100088829A의 직렬 2단 source selector와 KR20110042526A/KR20090128776A의 shared plate selector를 서로 결합해야만 청구항 23의 구조에 접근합니다. 사용자가 지정한 기준대로 이것을 한 문헌의 직접개시로 취급하지 않았습니다.

READ 전압 측면의 가장 가까운 후발 자료

KR20120100247A는 기술적 동기까지 매우 강한 후발 자료입니다. 실제 sensing/read에서 memory-cell 쪽의 upper GSLu에는 VREAD를 인가하면서, common-source 쪽 lower GSLd에는 VREAD보다 높은 전압을 인가할 수 있다고 명시합니다. 이유도 큰 channel resistance 때문에 CSL 쪽으로 current가 잘 빠지지 않는 것을 더 큰 전류로 보정하기 위한 것이라고 설명합니다. 즉 사용자가 지정한 “series resistance/read current/bottleneck 보상” 동기와 거의 정확히 일치합니다. 谷歌专利

그러나 한국 공개일은 2012-09-12이므로 마감일 이후입니다. 더 중요하게는 이 문헌의 GSLd가 여러 local string group에 공통인 별도 global selector라는 직접개시도 없습니다. 또한 같은 READ에서 비선택 WL 역시 VREAD이므로 관계가 대략 Vouter > Vinner = Vpass가 되어 CN 청구항 23의 Vpass > Vglobal > Vlocal과 일치하지 않습니다. 谷歌专利

반대로 KR20130080205A는 구조를 거의 문자 그대로 보여 줍니다. group별 local GSL들이 독립되고, 그 아래 common source 쪽에 모든 NAND string에 공통인 GGST/GGSL이 존재합니다. 물리 순서도 memory cells → LGST → GGST → CSL입니다. 그러나 공개일이 2013-07-12이고, 실제 READ에서는 selected LGSL과 GGSL 모두 동일한 Vread를 받습니다. 谷歌专利

이 두 후발 문헌을 나란히 보면 흥미로운 점은 분명하지만, 2011-08-14 이전 한국 공개문헌의 직접개시로 합성해서는 안 됩니다.

인용망에서 확인된 사항

KR20130080205A의 backward-family citation에는 KR20100089014A 계열, KR20110003764A, KR20110009503A, 그리고 KR20110092523A의 등록계열 등이 연결됩니다. 특히 KR20110092523A는 우선일이 2010-02-09라 하더라도 실제 한국 공개일은 2011-08-18이므로 사용자의 cutoff에서는 제외했습니다. 谷歌专利

또한 KR20100089014A와 근접한 KR20100089022A의 동일 삼성 기술계열도 원문을 확인했지만, source-side GSL1/GSL2의 분리 가능성과 공통연결형이 선택적 실시형태로 존재하고, 차등 bias 설명은 program의 drain-side SSL 쪽입니다. 따라서 별도의 독립적인 목표문헌으로 중복 산정하지 않았습니다.

외국 공보도 추적용으로 확인했지만 한국 공보의 대체물로 사용하지 않았습니다. 예컨대 Micron 계열의 복수 select-gate 문헌들은 직렬 source-select 구조나 program 시 차등 bias를 보여 주지만, 마감 전 한국어 공보에서 요구된 shared global + group-local + 동일 READ Vglobal>Vlocal의 증거로 승격시키지 않았습니다.

최종 결론

1. 2011년 8월 14일까지 실제 공개된 한국 공보에서 local/group SGS + 별도의 global/common source-side gate 구조를 동일 실시예로 찾았는가?
미검출입니다. 가장 가까운 것은 KR20100088829A의 직렬 GSTa/GSTb와 KR20090128776A·KR20110042526A의 shared lower selector이지만, 어느 하나도 요구 구조를 한 실시예에서 직접 개시하지 않습니다. 정확한 local+global 구조는 검색된 자료 중 **KR20130080205A(2013-07-12)**에서 비로소 직접 확인되었으나 날짜 부적격입니다. 谷歌专利

2. 마감 전 한국 공보의 실제 memory-cell READ에서 Vglobal > Vlocal > 0을 찾았는가?
미검출입니다. KR20100088829A는 두 source-side transistor를 같은 GSL/VREAD로 구동합니다. 실제 READ에서 source-adjacent lower gate를 inner gate보다 높이는 직접개시는 검색된 한국 자료에서는 **KR20120100247A(2012-09-12)**가 가장 명확하지만 마감 후이며 outer gate도 global/shared가 아닙니다. 谷歌专利

3. 동일 READ에서 V3 > V2 > V1 > 0, 즉 Vpass > Vglobal > Vlocal > 0의 완전한 관계를 찾았는가?
미검출입니다. 오히려 KR20120100247A의 관련 후발 실시예는 Vouter > Vinner = VREAD ≈ Vpass이고, KR20130080205A는 Vpass = Vglobal = Vlocal = Vread입니다. 둘 다 청구항 23의 엄격한 계층관계를 공개하지 않습니다. 谷歌专利

따라서 검색 기준을 낮추지 않은 현재 결과에서는 A등급 및 B등급 한국 공보는 0건입니다. 마감 전 자료로 남는 것은 구조를 각각 절반씩 연결하는 C등급 bridge와 일반 READ 조건을 보여 주는 D등급뿐이며, 가장 강한 outer>inner READ 및 정확한 local/global 구조 자료는 모두 cutoff 이후의 X등급입니다.

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

CN103782344B・登録請求項23の追加精密調査結果

今回、原公報まで確認した範囲では、残存差異を直接埋めるランクA又はBの日本公報は未検出です。

最も近い資料は引き続き JP2009146942A ですが、同公報の通常READのセンス区間は、外側LSGSが正電圧、内側USGSが0Vです。また、両ゲートとも板状共通構造であり、内側がグループ別に独立駆動されるlocal SGSではありません。したがって、「ソース側直列2段」「外側の共通ゲート」「READ中の異電圧」は確認できても、指定された構造・電圧関係の完全な開示にはなりません。专利图像

もう一つ精査上重要だったのは、JP2010192569Aの第3実施形態・図15です。これはU字型の実施形態とは別に、直線状垂直NANDのメモリセル下方へソース側選択ゲートを2段配置しています。ただし、グループ別local SGSと、その双方に共通する外側global gateとの階層、及び指定された通常READの電圧階層は確認できませんでした。专利图像

1. 調査範囲と判定上の区別

指定7公報に加え、引用・被引用・同族及び発明者・出願人から追跡した11公報、計18件の日本語原公報PDFを開き、関連する明細書・請求項・図面を照合しました。これは確認した公報ファイル数であり、18件の独立した技術源を得たという意味ではありません。

以下の主比較表の公開日は、日本A公報自体の書誌面又は公報ヘッダで確認した日付です。表中の10件はいずれも2011年8月14日以前の公開です。外国同族の公開日や、日本での出願日・登録日は、この適格性判定に使っていません。

構造については、名称に「global」があるかではなく、内側の選択ゲートがグループ別に独立制御され、別個の外側ゲートがその複数グループにまたがって共有されるかで判定しました。これは、登録請求項23が第1・第2ソース選択ゲートと、それらより共通ソース寄りにある別のソースゲートを区別していることに対応します。谷歌专利

2. 主比較表

「未開示」は指定された関係の直接記載を確認できないこと、「—」は対応する外側global gate等がなく比較できないことを示します。Xは日付不適格だけでなく、実施形態・ゲート位置・動作モードの不適合も含みます。

日本公開番号 公開日 出願人 3D／垂直NAND local＋global構造 通常READ Vglobal＞Vlocal＞0 Vpass＞Vglobal 根拠段落・図 残る差異 証拠ランク
JP2009146942A 2009-07-02 東芝 ○ 部分一致。内外2段とも板状共通 ○。第2実施形態のセンス動作 不一致。内側＝0V、外側＞0V 明示なし 【0053】【0055】【0059】【0063】～【0075】、図6～9 独立local SGSなし。内側正電圧なし。選択SGD＝内側SGSも不成立 C。限定的な動機資料としても評価可能。专利图像
JP2010192569A 2010-09-02 東芝 ○。図15は直線状垂直NAND ソース側2段は直接開示。local／globalの共有階層は未確認 当該2段について具体的READバイアス未開示 未開示 未開示 【0022】～【0023】【0075】～【0080】【0149】～【0159】、図5・6・15 しきい値の異なる2段による選択と、独立local＋共通globalは別。READへの対応なし C。专利图像
JP2010118580A 2010-05-27 東芝 ○ local SGS側のみ。別個の外側global gateなし ○。図7 — — 【0015】～【0024】【0061】～【0064】、図5・7 選択SGD／SGSの同電圧などはあるが、比較対象となる第2ソース側ゲートがない D。READ条件の補助資料に限定。专利图像
JP2008171918A 2008-07-24 東芝 ○ 板状SGSと分割SGSは代替例 対象となるソース側2段READなし — — 【0013】～【0015】、図1 同一ストリングのソース側選択トランジスタは1個。代替例の併合が必要 X：実施形態不適合。专利图像
JP2007266143A 2007-10-11 東芝 ○ 板状／分割SGSは代替構成 対象となるソース側2段READなし — — 【0018】～【0020】、図1・87・88 共通SGSとグループ別SGSが直列に共存する開示ではない X：代替例の誤結合を排除。专利图像
JP2009004517A 2009-01-08 東芝 ○ なし。SGSu／SGSdは別列の高さ違い配置 指定2段のREADなし — — 【0019】～【0030】、特に【0027】、図3～5 同一ストリングに直列の2つのSGSではない X：ゲート対応不適合。专利图像
JP2010114113A 2010-05-20 東芝 ○ なし。下部LSGは1段。板状／分割は代替 読出し機能の言及はあるが、指定2段の条件なし — — 【0012】～【0025】、図2～5 上部USGはメモリセルを挟んだ反対側。LSGの下に別の共通ゲートはない X：位置・実施形態不適合。专利图像
JP2011018755A 2011-01-27 東芝 積層型だが、対象チャネルは水平 指定構造なし ○。図17 対応関係なし — 【0048】～【0060】【0067】～【0071】、図1・17 側面・層選択用ゲートを、同一垂直ストリングの内外直列2段へ読み替えられない X：構造不適合。专利图像
JP2011040706A 2011-02-24 東芝 ○。U字型 local／globalはビット線側 指定source-side階層のREADなし — — 【0017】～【0020】、図2 LBL／GBL間スイッチはドレイン側。ソース側global gateではない X：接続位置不適合。专利图像
JP2010225222A 2010-10-07 東芝 ○ ソース側選択トランジスタは1個 着目した電圧差はERASE — — 請求項1、【0013】～【0014】、消去動作の説明 比較対象はソース線電圧とSGSゲート電圧。2つのゲート電圧ではない X：動作・端子の取り違えを排除。专利图像

A：0件、B：0件です。 Cの2件はいずれも指定済みの公報であり、今回の追跡によって新たな完全構造文献が追加されたわけではありません。

3. 最重要候補の精密判定

3.1 JP2009146942A――「外側共通ゲート＋READ異電圧」までは確認できる

第2実施形態の接続順序は、次のとおりです。

メモリセル → USGS／USSTr（内側）→ LSGS／LSSTr（外側）→ ソース線層51

【0053】は、USGSとLSGSの双方を二次元的に広がる平面板状構造としています。【0059】の積層順序も、LSGSがソース寄り、USGSがメモリセル寄りであることを裏付けます。外側ゲートの複数ストリング共有は確認できますが、内側USGSをグループごとに別電位へ設定する構造ではありません。专利图像

通常のメモリセルデータをセンスするのは、図9のt22～t23です。その区間の重要な対応は以下です。

照合項目 原公報の開示 請求項23との対応
内側・メモリセル寄り USGS＝0V V1＞0を満たさない
外側・共通ソース寄り LSGS＝正のオン電圧VSth 外側を正電圧でオンにする点は一致
選択機構 選択ストリング側USSTrのしきい値をあらかじめ低下 グループ別local SGSの独立電圧選択とは異なる
選択SGDと内側SGS 選択SGDは正電圧、USGSは0V 両者＝V1ではない
非選択WLと外側LSGS 非選択WLはVread、LSGSはVSth Vread＞VSthの明示を確認できない

これらは【0069】～【0073】と図9に対応します。波形の別々の行の描画高さだけから、VreadとVSthの大小を決めることはできません。专利图像

また、t11・t12で印加される正のVSuthは、選択トランジスタのしきい値設定段階です。この電圧を後のセンス区間へ持ち込み、「内側も正電圧のREAD」と評価していません。专利图像

したがって、この公報にBを付けることはできません。欠落は電圧値の限定的推論だけではなく、内側ゲートの分割・独立駆動という構造及び選択方式にも及ぶためです。

3.2 JP2010192569A――図15の直線状実施形態を見落とさないことが重要

第3実施形態【0149】～【0159】、図15では、次の順序を直接確認できます。

メモリセル積層体ML → LSGA（下側の上層・内側）→ LSGB（下側の下層・外側）→ 基板側ソース配線

LSGA／LSGBには異なるしきい値が設定され、ピラー群に応じてエンハンスメント型とディプレッション型の配置を入れ替えています。【0159】は、異なるしきい値の2層構造によって選択性が向上し、動作が安定すると説明しています。专利图像

しかし、これは第1・第2の独立local SGSの下に、それら両群を横断する別個のglobal gateを追加した構造の直接開示ではありません。第1実施形態の【0022】～【0023】でも、上層・下層の選択ゲートはいずれも複数本の配線状部材として説明され、隣接する所定のホールに共通化されています。「複数ピラーに共通」というだけで、要求されたlocal／globalの二階層とは判定できません。专利图像

さらに、第1実施形態【0079】～【0080】の異電圧例はピラー選択の説明です。ソース配線寄りのSGAへ低いVSG1、内側SGBへ高いVSG2を与える選択例もあり、要求する外側＞内側の方向とは逆です。これを図15へ移して、同一実施形態・同一READの指定電圧関係が開示されているとは扱っていません。专利图像

3.3 JP2010118580A――READ条件の補助にはなるが、V2を供給しない

【0061】～【0064】、図7は、選択SGDと選択SGSを同じVsgへ上げ、非選択SGD／SGSを接地電圧に置く通常READを示します。ソース線と選択WLは接地電圧、非選択WLはVreadで、Vreadの例は約4Vです。专利图像

ただし、別個の外側global source gateがないため、V2そのものも、V2＞V1も、V3＞V2も補完できません。また、非選択ブロックWLを浮遊とする記載を、請求項23の第2ストリング群のWL＝V3の直接根拠に置き換えることもできません。program欄にある数値例をREADの明示値として転用せず、D評価に限定しました。专利图像

4. 組合せ動機として残せたもの／残せなかったもの

探索した理由 確認結果 使用できる範囲
共通・外側ゲートを、そのしきい値を考慮した電圧でオンにする 限定的に検出。JP2009146942A【0071】は、先行するしきい値上昇を見込んでLSGSのオン電圧VSthを設定 「外側ゲートの導通電圧をしきい値に応じて設定する」という動機。ただし内側は0Vであり、正電圧local SGSとの大小関係ではない。专利图像
2段のソース側ゲートに異なるしきい値・駆動を用いる理由 限定的に検出。JP2010192569A【0153】～【0159】は選択性向上・動作安定を説明 2段選択機構の動機。共通外側ゲートをlocal SGSより強くオンする動機とは区別する。专利图像
ソース側直列抵抗を減らし、READ電流を確保するため、globalをlocalより高くする 未検出 今回確認した日本原公報から、この具体的理由と指定構造・READを結び付ける記載は得られなかった
複数グループ共有ゲートをボトルネックにせず、localは選択、globalは強いオンバイアスを担当する 未検出 この役割分担を明示する締切日前日本公報は得られなかった

組合せ評価としても、JP2009146942A＋JP2010118580Aだけで差異が消えるとは評価できません。 その組合せでは、少なくとも、板状共通の内側ゲートをグループ別に独立駆動する構造へ変えること、しきい値調整による選択方式を変更すること、内側0Vを正のV1へ変更したうえで外側との大小関係を設定すること、さらにVpassとの大小関係を設定することが残ります。これは両公報の記載対比に基づく評価であり、文献にそのまま書かれた組合せではありません。专利图像

5. 指定7公報からの追跡記録

以下は主結果と分離した追跡ログです。引用・被引用の索引には同族単位の関係も含まれるため、「追跡先」は必ずしも日本A公報間の直接引用を意味しません。発明者は照合に用いた一部を記載しています。

起点公報・発明者の照合 原公報まで戻って確認した主な分岐 同族の整理・追跡上の判断
JP2009146942A／福住嘉晃、青地英明、勝又竜太ほか 被引用側からJP2010118580A。さらに被引用文献の同族から JP2011138945A：2011-07-14、JP2011049239A：2011-03-10 前者はソース側選択ゲート1段の構造、後者は主に電荷蓄積部の材料・散乱層に関する資料。local＋global構造の追加証拠にならず。谷歌专利
JP2008171918A／木藤大、勝又竜太ほか 引用側のJP2007266143A、被引用側の JP2010040122A：2010-02-18 起点の外国同族例はUS7821058B2。JP2010040122Aの上下選択ゲートはセル列の両端に位置し、program時の電圧差をsource側直列2段READへ転用できない。谷歌专利
JP2010118580A／前田高志、岩田佳久 引用側のJP2009146942A及び JP2008171968A：2008-07-24、被引用側のJP2011040706A 外国同族例はUS7933151B2。JP2008171968Aは指定公報JP2008171918Aとは別番号。前者も別個の外側global SGSを供給しない。谷歌专利
JP2009004517A／田中啓安、青地英明ほか 被引用側・同族引用から JP2010187000A：2010-08-26、JP2010225222A 外国同族例はUS8253187B2。JP2010187000AのLSG／USGはメモリセルの両側にある選択ゲートであり、source側local＋globalの2段ではない。谷歌专利
JP2010192569A／田中啓安、青地英明ほか 引用側のJP2010187000A、被引用文献の同族から JP2011023688A：2011-02-03 外国同族例はUS8436414B2。JP2011023688AのU字底部BGはメモリセル列を結ぶ部分のゲートで、local SGSと共通ソース間の外側ゲートではない。谷歌专利
JP2010114113A／田中啓安、青地英明ほか 引用側のJP2007266143A、被引用側の JP2011014817A：2011-01-20 外国同族例はUS8089120B2。JP2011014817Aで着目される複数電位は消去・書込み後の捕獲電荷処理に関し、指定された2つのsource-side gatesの通常READ条件ではない。谷歌专利
JP2011018755A／川田宣仁、西原清仁 引用側の JP2008098641A：2008-04-24、被引用・同族欄も確認 JP2008098641Aは積層された半導体層のソース／ドレイン接続・プラグ構造。要求された垂直ストリングのsource側二階層ゲートを追加しない。被引用・同族から締切前の適合日本公報は得られず。谷歌专利

この表の外国同族番号は照合用です。外国版を日本公報とは別の独立技術源として加算していません。 また、複数の日本出願を優先権の基礎に持つ外国明細書について、後日の記載を早い日本A公報へ遡及させる扱いもしていません。

6. 外国公報――追跡・誤認排除用のみ

以下は日本公報の主結果には含めていません。「確認した版の公開日」と、日本公報としての適格性は別問題です。

外国公報・確認した版の公開日 確認できた関連事項 主結果に採用しない理由
US7259991B2／2007-08-21 ソース側選択ゲート2段を扱う。programの例では内側SGS1に約3.5V、外側SGS0に0V programの説明であり、指定された通常READの正電圧階層ではない。締切前日本原公報の適合開示へ結び付けられず。谷歌专利
US8169827B2／2012-05-01 通常READでソース側のSSLとSSLTEをともに約5Vとする例 正電圧ではあるが両者同電圧。Vglobal＞Vlocalを示さず、締切前の日本公開も確認できていない。谷歌专利
CN101651144A／2010-02-17 global lower select lineに相当する共通下部選択構造 共通下部選択ゲートはあるが、そのメモリセル側に独立したlocal SGSをさらに直列配置する構造ではない。上部選択線をlocal SGSとして扱えない。谷歌专利

7. 最終結論

最終確認事項 今回の結論
締切日前の日本公報に、**「local／group SGS＋global／common source gate」**が同一実施形態で見つかったか 未検出
その構造について、通常READ中の Vglobal＞Vlocal＞0 が見つかったか 未検出
同一READ中の V3＞V2＞V1＞0 が見つかったか 未検出

今回具体的に残せたのは、**JP2009146942Aの「共通ソース側2段＋通常READで外側正電圧・内側0V＋外側オン電圧のしきい値考慮」**と、**JP2010192569Aの「直線状垂直NAND下部の2段選択ゲート＋異なるしきい値による選択性向上」**です。しかし、いずれも、独立local SGSと共有global gateの階層及び指定された正電圧READ階層を埋めるには不足します。以上は、今回原公報まで確認した範囲における「未検出」という結論です。专利图像

 


权利要求24

一种包括源极栅极的方法，其包括： 将第一漏极选择栅极偏置为高于0伏的第一电压，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间； 将第二漏极选择栅极偏置为大致0伏，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从共用源极延伸的包括半导体材料的一相应柱相关联的相应多个电荷存储装置； 将所述共用源极偏置为介于0伏与所述第一电压之间； 将源极栅极偏置为大致0伏，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间； 将第一源极选择栅极偏置为介于0伏与所述第一电压之间，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间； 将第二源极选择栅极偏置为介于0伏与所述第一电压之间，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间； 将多个第一存取线偏置为高于所述第一电压的第二电压，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间； 将第一存取线中的选定一者偏置为高于所述第二电压的第三电压以将至少部分地由所述选定第一存取线环绕的所述第一多个串中的电荷存储装置编程；及将多个第二存取线偏置为所述第二电压，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

本轮按英文专利文献公开日严格早于 2011-08-15进行补充检索，并按你的要求把“结构、读取、编程”拆开核对。结论是：本轮仍未检到一件截止日前英文公开文献，在同一实施例中披露“两个分组各自独立 SGD/SGS + 第三个跨两组柱体的共用 source gate”这一完整三级源端栅结构；相应地，也未检到同一合格实施例进一步给出你指定的完整读取表或完整编程表。

作为核对基准，CN103782344B 同族 US8797806B2 的结构是明确的：两个分组分别有 SGS，而 source gate 是另外一个栅，位于 SGS 与 common source 之间，并至少部分环绕两组柱体；其读取实施例明确约为 SGD/SGS=4 V、source gate=5 V、其余 access line=6 V、选中字线=0–3 V，编程实施例则为 selected SGD=3 V、SGS=0–3 V、common source/member=0–2 V、source gate=0 V、Vpass≈10 V、Vpgm≈20 V。但该族美国申请日/优先权日为 2011-08-15，A1 到 2013-02-21 才公开，不能作为你的截止日前文献。 谷歌专利

1. 结构补缺结果

文献 公开日 两组可区分 SGD/SGS 额外、跨两组的共用 source gate 本轮判断
US20110194357A1 2011-08-11 有较强部分对应：不同 row 有各自 GSL；而且每串可有两个串联的 GSL 没有找到跨两组共用的第三 source gate 最接近“双源侧栅”，但两个 GSL 都随 row 分组，不是“两个 SGS + 第三个共用栅” 谷歌专利
US20100238732A1 2010-09-23 有。每组有 SGD/SGS，且 source line 也可分别控制 没有；SL 是 source line，不是 gate 很适合排除“把 CSL/SL 当 source gate”的误读 谷歌专利
US20100195395A1 2010-08-05 有按 row 区分的 SSL1/2、GSL1/2；竖直柱明确 没有第三共用 source gate 每串 TG1/TG2 在主实施例中共接 GSL、作为统一选择功能，不能再映射出独立共用 source gate 谷歌专利
US20100202206A1 2010-08-12 有“分开的 LSG1/LSG2”实施方式 另一实施方式才是 common LSG，两者不是同时存在 关键点是“分组 LSG”和“共用 LSG”是替代布局，不能拼成三栅结构 谷歌专利
US20110019486A1 2011-01-27 有；竖直串的 GSL 可彼此绝缘、独立控制 没有额外 source gate；下面直接是 CSL 编程偏置很接近，但结构仍差第三栅 谷歌专利
US20100309729A1 2010-12-09 — 有板状、围绕柱体的 ground select gate pattern，但它本身就是唯一源侧选择栅 “共用环绕栅”结构线索强，但缺两组各自 SGS 谷歌专利
US20090310425A1（CN101651144 族） 2009-12-17 上端选择可分组选；源端为 common lower select 没有第三源端栅 原始起点重新核实后仍只能作操作/结构部分线索 谷歌专利

其中 US20110194357A1 值得特别说明。其同一实施例明确：“每条 NAND string 的字线与 CSL 之间有两个 ground select lines”，例如第一 row 为 GSL11/GSL21，第二 row 为 GSL12/GSL22，并且靠 CSL 与靠 WL 的两个 GSL 在擦除禁止时甚至可取不同电压。可是这种拓扑是每一组各有一对串联源侧选择级；没有找到一条额外的、同时跨第一组和第二组柱体的公共 gate。因此按你设定的严格映射，它不能满足“两个组 SGS + 第三个 common source gate”。 谷歌专利

这也解释了一个容易误判的地方：目标欧洲同族的背景确实将 US2010/0238732A 和 US2011/0194357A 概括为具有 “source gate device + source select device”。但回到两件原始英文公开的具体物理拓扑后，前者是 source-side select transistor + source line，后者是每组串联的两个 GSL；均没有直接给出你要求的“两个分组 SGS 之外，再有一个跨两组柱体的公共 source gate”。 谷歌专利

2. 读取电压：关键的 source gate > selected SGS 仍未补到

目标关系可以简化为：

selected SGD/SGS = V1 > 0 < common source gate = V2 < other WL = V3，并且 unselected SGD/SGS≈0、CSL≈0、selected WL 在 0～V1。

本轮最有意义的对照有两件。

US20090310425A1 的同一 Table 1 在读取时给出：selected USL=Vread、unselected USL=GND、LSL=Vread、CSL=GND、selected WL=0 V、unselected WL=Vread。因此其源端 lower select 并不高于已选组选择栅，而是与 selected USL 同为 Vread；同时它也不是“两个 SGS 外的第三 gate”。 谷歌专利

US20100202206A1 的读取表则是 selected USG=Vread_pass、unselected USG=0、LSG=Vread_pass、unselected CG=Vread_pass、selected CG=Vread。同样看不到“共用源极栅 V2 明确高于 selected SGS/SGD 的 V1”；这里 LSG 与 selected USG 反而取同一级。 谷歌专利

US20100195395A1 / US20100315875A1 也只披露读取时向 SSL/GSL 加 ON voltage、选中单元加 reference voltage、其余单元加 pass voltage；没有第三 source gate，更没有 Vsource-gate > Vselected-SGS 的比较。 谷歌专利

所以，本轮没有找到截止日前英文文献直接支持“同一次读取中，共用 source gate 电压高于已选组 source select gate”这一关键关系。

3. 编程电压：US20110019486A1 是最强部分线索，但不能补成完整表

US20110019486A1 是本轮编程方向最值得保留的新线索。其公开日为 2011-01-27，明确针对竖直 cell-string array，并且各 GSL 可彼此绝缘、独立控制。 谷歌专利

同一 FIG.5 编程实施例中：

  • program string：BL=0，selected SSL2=Vcc，selected GSL2=0；
  • selected WL=Vpgm，unselected WL=Vpass；
  • 其他 inhibit strings 可通过 CSL=Vpre + 相应 GSL=Vpre 从源侧预充电；
  • 文献还明确说明 CSL 的 Vpre 与 GSL 的 Vpre 可以相同，也可以不同。 谷歌专利

因此，它确实补到了一个很有价值的组合：已选 SGD/SSL 为正电压、另一组选通关闭、Vpgm>Vpass、CSL 与某些未选组 SGS/GSL 取正的预充中间电压。

但它不能满足你要求的完整编程映射，原因有两层：

  1. 它没有在这些分组 GSL 与 CSL 之间再设置一个独立的、跨两组柱体的 common source gate；
  2. 对 program string 本身，GSL2 明确是 0 V，不是要求的“两组 SGS 均介于 0 与 V1”；所谓 Vpre 是施加给特定 inhibit strings 的其他 GSL。 谷歌专利

所以不能把它与另一篇文献的 source-gate=0 拼成目标表。

另外，US20100195395A1 和 US20100315875A1 的编程方式都是 selected WL=Vpgm、其他 WL=Vpass，而两个 ground-select devices/lines 取 OFF voltage；它们也没有形成“第三 source gate=0，而两个分组 SGS + CSL 同时处于中间电压”的组合。 谷歌专利

4. 可以落到检索记录中的结论

本轮比较适合记录为：

截止 2011-08-15 以前的英文公开文献中，本轮未检出一件文献在同一实施例内同时公开：(i) 第一、第二竖直 NAND 存储串组分别具有可区分的 SGD 和 SGS；(ii) 在两组 SGS 与共用源极之间另设一个至少部分环绕两组柱体的共用 source gate；以及 (iii) 对该三级源端栅结构给出目标读取或编程偏置关系。

其中，US20110194357A1 最接近“双层源侧选择栅”结构，但其两个源侧栅随各 row 分组，未形成跨两组共用的第三 source gate；US20100238732A1 有分组 SGS 与 source line，但 source line 不是 gate；US20110019486A1 最接近目标编程的 source-side precharge 偏置，但仍缺独立共用 source gate，并且 selected GSL=0。目标读取关系中尤其关键的 common source gate > selected-group SGS，本轮截止日前文献尚未找到直接依据。 谷歌专利

另外，目标族自己的引证表我也沿着公开日筛了一遍，其中包括 US20100309729A1、US20100322000A1、US20110051512A1、US20110049607A1、US7940564B2、US20110141788A1 等；目前没有发现能改变上述“三级源端栅仍缺”的结果。目标族确实把 US20100309729A1 和 US20100322000A1 列为截止日前引证。 谷歌专利

如果按后续无效/稳定性分析的证据价值看，现阶段最值得保留的三件“部分证据”是 US20110194357A1（双源侧栅结构）+ US20100238732A1（分组 SGS/源线结构）+ US20110019486A1（编程预充偏置）；但它们只能分别证明部分技术特征，不能作为一件完整披露来拼接上述读取或编程电压表。这是一项技术检索匹配结论，不是专利有效性的法律判断。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

已按前一轮同一口径，对公开日在 2011-08-15 之前的日本公开专利文献进行了补充检索，并重点沿日文关键词「垂直NAND／柱状半導体／ソース側選択ゲート／接地選択ゲート／共通ソース／プログラム禁止／プリチャージ」以及相关同族、引证继续扩展。

检索结论

本轮仍未检到一件合格的截止日前日本公开文献，在同一实施例中明确具备以下三级源端结构：

第一组独立 SGS + 第二组独立 SGS + 位于二者与共用源极之间、并至少部分环绕两组柱体的第三个共用源极栅极。

因此，也没有检到一件这样的日本文献进一步在同一次读取或同一次编程中完整披露你指定的全部电压关系。

目前日文侧最值得保留的是下列 6 件部分证据：

日文文献 公开日 最有价值的披露 与权24缺口
JP2009266946A 三次元積層不揮発性半導体メモリ 2009-11-12 早期 BiCS：竖直半导体柱；每个 block 有板状 SGS，多个 SGD；多个 block 可具有共用 source diffusion 只有 SGS + source diffusion，没有 SGS 之外的第三 source gate
JP2010187000A 垂直NANDチャンネル… 2010-08-26 明确讨论“不同上部选择栅 + 一个共用下部选择栅”以及“不同上部选择栅 + 各自下部选择栅” 两种是替代实施方式，不能组合成“两 SGS + 第三共用栅”
JP2010199314A 不揮発性半導体記憶装置… 2010-09-09 SGS 可环绕多根柱状半导体；另有二维扩展的 back gate back gate 位于 U 形串中部，不在 SGS 与 source 之间；源端仍只有一个 SGS
JP2010225222A 不揮発性半導体記憶装置 2010-10-07 分组 SGD、分组 SGS、分组 source line 均可分别控制 source line 是导电源线，不是第三 gate
JP2011028833A 半導体メモリー装置のチャンネルをプリチャージする方法 2011-02-10 最强编程部分证据：竖直 pillar、多个独立 GSL、CSL source-side precharge、Vpgm/Vpass 无额外 common source gate；且 selected GSL=0
JP2011054267A 垂直構造の不揮発性メモリ装置及びその動作方法 2011-03-17 每条竖直 NAND 串两只 SSL + 两只 GSL；不同 row 可独立选择 两个 GSL 是每组内部串联的两个选择级，不存在跨两组的第三 common source gate

下面是逐件核对。

1. JP2009266946A——值得新增到“编程部分证据”

这是本轮值得特别补充的一件。其公开日为 2009-11-12，明确属于 BiCS 三维 NAND；半导体柱贯穿层叠导电层，最下层是板状 SGS，最上层则分成多个 SGD<0>…SGD<5>。同时，source diffusion 24 可由多个 block 共用。谷歌专利

但其结构非常清楚：最下层本身就是 source-line-side select gate SGS，SGS 下方直接是 source diffusion。也就是说，所谓“共用 source”是扩散区/源线，没有在 SGS 与该 source diffusion 之间再出现一个可区别的第三 gate。谷歌专利

其编程实施例有一定价值：SGD 可先约为 4 V，随后降到约 2 V；SGS 可先取约 4 V，随后降至 Vss，也允许保持在略高于 Vss、但仍足以使 source-select transistor 截止的小正电压；同时使用 Vpass/Vpgm。谷歌专利

所以它可作为：

“竖直 NAND + source-side select bias + Vpgm/Vpass + source-side channel precharge”

的早期证据，但不能补成：

两个 SGS 均为中间电压 + 第三个 common source gate=0。

2. JP2010187000A——对“不要把共用 SGS 当共用源极栅极”尤其重要

该文献公开于 2010-08-26。谷歌专利

它在同一说明书中明确列出两种布局：

  • 不同的 upper select gate lines 与一个 common lower select gate line配对；
  • 不同的 upper select gate lines 与各自不同的 lower select gate lines配对。谷歌专利

这正好说明一个检索中很容易出现的假阳性：

“common lower select gate”并不是在两条独立 lower/SGS 之外再加出的第三 gate。

这里是“共用 LSG”与“分别 LSG”的替代选择，而非同时存在。因此不能把两个实施方式组合成“LSG1 + LSG2 + common LSG”。

这件文献可以作为结构解释性很强的对照，但不能补权24的三级源端结构。

3. JP2010199314A——“环绕多个柱体”很接近，但 gate 位置不对

公开日 2010-09-09。谷歌专利

其 SGS 的几何结构很值得注意：source-side select gate line SGS 沿 row 方向延伸，并环绕多行柱状半导体 SCb；source line SL 位于被 SGS 环绕的相邻柱体上端。谷歌专利

文献还存在一个大面积 back gate BG。表面上看，这容易让人想到“第二个公共 gate”，但实际电路位置完全不同：back-gate transistor 位于 U 形 memory string 中的 MTr4 与 MTr5 之间，即串的中部连接处，而 source-side select transistor SSTr 位于串端。谷歌专利

因此：

  • “至少部分环绕多个柱体”——有；
  • SGS——有；
  • 另一个公共 gate——也有；
  • 但这个公共 BG 不是位于 memory cells/SGS 与 common source 之间的 source gate。

不能映射。

4. JP2010225222A——两组独立 SGS 的结构部分证据较强

公开日 2010-10-07。谷歌专利

该文献的竖直 memory strings 按 row 分组；每一 row 的 string 连接独立的：

  • SGDm；
  • SGSm；
  • source line SLm。

例如说明书明确记载 SL0～SL3、SGS0～SGS3、SGD0～SGD3 可以受到相应驱动电路控制；竖直 memory strings 在基板上排列。谷歌专利

这在“两个组分别具有自己的 SGD/SGS”这一子特征上很接近目标。

但它的源端拓扑仍然是：

memory cells → source-side select transistor/SGS → source line

没有：

memory cells → group SGS → common source gate → common source

因此 SLm 绝不能直接当作目标“共用源极栅极”。

5. JP2011028833A——目前日本文献中最强的编程操作线索

公开日 2011-02-10。谷歌专利

该文献明确披露三维半导体柱：pillar PL 贯穿 GSL 和 WL，各 GSL 可由彼此电隔离、可独立控制的多个导体形成，用于分别控制不同 strings。patents.google.com

更重要的是，其同一编程实施例/表中明确给出：

  • program BL = 0 V；
  • selected SSL = Vcc；
  • 其他 SSL = 0 V；
  • selected WL = Vpgm；
  • unselected WL = Vpass；
  • program string 的对应 GSL = 0 V；
  • CSL 则施加 Vpre；
  • 对需要从源端预充电的 inhibit strings，相应的 GSL 也施加 Vpre。patents.google.com

说明书还特别指出，CSL 上的 Vpre 与 inhibit GSL 上的 Vpre 不必相等，可以一高一低。patents.google.com

这件文献与目标编程关系非常值得对比，但关键差异仍然明确：

目标：
两个 SGS = 中间正电压；CSL = 中间正电压；另一个 common source gate = 0

JP2011028833A：
部分 inhibit GSL = Vpre；CSL = Vpre；selected program-string GSL = 0

它没有一个位于这些 GSL 与 CSL 之间的独立第三 gate。因此不能把那个 GSL=0 重命名成“common source gate”；这么映射会同时丢失目标中的独立 SGS。

6. JP2011054267A——截止日前最接近“多个源端 gate”的日本公开

公开日 2011-03-17，明确涉及“垂直構造”的 NAND string。谷歌专利

单条 NAND string 在 source 侧具有至少两个串联的 ground-select transistors TG1、TG2，并可由 GSL1、GSL2 分别控制。进一步在二维阵列实施例中：

  • 第一 row 使用 GSL1、GSL2；
  • 第二 row 使用 GSL3、GSL4；
  • source 则由各 strings 共用 CSL。谷歌专利

因此，虽然看起来有很多 source-side gates，但实际结构是：

第一组：GSL1 + GSL2
第二组：GSL3 + GSL4
共同：CSL

而不是：

第一组 SGS + 第二组 SGS + 跨两组共用 source gate + CSL。

读取时，文献公开 SSL1/SSL2 与 GSL1/GSL2 加 on voltage，selected cell 加 reference voltage，其他 cell 加 pass voltage；在多串选择中，selected SSL 加 operating voltage，unselected SSL 加 off voltage。谷歌专利

但没有出现一个第三 common source gate，更没有披露：

V(common source gate) > V(selected SGS)

这一关键读取关系。

编程方面，其明确规定 CSL=0、GSL1/GSL2 为 off voltage、selected WL=program voltage、其他 WL=pass voltage。谷歌专利 因而也不符合你要求的“两个 SGS 与 CSL 都为中间正电压、第三 source gate 为 0”。

截止日特别核对

上一轮英文检索中的强线索 US20110194357A1 虽然在美国于 2011-08-11 公开，但其日本对应公开 JP2011165308A 的公开日为 2011-08-25，比 2011-08-15 晚 10 天，因此本轮日本公开文献集合中必须排除。谷歌专利

CN103782344B 本身的日本同族 JP2014529889A 更晚，到 2014-11-13 才公开；其族优先权日正是 2011-08-15，当然也不能作为这里要求的截止日前日本公开。谷歌专利

本轮可形成的检索判断

目前日本文献可以分别补到：

JP2010225222A → 两组/多组可区分 SGS、SGD；
JP2010187000A → common lower select gate 与分立 lower select gates 的不同布局；
JP2010199314A → source-side gate 环绕多根半导体柱；
JP2009266946A → BiCS、共用 source diffusion、Vpgm/Vpass 和 source-select 偏置；
JP2011028833A → 最强的 CSL + GSL = Vpre 编程预充电；
JP2011054267A → 每组具有多个独立 source-side select gates。

但是，这些特征仍然分散在不同拓扑中。本轮未发现截止日前日本公开在同一实施例中把：

“两个分组 SGS” + “第三个跨两组柱体的 common source gate”

真正组合起来。

因此两个最关键的操作缺口目前仍未被日文先前文献补上：

  1. **读取：**尚未找到 common source gate = V2 > selected-group SGS/SGD = V1 的同一实施例直接依据；
  2. 编程：尚未找到“common source gate≈0，同时两个 SGS 和 CSL 均为 0～V1 的中间电压”这一组合。

其中 JP2011028833A + JP2009266946A 是编程方向最值得继续向其日文引证/同分类扩展的两件；JP2010187000A + JP2010225222A 则是结构缺口方向最有价值的日本起点。以上属于专利技术检索和特征比对，不构成有效性法律意见。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

已按你前述的同一判定标准，对**公开日在 2011-08-15 之前的韩文专利公开文本（KR…A）**做了补充检索，并重新从 CN101651144A、US20100195395A1 的韩国同族以及目标专利引证链向外扩展。

一、结论

截至本轮检索，仍未发现一件合格的韩文先前专利文献，在同一实施例中完整公开权利要求24所需的三级源端栅极结构：

第一组独立 SGS + 第二组独立 SGS + 位于两组 SGS 与共用源极之间、并至少部分环绕两组竖直柱体的第三个 common source gate。

因此也没有找到一件截止日前韩国公开，在该完整结构上进一步给出：

  • 读取时 common source gate = V2 > selected SGD/SGS = V1 > 0；
  • 编程时 common source gate≈0，而两个 SGS 与 common source 同时为 0～V1 的中间电压。

目前韩国文献中最值得保留的是 KR20110009503A（编程偏压最接近）和 KR20090128776A（CN101651144A 的韩国原始公开、读取表最直接）；但两件都缺少那个独立的第三 common source gate。

韩国公开 公开日 与权24最接近内容 关键缺口
KR20090128776A 2009-12-16 竖直柱、USL/LSL、CSL；同一读取电压条件表 源侧只有 LSL/下部选择栅，无“两 SGS + 第三 source gate”
KR20100089014A 2010-08-11 竖直 NAND；分组 SSL/GSL；每串可有多个源侧选择晶体管 多个 TG/GSL 仍是选择级，没有跨两组的额外 common source gate
KR20100091900A 2010-08-19 “common lower select gate”及“separate lower select gates” 两者是替代实施例，不能组合成三个栅
KR20100094384A 2010-08-26 多根柱、共用 source line M0、上下选择栅 M0 是源线；上下选择栅不是“两 SGS 外的第三源极栅”
KR20090072406A 2009-07-02 很完整的 program/read bias 表、分开的 SSL/GSL、CSL 非目标竖直柱拓扑；且没有第三 source gate
KR20110009503A 2011-01-28 最强编程线索：竖直柱、独立 SSL/GSL、CSL=Vpre、Vpgm/Vpass selected GSL=0；部分 inhibit GSL=Vpre；没有独立 common source gate

二、KR20090128776A：CN101651144A 的韩国原始公开

这件应作为韩国检索的第一基准。Google Patents 明确显示 KR20090128776A，公开日 2009-12-16；其后以中国申请形成 CN101651144 系列。谷歌专利

结构上，它明确是“vertical pillar as active region”。半导体柱从 well 区垂直延伸，lower select line, LSL 控制柱体与 source region 的连接；该 LSL 还可形成一个公共 lower-select plane。源区再连接 common source line, CSL。也就是说，源端拓扑实质上是：

memory cells → LSL → source region/CSL

而不是：

memory cells → group SGS1/SGS2 → common source gate → CSL。谷歌专利

它的读取实施例尤其值得保留。说明书明确说图7、图8是同一实施例的电路和“电压条件表”，并在读取时规定：

selected WL = 0 V；
unselected WL = VREAD；
LSL = VREAD；
selected USL = VREAD；
unselected USL = GND；
CSL = GND。谷歌专利

所以它确实非常接近你要求的：

selected SGD/SGS > 0、unselected SGD/SGS≈0、CSL≈0、unselected WL > selected WL。

但最关键的差异是：

LSL 与 selected USL 同为 VREAD，而不是存在另一 source gate 且 Vsource-gate > Vselected-SGS。

因此，它不能补到你特别要求的读取层级：

4 V → 5 V → 6 V 式三级关系。

三、KR20100089014A：US20100195395A1 的韩国基础申请

这是你指定 US20100195395A1 在韩国侧应重点复核的文献。美国公开明确记载其优先权来自 KR1020090083148A，即 KR20100089014A；韩国文本公开日为 2010-08-11。谷歌专利

其基本 NAND string 非常明确：竖直 string 包括一对 TS1/TS2、memory cells，以及一对 TG1/TG2；CSL 接在源端。基础实施例中 TG1/TG2 虽然是两个晶体管，但共同连接同一 GSL，作为一个选择功能动作。谷歌专利

矩阵实施例又存在不同 row 的独立 GSL，因此能够支持：

第一组独立 SSL/GSL + 第二组独立 SSL/GSL。

另一个实施例还能将一条 string 内的两个 source-side transistors 用 GSL1/GSL2 分别控制。问题是，无论哪一种映射，都没有在这些 GSL 下面再出现一个跨两组共同控制柱体的第三 source gate。

它的编程公开也很清楚：selected WL 使用 program voltage，其他 WL 使用较低的 pass voltage；而源端 GSL1/GSL2 在相应实施例中取 off voltage。谷歌专利

所以这件是**“两组独立选择控制”很好的部分结构证据**，但仍不能把第二个 TG/GSL 再解释为权24的 common source gate，否则会丢失“每组各自 SGS”这一层。

四、KR20100091900A：最容易产生“三个栅”误判的一件

KR20100091900A，公开日 2010-08-19。谷歌专利

说明书非常明确地列出两种不同方案：

一种是：

separate upper select gate lines + one common lower select gate line

另一种是：

separate upper select gate lines + respective separate lower select gate lines。谷歌专利

后一个实施例明确是 USG1/USG2 分别与 LSG1/LSG2 配对。谷歌专利

所以不能将其解释为：

LSG1 + LSG2 + common LSG

同时存在。

这里的 common lower select gate 与 separate LSG1/LSG2 是替代性的结构安排。这件文献反而很适合用来排除检索中的误拼：不能把不同实施例中的 common LSG 和 separate LSGs 拼接成权24的三级源端栅。

五、KR20100094384A：有共用源线，但不能把源线当 source gate

KR20100094384A，公开日 2010-08-26，Toshiba。谷歌专利

它披露相邻 semiconductor pillars SP2/SP3 连接到同一 common source line M0，并通过 upper select gate SGA 与 lower select gate SGB 选择柱体。谷歌专利

说明书还明确将 M0 称作 source line，并描述其金属膜结构。换言之：

M0 是导电源线，不是用于形成沟道的 gate electrode。

该文献虽然有多层选择栅，而且某些 select gates 可共享或利用不同阈值区分柱体，但没有找到：

SGS1、SGS2 下方另设一个同时环绕两组柱体的 common source gate。

因此这件尤其不能通过把 M0 改称为 source gate 来补结构。

六、KR20110009503A：本轮最重要的编程部分证据

这是韩国侧目前最值得保留的一件。

KR20110009503A，公开日 2011-01-28。谷歌专利

它不仅明确是竖直 pillar NAND，而且每条 cell string 的 semiconductor pillar 从 CSL 竖直延伸，并贯穿 GSL 和 word lines。多个 GSL 导体彼此电隔离、可独立控制。谷歌专利

甚至在具体结构中，同一 bit line 下可以有两条 string：

SSL1 + GSL1 控制一条；
SSL2 + GSL2 控制另一条。

说明书明确称这是两个不同 GSL 对 cell strings 的独立选择。谷歌专利

同一编程实施例的偏压

图5的同一 bias table 给出：

项目 KR20110009503A
program BL 0 V
selected SSL Vcc
inhibit SSL 0 V
selected WL Vpgm
unselected WL Vpass
program-string GSL 0 V
CSL Vpre
某些 inhibit-string GSL Vpre

这是原文同一实施例直接给出的条件。谷歌专利

而且文献明确说明：CSL 上的 Vpre 与 inhibit GSL 上的 Vpre 不必相同，一者可高于或低于另一者。谷歌专利

它与权24的编程表确实已经非常接近：

selected SGD >0 ✔
unselected SGD≈0 ✔
Vpgm > Vpass ✔
CSL 有正的预充电偏压 ✔
某些源侧选择栅有正偏压 ✔

但仍然存在两个决定性差别。

第一，文献的 GSL 本身就是各组 source/ground select gate，其下面直接通向 CSL；没有：

GSL1/GSL2 → 第三个 common source gate → CSL

这个额外层级。

第二，对真正被编程的 string，文献明确是：

selected GSL=0 V，

而权24要求的关键组合是：

两个 SGS 均处于 0～V1 中间范围，另一个独立 common source gate≈0。

所以不能把这里的 GSL=0 改映射成 target source gate；这样会同时失去该 string 所需要的独立 SGS。

这件因此是目前韩国文献中最强的 program-bias 部分线索，但不是完整anticipation式披露。

七、KR20090072406A：偏压表很强，但不是目标竖直 pillar 结构

KR20090072406A，公开日 2009-07-02。谷歌专利

它有一张非常有价值的同一 program/read table。多个 NAND strings 分别具有 SSL1/SSL2/…和 GSL1/GSL2/…，并共享 CSL。谷歌专利

编程时明确给出：

selected SSL1=Vcc；
other SSL=0；
selected WL=Vpgm；
unselected WL=Vpass；
selected GSL1=0；
unselected GSL≥Vcc；
CSL≥Vcc。谷歌专利

读取则是：

selected SSL/GSL=Vread；
unselected SSL/GSL=0；
CSL=0；
selected WL=Vr；
unselected WL=Vread。谷歌专利

但是这件的“3D”是多个 layers 中形成 strings 的体系；其文本没有披露目标意义上的竖直 semiconductor pillar 穿过层叠控制栅。检索文本中甚至没有出现相应“vertical pillar”结构。谷歌专利

所以它适合作为编程禁止/读取选择电压的操作线索，不适合拿来补权24的柱体结构。

八、截止日附近文献：KR20110092523A 必须排除

这一点尤其值得记录。

上一轮英文侧的重要候选 US20110194357A1 在美国于 2011-08-11 公开，但对应韩国公开是：

KR20110092523A，公开日 2011-08-18。

即比你的截止日 2011-08-15 晚三天，所以本轮作为“韩国公开专利文献”必须排除。Google Patents 的 publications / legal event 均明确给出 2011-08-18。谷歌专利

因此不能因为其美国 A1 在截止日前公开，就将韩国 A 公报也算作截止日前韩国文献。

对权利要求24的逐项判断

目前韩国侧可以相当有把握地形成如下检索结论：

结构方面：未补齐。
KR20110009503A、KR20100089014A 能分别证明两组/多组 cell strings 可有独立 SGS/GSL；KR20100091900A 能证明 common lower gate 或 separate lower gates；KR20100094384A 能证明多个 pillars 共用 source line。但没有一件同时存在“两个分组 SGS + 二者下方第三个 common source gate”。

读取方面：关键关系仍未找到。
最直接的 KR20090128776A 是：

LSL = selected USL = VREAD

而不是：

common source gate > selected SGS/SGD。谷歌专利

KR20090072406A 也是 selected SSL/GSL 都取 Vread，没有额外 source gate。谷歌专利

所以目前仍没有截止日前韩文文献直接给出权利要求体系中特别关键的 Vsource-gate > Vselected-SGS。

编程方面：KR20110009503A 最接近，但明确不等同。
它给出了：

selected SSL=Vcc、unselected SSL=0、Vpgm/Vpass、CSL=Vpre、部分 inhibit GSL=Vpre，但 program string 的 GSL=0。谷歌专利

权24则要求：

两个 SGS = 0～V1，
common source = 0～V1，
另一个 source gate = 0。

所以当前仍未找到“source gate=0，而两个独立 SGS 与 common source 均为中间电压”这一组合。

本轮最值得留档的韩国文献顺序

如果目的是后续继续做结构/操作两路扩展，我会优先保留：

KR20110009503A —— 编程侧最强，且是真正竖直 pillar + 独立 GSL；
KR20090128776A —— 读取侧最直接，也是 CN101651144A 的韩国原始公开；
KR20100091900A —— 最适合核清 common lower gate 与 separate lower gates 的关系；
KR20100089014A —— US20100195395A1 的韩国基础申请，适合补“两组选择栅”结构；
KR20100094384A —— 用于排除将 common source line M0 误认成 source gate。

就目前检索结果而言，韩国截止日前文献并没有比上一轮英文、日文结果多补出那个决定性的第三共用源极栅极；反而 KR20110009503A 把编程侧的“GSL/CSL预充电”证据补得更强，但其结构和 selected-GSL=0 的明确记载同时说明它不能单独满足权24。

以上是技术特征检索与文献比对结论，不涉及专利有效性的法律判断。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

已按前面英文、日文、韩文检索的同一严格标准，对公开日在 2011-08-15 之前的中国专利公开文本继续补查，并重点复核了 CN101651144A 及已知国外候选的中国同族。

一、结论

本轮中文检索中，最重要的新候选是 CN102148059A，公开日 2011-08-10。它已经非常接近“竖直 NAND + 每条串两个源侧选择级 + 不同组独立控制”的结构，但进一步核对后，仍然没有出现权利要求24要求的：

第一组 SGS + 第二组 SGS + 位于二者与共用源极之间的第三个、跨两组柱体的共用 source gate。

CN102148059A 中两个源侧栅均属于各组 NAND 串自己的 GSL，下面直接连接共用源线 CSL。因此不能把其中一个 GSL 再解释为独立的“共用源极栅极”。谷歌专利

同时，本轮仍未检到一件截止日前中文专利，在同一次读取中给出：

共用source gate > 已选组SGS/SGD > 0

或者在同一次编程中给出：

common source gate≈0，同时两个SGS + common source均取中间正电压。

重点中文文献

文献 公开日 主要相关披露 对权24仍缺什么
CN102148059A 2011-08-10 竖直 NAND；每串可有两个或更多 GSL；不同 row 的 GSL 独立；共用 CSL 两个 GSL 均属于各组选择级，没有第三个跨组 common source gate
CN101800224A 2010-08-11 “分开的上选择栅+一个共用下选择栅”或“分开的上选择栅+分开的下选择栅” 两种是不同实施方式，不能拼成两个 SGS + 一个共用 gate
CN101651144A 2010-02-17 竖直柱、上/下选择晶体管、CSL；读取/编程电压条件明确 下部选择栅是单一 global LSL；没有两个独立 SGS 外的第三 gate
CN102005248A 2011-04-06 NAND 编程 Vpgm/Vpass；一只 GST/GSL 位于 string 与 CSL 之间；说明可用于3D 只有一个源侧 GSL，结构缺口明显
CN101894805A 2010-11-24 竖直沟道 NAND，上、下选择晶体管及编程禁止背景 制造结构为主，未补三级源端栅及目标电压表

二、CN102148059A——本轮最值得新增留档的中文文献

CN102148059A《非易失性存储器件及其擦除方法》公开于 2011-08-10，恰好位于截止日前 5 天。谷歌专利

基础阵列中，同一 row 的 NAND strings 共用相应的 ground select line，不同 rows 使用不同 GSL；各 NAND strings 又连接到公共的 CSL。也就是说已经明确具备“不同组有不同源侧选择控制”。谷歌专利

更重要的是其进一步实施例：每条 NAND string 在字线与 CSL 之间设置两个 ground select lines。例如：

  • 第一 row：GSL11、GSL21；
  • 第二 row：GSL12、GSL22；
  • 第三 row：GSL13、GSL23。

说明书还允许每串具有“两条或更多”GSL。谷歌专利

乍看这很容易映射成“SGS + source gate”，但按权24要求严格核对并不成立。原因是：

GSL11/GSL21 是第一组自己的两个串联选择级；GSL12/GSL22 又是第二组自己的两个串联选择级。

文献没有另外披露一条：

同时跨第一、第二组、位于上述分组 GSL 与 CSL 之间的公共 gate。

其下方共同的元件是 CSL，即 common source line，不能把 CSL 本身当成 gate。谷歌专利

一个特别容易误用的电压关系

CN102148059A 的确出现了：

靠近 CSL 的 GSL 电压 Vm3 > 靠近字线一侧的 GSL 电压 Vm4。

但原文明确是在擦除/擦除禁止操作中使用这一关系，而不是读取操作。谷歌专利

因此它不能用来满足你要求的读取条件：

共用 source gate 的 V2 高于已选组 SGS/SGD 的 V1。

这里至少有两重不同：

  1. 操作是erase，不是 read；
  2. 两个电极都是该 row 的 GSL，而非“分组 SGS + 跨组 common source gate”。

所以这条虽然是本轮最有价值的“高/低两个源侧 gate bias”线索，但不能直接补权24读取表。

三、CN101800224A——最适合排除“把共用SGS当第三源极栅”的误读

CN101800224A 公开于 2010-08-11。谷歌专利

它明确公开了两种阵列布局。

一种布局是：

USG1、USG2 等分开的 upper select gates + 一条 common lower select gate LSG。

另一种布局则是：

USG1 对 LSG1，USG2 对 LSG2，即 lower select gates 也分别独立。谷歌专利

后面的实施方式也重复了“分开的 lower select gates”和“common lower select gate”两种可选布置。谷歌专利

因此，不能从该说明书拼出：

LSG1 + LSG2 + common LSG

三个同时存在的栅极。

正确理解是：

LSG1/LSG2

或者

一个 common LSG。

这正好对应你特别强调的要求：不能把一条公共 SGS 控制线本身直接当成 SGS1/SGS2 之外另外增加的“共用源极栅极”。

四、CN101651144A——读取电压表重新严格核对

CN101651144A 公开于 2010-02-17，仍然是中文侧读取操作最重要的基准之一。谷歌专利

其结构包括：

  • 多根竖直 semiconductor pillars；
  • upper select transistor；
  • lower select transistor；
  • 下端连接 common source line CSL；
  • lower select transistor 的栅由公共 lower select plate/line 控制。谷歌专利

这里源端实际上是：

memory cells → lower select transistor/LSL → CSL

而不是：

memory cells → SGS1/SGS2 → third common source gate → CSL。

同一次读取

原文读取条件给出：

  • selected WL ≈ 0 V；
  • unselected WL = VREAD；
  • selected USL = VREAD；
  • unselected USL = GND；
  • LSL = VREAD；
  • CSL = GND。谷歌专利

这与目标读取表有一些很好的部分对应：

  • 已选上选择栅 >0；
  • 未选上选择栅≈0；
  • CSL≈0；
  • selected WL 低；
  • unselected WL 高。

但决定性的区别是：

LSL = selected USL = VREAD。

没有：

common source gate V2 > selected-group SGS/SGD V1。

而且 LSL 本身就是唯一的公共 lower/source-side select gate，并不存在“两个组各自 SGS”以后再增加第三 source gate。

所以 CN101651144A 仍只能作为读取偏压部分证据。

五、CN101651144A 的编程表也不能补齐目标组合

其同一编程实施例给出：

  • selected WL = VPGM；
  • unselected WL = VPASS；
  • selected BL = GND；
  • unselected BL = Vcc；
  • selected USL = Vcc；
  • unselected USL = GND；
  • LSL = GND。谷歌专利

这一表可以支持：

selected SGD>0、
unselected SGD≈0、
VPGM>VPASS、
一个源侧选择栅被关断。

但目标权24要求的是另一种组合：

两个组自己的 SGS 都处于 0～V1 的中间范围；

同时另有一个独立的 common source gate≈0。

CN101651144A 中只有一个 LSL，而且 LSL 本身就是那个 source-side select gate；因此不能把它的 LSL=0 一方面解释成 common source gate，又另外凭空保留两个独立 SGS。

六、CN102005248A——编程 Vpgm/Vpass 有用，但结构更远

CN102005248A 公开于 2011-04-06。谷歌专利

其 NAND string 中：

  • SST 由 SSL 控制；
  • memory cells 串联；
  • GST 由 GSL 控制；
  • GST 位于 string channel 与 CSL 之间。

编程时则明确使用 selected-WL program voltage 与 unselected-WL pass voltage，并通过 selected/inhibit bit-line bias 实现编程/禁止。说明书也允许存储阵列采用三维配置。谷歌专利

但其源端仍然只是：

memory string → GST/GSL → CSL

一个源侧选择级。

所以它可以补 Vpgm/Vpass 与 program inhibit 的一般操作背景，却不能补：

两个独立 SGS + 第三个 common source gate。

七、另外核过的中国公开

CN101894805A，公开日 2010-11-24，明确属于具有竖直沟道的三维 NAND，并讨论 upper/lower select transistor 及编程禁止过程中沟道提升等问题。谷歌专利

不过该文献重点是器件制造结构；本轮没有找到一个可对应：

SGS1 + SGS2 + common source gate

的三级源端结构，也没有找到你指定形式的完整读取/编程电压表。因此证据价值低于上述三件核心文献。

另核到 CN101911297A，公开日 2010-12-08，它属于目标专利已有引证家族之一，主要涉及竖直 NAND 单元结构/制造，也没有补出上述三级源端控制及相应操作表。谷歌专利

八、按照权24逐项收敛

结构

截至本轮中文检索：

未检到：

SGS-A
SGS-B
+
一个同时作用于A、B两组柱体的第三 common source gate
+
CSL

同时存在的截止日前 CN 公报。

最接近的是 CN102148059A，但它实际是：

组A：GSL11 + GSL21
组B：GSL12 + GSL22
共同：CSL

而不是：

组A SGS + 组B SGS + common source gate + CSL。谷歌专利

读取

目前最强的 CN101651144A 为：

selected USL = LSL = VREAD，
unselected USL = 0，
CSL = 0，
selected WL≈0，
unselected WL=VREAD。谷歌专利

仍缺：

common source gate = V2 > selected SGS/SGD = V1。

CN102148059A 虽有“源侧两个 GSL 中一个电压高于另一个”，但这是擦除禁止，不能转用为读取表。谷歌专利

编程

中文截止日前文献可以找到大量：

selected SGD>0、
unselected SGD=0、
Vpgm>Vpass

的披露。

但本轮仍未找到同一合格实施例同时满足：

两个独立 SGS = 中间电压；
common source = 中间电压；
另一个独立 common source gate = 0。

因此，“source gate=0，而两个 SGS 与 common source 均取中间偏置”这一组合在本轮中文文献中仍然是明确缺口。

最值得留档的三件

如果后续围绕权24继续扩展中文分类号/引证，我建议把检索核心缩到：

  1. CN102148059A——结构最强：竖直 NAND、每串多个 GSL、分组独立控制；但第三 common source gate 缺失。
  2. CN101800224A——用于严格区分“common SGS”与“two separate SGS”，证明两种布局不能直接叠加。
  3. CN101651144A——读取/编程操作表最直接；但读取时 LSL 与 selected USL 同压，不能给出 source gate > selected select gate。

因此，经过英文、日文、韩文和这轮中文补检以后，目前最稳定的未补结构仍然是“两组独立 SGS 之外的第三个跨组共用源极栅极”；最稳定的读取操作缺口仍然是该第三栅电压高于已选组选择栅；最稳定的编程缺口仍然是第三栅为0而两个SGS及共用源极同时取中间电压。

以上是专利技术文献检索及特征对应分析，不是对权利要求有效性的法律结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按“实际公开日早于 2011-08-15”重新核验了一轮英文专利。先把权利要求24的目标限定固定下来：其编程状态要求共同源极处于0～第一电压、共同源极栅约0V、第一和第二源极选择栅均处于0～第一电压；未选访问线为更高的第二电压，选中访问线再施加更高的第三编程电压。同时，结构上共同源极栅跨第一、第二两组柱，而两个源极选择栅分别对应两组柱。谷歌专利

本轮检索尚未发现一篇截止日前英文专利，在同一实施例中完整、明确地同时公开“共同源极 + 跨两组柱的共同源极栅 + 两组各自SGS + 权24整套编程偏置”。但已经找到一组贡献度较高的英文专利，尤其以下几篇值得用于权24附加限定的创造性证据链。

英文专利 实际公开日 对权24该技术特征的贡献 价值
US20100214839A1 2010-08-26 共源节点 + 两个串联源侧选择晶体管；编程表明确：SSL=GND，SSLTE=VTE，common source=Vs；VTE可为Vcc或0～3V的Vss，Vs可在0～Vcc；同时Vprog用于选中字线、Vpass用于未选字线 很高，偏置主证据
US20070047312A1 2007-03-01 共源线 + 串联SGS0/SGS1；编程时Source=Vcc，靠源端SGS0=0V，靠存储单元SGS1=0或低正压Vsgs；选中字线Vpgm、未选Vpass 很高，偏置主证据
US20100195395A1 2010-08-05 垂直柱NAND + 共源线 + 源侧成对TG1/TG2，可由GSL1/GSL2分别控制；编程公开GSL关断、Vpgm/Vpass及CSL=0V 很高，垂直结构桥梁
US20110013458A1 2011-01-20 垂直柱 + 共源CSL + 横跨多个柱的共同 lower select plate；编程阶段共同lower select gate和CSL均可拉至0V，选中字线Vpgm、未选字线Vpass/降低后的Vpass 很高，“共同源极栅”桥梁
US20100172182A1 2010-07-08 明确同一CSL两侧布置两组strings，一组经GSL0接CSL，另一组经GSL1接同一CSL 高，“共源+两组SGS”结构证据
US20070253253A1 2007-11-01 共源线 + SGS0/SGS1串联；编程中两个源侧栅施加不同电位，SGS0接地、SGS1可为Vpass或较低正压；Vpgm>Vpass 中高，补强偏置常规性
US20050266678A1 2005-12-01 明确两个不同NAND arrays可共享同一common source line，各自source select gates位于共享源线两侧 中高，“两组共享共源”证据
US6266275B1 2001-07-24 很早即公开双源侧选择晶体管及配套编程：一个源侧选择栅正偏、另一源侧选择栅接地，同时Vpgm约20V、Vpass约10V 中，证明偏置思想早已存在

1. US20100214839A1——本轮最强的“配套编程偏置”文献

该文献实际公开于2010-08-26。其NAND string连接到common source node 130，并在源侧串联设置第一source selection transistor 151以及第二source selection transistor。谷歌专利

最关键的是其Table I直接把编程状态写成：

  • addressed WL = Vprog；
  • unaddressed WL = Vpass；
  • SSL = GND；
  • SSLTE = VTE；
  • source common node = Vs。

而VTE可为Vcc，也可为Vss；Vss明确可以位于0～3V；Vs明确位于0～Vcc，并举例可以为GND或Vcc。谷歌专利

因此，如果单独评价权24所增加的“源端几个器件不是任意偏置，而是与Vpgm/Vpass组成一个协调编程电压体系”，这篇非常有价值。

它的缺口也很明确：SSL与SSLTE是同一NAND string上的两级源侧选择器件，并没有直接给出权24的“一个共同source gate跨第一、第二两组柱 + 两组各自一个SGS”的分组几何关系。所以我会把它定位为偏置主证据，而不是单篇完整破坏新颖性的证据。

2. US20070047312A1——“共源正偏 + 外层源栅0V + 内层源栅低压”的非常强证据

公开日为2007-03-01。结构顺序非常清楚：

common source line 216 → SGS0/211 → SGS1/210 → NAND memory cells。谷歌专利

其编程电压表直接给出：

  • Selected WL = Vpgm；
  • Unselected WL = Vpass；
  • SGS1 = 0或Vsgs；
  • SGS0 = 0V；
  • Source = Vcc。谷歌专利

并进一步明确，靠近存储单元的SGS1可以约为3.5V，大于0而低于Vpass；靠近source line的SGS0保持0V。谷歌专利

这个关系与权24尤其值得对应：

权24：共同源极 = 0～V1；共同source gate≈0；两组SGS=0～V1；V2>V1；V3>V2。

该文献已经直接说明，在NAND编程时，靠共同源极最近的额外源侧栅保持0V，而更靠近存储单元的源选择栅可以获得一个低于Vpass的低正电压，同时source本身也可正偏，并且Vpgm>Vpass。

所以对于论证“这种源端三级电位关系属于已有NAND编程偏置设计手段”，它甚至比很多早期3D NAND文献更直接。

3. US20110013458A1——目前最适合补“共同源极栅”含义的英文文献

公开日2011-01-20，属于截止日前。谷歌专利

它明确是vertical NAND，多个memory strings垂直于衬底。谷歌专利

更重要的是：

  • 多个vertical pillars的下端接到well；
  • well经source contact连接common source line CSL；
  • 一个lower select plate LS_PT横跨这些pillars；
  • lower select plate与各pillar相交形成多个lower select transistors。谷歌专利

这在结构功能上已经非常接近权24所谓：

一个位于存储单元与共同源极之间、共同作用于多个柱的 source gate。

其编程过程又明确：

  • 前期可对lower select gates和CSL施加Vcc；
  • 随后lower select gates和common source line一起拉到ground；
  • 真正编程阶段选中字线施加Vpgm；
  • 相邻/未选字线施加较低pass voltage；
  • lower select gates保持deactivated。谷歌专利

因此，这篇特别适合解决权24中的：

共同源极 + 共同源极栅 + 编程时两者接近0V + Vpgm/Vpass层级

但缺少的是：没有在同一源侧继续明确设置分别对应第一、第二串组的两个独立SGS。

4. US20100195395A1——垂直NAND“双源侧选择晶体管”的重要桥梁

三星的US20100195395A1实际公开于2010-08-05。谷歌专利

它明确公开：

  • semiconductor pole垂直于衬底；
  • vertical NAND string；
  • common source line连接string另一端；
  • 在common source与memory cells之间存在一对ground selection transistors。谷歌专利

在进一步实施例中，这一对器件明确分成：

  • TG1 → GSL1；
  • TG2 → GSL2；

且二者可以individually operated。谷歌专利

编程又公开：source-side ground selection gate施加OFF电压，选中memory cell施加program voltage，其余memory cells施加pass voltage；另一处还明确说明编程时CSL可以为0V。谷歌专利

它与权24的差别主要不是“有没有source-side多栅”，而是TG1/TG2还没有被明确组织成‘跨两组共有的source gate + 每组独立SGS’的三实体拓扑。

5. US20100172182A1——对“两组SGS共享一个共源”很有价值

该文献公开于2010-07-08。谷歌专利

它明确指出，每一cell array layer有多个strings共同连接一条common source line。谷歌专利

更关键的是，它直接写明：

  • cell strings可以布置于common source line两侧；
  • 一侧的memory cell array通过GSL0连接CSL2；
  • 另一侧的memory cell array通过GSL1连接同一CSL2。谷歌专利

这实际上已经非常接近权24里的：

第一组strings → 第一SGS
共同源
第二组strings → 第二SGS

它的问题只有一个，而且也是关键问题：在GSL0/GSL1与共同源之间没有再明确设置一个独立的、跨两组共同的source gate。

因此它与US20110013458A1的组合非常自然：

  • US20100172182：解决“两组strings + 各自SGS + 同一common source”；
  • US20110013458：解决“多个vertical pillars + shared lower/source gate + common source + 编程接地”。

6. US20070253253A1——可作为US20070047312A1的补强

公开日2007-11-01。谷歌专利

它同样具有：

common source line → SGS-0 → SGS-1 → memory cells，并且明确说明这套source-select结构重复用于多个NAND strings。谷歌专利

编程时：

  • SGS-0 → ground；
  • SGS-1 → Vpass或另一正电位；
  • selected WL → Vpgm；
  • unselected WL → Vpass；
  • Vpgm > Vpass。谷歌专利

其独立权利要求还明确要求第一、第二source select gate施加不同source-select potentials。谷歌专利

因此它很适合作为证明“对串联的两个源侧选择栅实施不同编程偏置”属于早期成熟技术的第二份证据。

7. US20050266678A1——非常干净的“两组NAND共享同一共源”证据

实际公开日2005-12-01。谷歌专利

其说明书直接写道：

  • 每个source select gate连接common source line；
  • 而且两个不同NAND arrays通常共享同一个common source line；
  • 两侧各自的source select gates连接这个共同源。谷歌专利

虽然它没有目标的额外共同source gate，也不是主要的编程偏置证据，但对于解释为什么从“一个string上的双源端栅”扩展到“两组string共享共同源且各自有SGS”并非陌生结构，有辅助价值。

对权24最值得采用的证据组合

如果目的不是单纯堆文献，而是为无效程序减少解释跳跃，我目前会把英文证据组织成三层：

第一层——配套编程偏置本身：US20100214839A1 或 US20070047312A1。
二者已经非常清楚地公开了“共源电位 + 靠源端源栅低/0V + 另一源选择栅低压 + Vpass + 更高Vpgm”的整体编程关系。尤其US20070047312A1的电压表与权24的电压层级十分接近。谷歌专利

第二层——共同源极栅：US20110013458A1。
用其vertical pillars + common source + lower select plate跨多个pillars，以及编程时LSG和CSL接地，解释权24中的共同source gate属于已知的垂直NAND源端控制结构。谷歌专利

第三层——两组SGS共享共源：US20100172182A1。
它直接给出了CSL两侧两组strings分别经GSL0和GSL1连接同一CSL，补上“第一组/第二组”的空间和控制关系。谷歌专利

所以，目前对“共源、共同源极栅、两组源极选择栅的配套编程偏置”贡献最大的三篇，我会优先锁定：

US20070047312A1 + US20110013458A1 + US20100172182A1。

如果希望减少三篇组合的数量，则优先进一步研究：

US20100195395A1 + US20100214839A1，

因为前者已经同时具有vertical NAND + common source + 源侧两个独立选择栅，后者则把两个源侧栅与common source的编程电压关系写得非常完整。谷歌专利

但需要严格区分：上述文献目前都更适合用于创造性组合/公知编程偏置论证；我目前没有发现一篇2011-08-15之前英文专利可以不经过结构对应解释，就单篇完整覆盖权24这一整组“共同source gate + 两组独立SGS + 相应编程偏置”的全部限定。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按“实际公开日严格早于2011-08-15”重新检索了日本公开公报，并以CN103782344B权利要求24的实际限定为基准。权24要求的关键编程关系不是一般的NAND编程，而是：共用源极=0～第一电压；跨第一、第二组柱的共同源极栅≈0V；第一、第二源极选择栅分别=0～第一电压；普通访问线为更高的第二电压；选中访问线再施加更高的第三编程电压。其英文同族权24明确写出了这一完整层级。谷歌专利

本轮日文公报中，尚未找到一篇截止日前文献在同一实施例中完整公开“共源＋独立共同源极栅＋两组各自SGS＋权24完整编程偏置”。但是找到了几篇贡献非常明确的文献，尤其是 JP2011023103A + JP2008310949A 的组合，能够明显缩小现有证据缺口。

日文公报 实际公开日 对权24的主要贡献 主要缺口
JP2011023103A 2011-02-03 共源＋共同下部选择栅/选择平面＋配套编程偏置。多个lower selection lines可组成等电位的lower selection plane，共同控制多个垂直柱到well/source的通路；编程过程中CSL和各LSG先可加Vcc，随后共同降到0V；选中字线加Vpgm，非选字线维持较低Vpass体系。谷歌专利 没有清楚地在共同LSG之外再设置“第一组SGS＋第二组SGS”两个独立实体
JP2008310949A 2008-12-25 两组串＋两个独立SGS＋同一共源＋Vpgm/Vpass编程体系。第一层第一组串具有T21/GSL1，第二层第二组串具有T22/GSL2；二者一端都接同一CSL，且由GSL1、GSL2分别控制；编程时两个ground-select transistor均被关断，选中WL=Vpgm、未选WL=Vpass。谷歌专利 没有在两个SGS与CSL之间再明确增加一个独立“共同source gate”
JP2011054267A 2011-03-17 垂直NAND＋共源＋成对源侧选择晶体管＋完整编程电压关系。CSL与memory cells之间设置至少一对GS1/GS2，可由GSL1/GSL2分别独立控制，也公开了二者共接一个GSL的变形；编程时CSL=0V，GSL1/GSL2施加OFF电压，选中cell=program voltage，未选cell=较低pass voltage。谷歌专利 GS1/GS2主要体现为同一string源侧的两级器件，不完全等同于权24“两个串组各自SGS＋另一个共同source gate”
JPH09120688A 1997-05-06 很早即明确公开第一/第二string＋第一/第二ground select transistor＋共同源CS＋程序偏置；program时GSL=0V、common source=Vcc、selected WL≈18V Vpgm、unselected WL≈10V Vpass。谷歌专利 两个GS共用GSL，没有额外独立共同source gate；平面NAND而非权24的垂直柱
JP2009070549A 2009-04-02 对“共源与源侧选择栅协调编程偏置”贡献较强。正常program pulse时GST gate=0V、common source约Vcc（约2～3V）、未选WL=Vpass；后续补充脉冲阶段又明确CSL和GST gate可同时为Vcc，随后又同时变为0V。谷歌专利 单一GST，不公开两组独立SGS，也无独立共同source gate
JP2009512115A 2009-03-19 补强具体电压层级：编程时VSGS=0V、source约1.4V，选中WL=Vpgm，未选WL约9V；即直接公开“源极低正电压＋SGS为0＋Vpgm高于pass”的配套关系。谷歌专利 普通NAND偏置证据，不解决共同source gate及两组SGS结构

最值得重点使用的两篇

第一篇：JP2011023103A。

这是本轮日文检索中，对权24“共同源极栅”最有价值的文献。其公开日为2011年2月3日，明确属于截止日前。谷歌专利

其结构不是简单的一条GSL，而是明确说明：

多个lower selection lines LSL可以形成一个具有相同电位的 lower selection plane LS_PT；各LSL对应lower selection gate LSGi，并控制相应active pillar与well之间的连接。

也就是说，它已经给出了一个跨多个垂直柱共同作用的源侧选择平面。更重要的是，它明确说电荷路径可以由：

lower selection line / lower selection plane + common source line / source region

共同控制。谷歌专利

程序时又形成了非常有价值的配套关系：

阶段A-B：
CSL → Vcc
lower selection gates → Vcc

随后：

阶段C-D：
CSL → 0V
所有lower selection gates → 0V

并利用Vpass进行channel boosting，真正编程阶段再给selected word-line施加Vpgm，而其他word-line为较低的pass体系。谷歌专利

这与权24的：

common source = 0～V1
common source gate ≈ 0V
Vpgm > Vpass

具有很强的技术对应。

因此在无效论述中，我会优先把它用于证明：垂直NAND中，以共同源和跨多个柱的共同源侧栅协调控制通道，并在编程阶段把二者置于0V或低压，同时通过Vpass/Vpgm形成更高字线电压层级，并非权24首次提出。

JP2008310949A——目前最适合补“两组独立SGS”的日本公报

这篇公开于2008年12月25日。谷歌专利

其结构关系很干净：

第一半导体层：

第一组cell strings → 第一ground select transistor T21 → CSL

第二半导体层：

第二组cell strings → 第二ground select transistor T22 → 同一个CSL

而且：

  • T21由GSL1单独控制；
  • T22由GSL2单独控制；
  • 两个cell string属于同一block体系。谷歌专利

这比很多“同一string串联两个SGS”的文献更接近权24，因为权24要的正是：

第一多个strings → 第一SGS
第二多个strings → 第二SGS。

它的程序流程也直接说明，在program前的预充电过程中，第一、第二ground selection transistor均turn off；随后selected WL加Vpgm，unselected WL加Vpass。谷歌专利

因此该文献非常适合作为JP2011023103A的结构补强：

JP2011023103A：共同源＋共同lower-source gate/plane＋源端配套偏置；
JP2008310949A：第一组/第二组strings＋两个分别控制的SGS＋同一CSL＋Vpgm/Vpass。

这两篇组合后，权24目前最难的三个源端实体关系已经非常接近：

两组SGS → 共同源侧控制栅 → common source

虽然需要进行一次结构组合解释，但不是从普通平面NAND跨越到3D结构：两篇本身都已经属于3D/垂直或堆叠型NAND技术背景。

JP2011054267A——很值得作为桥梁文献

JP2011054267A的实际公开日为2011年3月17日。谷歌专利

这篇的特殊价值在于，它已经把权24中原本分散在不同文献中的很多元素放在一起：

vertical NAND string
→ common source line CSL
→ source侧至少两个ground selection transistors GS1/GS2
→ GSL1/GSL2可以分别控制
→ 或GS1/GS2共接同一GSL
→ program时CSL=0V
→ GSL1/GSL2=OFF
→ selected cell=program voltage
→ unselected cells=pass voltage，且pass<program。 谷歌专利

所以从“技术人员为什么会在垂直NAND源端使用多个选择栅，并在编程时使其与CSL、Vpass和Vpgm协调偏置”的角度，它是一篇非常好的组合动机/桥梁证据。

不过严格进行新颖性映射时不能写成：

GS1 = 第一组SGS，GS2 = 第二组SGS，另一个GSL = common source gate。

因为原文主要把GS1/GS2设计成同一NAND string源侧的一对选择晶体管。这个区别建议明确保留，否则容易被专利权人攻击为结构角色置换。

对权24最有价值的日文证据链

如果当前目标是证明权24附加限定缺乏创造性，我认为日文证据最适合按照：

JP2011023103A + JP2008310949A + JP2011054267A

组织。

其中：

JP2011023103A负责
共同源 → 共同lower selection plane/source-side gate → 编程0V → Vpass/Vpgm

JP2008310949A负责
第一组strings + 第一SGS / 第二组strings + 第二SGS → 同一个CSL → program控制

JP2011054267A负责桥接
垂直柱NAND + common source + 多个source-side select gates + program时CSL=0 + 两个GSL OFF + Vpgm>Vpass

而 JPH09120688A、JP2009070549A、JP2009512115A 可以作为更早的辅助证据，证明“common source取低正电压或Vcc、source-side gate取0V/低电压，同时Vpgm>Vpass”这种源端编程偏置关系早已是NAND编程中的成熟手段。谷歌专利

本轮最关键的检索结论是：日文截止日前证据已经能分别较强覆盖“共同源极栅/共同源侧选择平面”“两组独立SGS共享CSL”以及“源端器件与Vpgm/Vpass的配套编程偏置”；目前仍没有找到一篇日本公报把权24所要求的三个不同源端栅实体——第一SGS、第二SGS、另一个跨两组的共同source gate——以及全部指定电压关系完整放在同一实施方式中。因此，对权24最合适的使用方式仍是创造性组合证据，而不是主张上述任何一篇单独完整破坏新颖性。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按照实际公开日在2011-08-15之前，即最迟2011-08-14公开的标准，对韩文KR公报又做了一轮定向检索。先校准目标：CN103782344B权利要求24的编程限定明确要求，在同一次编程状态中，共用源极处于0～第一电压、共同源极栅约0V、第一/第二源极选择栅均处于0～第一电压；未选访问线为更高的第二电压，选中访问线再施加更高的第三编程电压。谷歌专利

本轮最重要的新结论是：KR20080109335A的价值明显高于一般“双SGS”文献。它已经在一张程序电压表中同时给出了“共源＋两组独立GSL＋Vpgm/Vpass”的成套偏置，距离权24只主要缺少另一个独立的“共同源极栅”。

韩文公开 实际公开日 对权24的贡献 主要缺口
KR20080109335A《구동방식을 개선한 입체 구조의 플래시 메모리 장치…》 2008-12-17 目前最强。 第一、第二cell string分别具有T21/T22，并由GSL1/GSL2分别控制，两者都连接同一CSL；程序表直接给出：GSL(1st)=0V、GSL(2nd)=0V、CSL=1.5V、Selected WL=Vpgm、Unselected WL=Vpass。这与权24“共源低正压＋两组SGS低/0V＋Vpgm>Vpass”高度吻合。谷歌专利 没有在T21/T22与CSL之间再明确设置一个与两组SGS不同的共同source gate
KR20110008556A《3차원 메모리 장치 및 그것의 프로그램 방법》 2011-01-27 共同源极栅方向最强。 多个下部选择线可组成电气等电位的lower selection plate LS_PT，跨多个active pillars共同控制pillar与well之间导通；该下部选择平面与CSL共同控制源侧电荷路径。程序阶段又明确CSL及全部LSG可同时为0V，而selected WL加Vpgm、unselected WL加Vpass−ΔV。谷歌专利 LS_PT是“共同下部选择平面”的功能对应，不能不加解释地直接等同于权24那个独立共同源极栅；同时缺少在它上方再明确划分两组独立SGS
KR20070078355A《공통 비트 라인을 갖는 낸드 구조의 비휘발성 메모리 소자의 동작 방법》 2007-07-31 第一、第二strings共享common source；分别配置GSL1、GSL2控制各自source-select transistor。程序时一个string channel可为0V、另一个为Vcc，并对选中字线加Vpr、其余字线加Vps，说明两组SGS/strings与共源、编程选择偏置是协同控制的。谷歌专利 无额外共同source gate；而且不像权24那样两个SGS在该操作中都落在同一低压区间
KR20100089014A《수직 구조의 비휘발성 메모리 소자 및 그 동작방법》 2010-08-11 明确垂直NAND；common source line与memory cells之间串联至少一对ground select transistors TG1/TG2；可共接GSL；program时GSL施加off电压，selected cell施加program voltage，其余施加pass voltage。谷歌专利 TG1/TG2主要是同一string内串联的两个源侧器件，不是权24“第一组SGS＋第二组SGS＋另一个共同source gate”的三实体关系
KR20090007296A《프로그램 디스터브 영향 감소》 2009-01-16 对“编程偏置本身”非常强：program时source select gate=0V，common source line=0V或略高于0V，Vpass约8V，Vpgm约12～24V。几乎直接证明“源端低/0V＋Vpass＋更高Vpgm”的电压层级早已成熟。谷歌专利 普通单SGS结构；不解决两组SGS及共同source gate
KR20110012806A《수직 채널 구조의 플래쉬 메모리 소자》 2011-02-09 垂直柱NAND、多个cell strings、统一CSL；不同string可分别连接GSL1或GSL2；另一实施例还公开每一string在memory cells与CSL之间可设置一对串联GST1/GST2。对“垂直柱＋共源＋多个源侧选择结构”的桥接作用较强。谷歌专利 基本不提供权24需要的完整program voltage table，因此主要是结构桥梁
KR20010015679A《이중 소스 측면 폴리실리콘 선택 게이트 구조 및 프로그래밍 방법》 2001-02-26 很早即明确同一NAND string源侧串联两个选择晶体管，并在program/program-inhibit时实行一个源侧栅Vcc、另一个源侧栅0V的差异控制；source侧Vss=0V，且公开选中字线约18V、非选中字线约10V的高低层级。谷歌专利 非两组strings，也没有独立共同source gate；主要证明“多个源侧栅进行协调编程偏置”早已公知

1. KR20080109335A是本轮最值得立即用于权24的韩国证据

这篇的程序表尤其重要。其结构先明确：

第一cell string → 第一ground-select transistor T21 → CSL
第二cell string → 第二ground-select transistor T22 → 同一CSL

而T21、T22分别由GSL1和GSL2控制。谷歌专利

随后同一实施例的program条件直接写成：

  • Selected WL = Vpgm
  • Unselected WL = Vpass
  • GSL (1st Floor) = 0V
  • GSL (2nd Floor) = 0V
  • CSL = 1.5V

并且第一、第二string属于不同半导体层。谷歌专利

这几乎就是权24源端编程部分所要求的：

共同源处于低正电压
＋第一SGS≈0
＋第二SGS≈0
＋未选访问线较高Vpass
＋选中访问线更高Vpgm。

因此，在无效程序中，我会把它作为证明“两组source-select gate与共同源的配套program bias”的首选韩国文献，而不是仅作为普通3D NAND文献。

它真正没有解决的只有一个关键问题：权24要求在两个SGS下面再存在一个独立的、跨两组柱的共同source gate，并且该source gate≈0V。

2. KR20110008556A恰好用于补这个“共同source gate”缺口

这篇公开于2011-01-27。其多个lower selection lines可以共同构成电气等电位的lower selection plate LS_PT；这些LSL跨active pillars，分别作为下部选择晶体管的LSG，控制pillar与well/source区域之间的导通。说明书还明确说，源侧电荷路径由“lower selection lines/plane + common source line/source region”共同控制。谷歌专利

更关键的是程序时：

  • 在部分boosting阶段，CSL和所有LSG可以同加Vcc；
  • 随后C-D阶段，CSL和所有LSG同时降至0V；
  • 真正program阶段selected WL=Vpgm；
  • unselected WL=Vpass−ΔV；
  • 全部lower transistor gate仍为0V或floating。谷歌专利

所以它是目前韩国截止日前资料中，我认为最适合论证：

跨多个垂直柱共同作用的源侧公共控制栅/选择平面，在程序时与CSL一起保持0V，并配合更高Vpass/Vpgm

这一技术思想的文献。

但在请求书中建议写成“共同source gate的高度接近/功能对应证据”，不要写成“逐字完全公开权24的source gate”。因为它的LS_PT由多个等电位LSL构成，专利权人完全可能争辩其与权24独立的source gate实体仍有结构差异。

3. 最优韩国组合已经可以压缩到两篇

如果只针对你提出的这一组特征：

共源＋共同源极栅＋两组源极选择栅的配套编程偏置

我目前认为韩国证据中最值得采用的组合是：

KR20080109335A + KR20110008556A。

前者几乎直接解决：

两组strings
→ 第一/第二独立SGS
→ 同一个CSL
→ 两SGS=0V
→ CSL=1.5V
→ Vpgm/Vpass。

后者解决：

3D垂直柱
→ 多柱共同lower selection plane
→ 与CSL共同控制源侧通路
→ program阶段LSG≈0V、CSL≈0V
→ Vpgm高于pass体系。

二者之间的组合技术主题也非常接近：都是三星、都是NAND/3D NAND源侧选择结构、都直接讨论program disturb/channel boosting及源端选择器件的电压控制。因此相较于拿一篇普通平面NAND偏置文献硬接一个3D结构文献，这个组合的技术解释负担明显更低。谷歌专利

若担心专利权人攻击KR20110008556A的LS_PT不能等同于“独立共同source gate”，则可用KR20100089014A或KR20110012806A进一步证明：在截止日前的韩国垂直NAND中，在memory cells与CSL之间设置多个/成对的源侧选择器件以及按行、按组设置不同GSL已经存在。谷歌专利

最终检索判断：截至本轮，仍未找到一篇2011-08-15以前公开的韩文公报，在同一实施例中毫无解释空间地同时具有“三个不同源端栅实体——第一组SGS、第二组SGS、另一个跨两组的共同source gate——并且再完整给出权24全部program偏置”。 但对于创造性攻击而言，KR20080109335A是目前这一限定最值得优先采用的韩国偏置主证据，KR20110008556A是最适合补“共同源极栅”的韩国结构/偏置桥梁证据。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按照“实际公开日严格早于2011-08-15，即最迟2011-08-14公开”重新检索中文CN公报后，已经找到一组对CN103782344B权利要求24这组限定有实质贡献的中文专利。

先固定权24的精确目标：其要求同一次编程状态中，共用源极位于0V～第一电压；另设的共同源极栅约0V；第一、第二源极选择栅均位于0V～第一电压；普通访问线为更高的第二电压；选中的第一访问线再施加高于第二电压的第三编程电压。而且共同源极栅要跨第一、第二两组柱，两个源极选择栅分别对应两组柱。谷歌专利

本轮最重要的结论是：CN101419835A + CN101651144A 是目前中文公报中对这组限定最有价值的组合。前者非常强地解决“共源＋两组独立SGS＋完整程序偏置”，后者非常强地解决“共同源侧栅/下选择板＋垂直柱＋程序时共同栅为GND”。

中文公报 实际公开日 对权24的主要贡献 主要缺口
CN101419835A《具有三维结构的闪速存储器设备及其驱动方法》 2009-04-29 最强偏置主证据。 第一、第二单元串分别具有T21/T22，并由GSL1/GSL2分别控制，二者都连接同一CSL；编程表明确：GSL第一层=0V、GSL第二层=0V、CSL=1.5V、selected WL=Vpgm、unselected WL=Vpass。谷歌专利 没有在两个GSL/T21/T22与CSL之间再设置一个不同于二者的“共同源极栅”
CN101651144A《包括竖直立柱的存储器件及制造和操作该存储器件的方法》 2010-02-17 共同源极栅方向最强。 多个垂直柱底部连接公共源线CSL；下选择板LS_PT至少部分环绕多个垂直柱并作为下选择晶体管的栅。编程时：LSL=GND、selected WL=VPGM、unselected WL=VPASS。谷歌专利 没有在这个共同下选择板之上再划分第一、第二两组独立SGS；编程时CSL的具体数值未明确量化
CN101416253A《减少编程干扰的影响》 2009-04-22 直接公开成熟NAND程序偏置：源极选择栅0V，共用源极线为0V或略高于0V的低电压，未选字线Vpass约8V，选中字线Vpgm约12～24V。非常接近权24的电压层级。谷歌专利 单一SGS；不解决共同source gate和两组SGS
CN101584004A《使用早期源侧升压减少非易失性存储器中的编程干扰》 2009-11-18 编程时明确：VSGS=0V、Vsource≈2.5V、Vpass≈7～10V、Vpgm≈12～20V。非常适合证明“源侧选择栅为0/低压＋共源低正压＋Vpgm>Vpass”的配套偏置属于成熟方案。谷歌专利 单一源侧选择栅
CN1551240A《非易失性半导体存储装置》 2004-12-01 很早已经公开NAND写入时：选中字线Vpgm、未选字线Vpass、公共源极侧的GSL=Vss≈0V。可用于证明基础程序电压层级长期公知。谷歌专利 平面NAND，且无两组SGS或额外共同source gate
CN101558450A《非易失性存储单元的低电压编程方法及系统》 2009-10-14 明确把共用源极线、SGS、Vpgm及高/低Vpass放在同一编程方案中；例如部分方案共源接地，SGS施加低通过电压，选中字线施加Vpgm。谷歌专利 电压关系不像CN101416253A那样直接对应“SGS≈0V”，结构也不是两组独立SGS

1. CN101419835A——目前中文证据中最重要的一篇

这篇是前面韩国 KR20080109335A、日本 JP2008310949A 的中国同族，但关键是它自己的中国公开日为2009年4月29日，完全满足截止条件。谷歌专利

其结构关系非常适合权24：

第一单元串
→ 第一接地选择晶体管T21
→ GSL1控制

第二单元串
→ 第二接地选择晶体管T22
→ GSL2控制

而T21和T22的一个电极均连接同一公共源极线CSL。谷歌专利

最关键的是，其同一实施方式程序表明确给出：

  • selected W/L = Vpgm
  • unselected W/L = Vpass
  • GSL第一层 = 0V
  • GSL第二层 = 0V
  • CSL = 1.5V

这与权24中的：

共源 = 0～第一电压
第一SGS = 0～第一电压
第二SGS = 0～第一电压
第二电压 > 第一电压
第三编程电压 > 第二电压

已经形成极高程度的技术对应。谷歌专利

因此，如果只选一篇中文公报来证明“两组源极选择栅与共同源的配套编程偏置”，我会优先用 CN101419835A。

它的唯一重大结构缺口是：

T21/T22后面直接进入CSL，没有权24要求的另一个、与T21/T22相区分且跨两组柱的共同source gate。

2. CN101651144A——目前最适合补“共同源极栅”的中文公报

这篇实际公开于2010年2月17日。谷歌专利

它的结构尤其重要：

  • 多个半导体竖直立柱PL；
  • 立柱底部沿公共源线CSL连接；
  • 设置一个下选择板LS_PT；
  • LS_PT至少部分围绕/包围多个竖直立柱；
  • 下选择板作为下选择晶体管的栅极，控制立柱与源侧区域之间的导电。谷歌专利

换句话说，这已经非常接近权24：

“源极栅极至少部分环绕第一多个串和第二多个串的相应柱，并位于电荷存储装置与共用源极之间”。

特别值得注意的是，CN101651144A不是只给出结构，它还专门公开程序操作：

  • selected WL_PT → VPGM
  • unselected WL_PT → VPASS
  • selected BL → GND
  • selected USL → Vcc
  • LSL → GND
  • well → GND。谷歌专利

所以对权24而言，它已经同时提供：

共同源侧栅/下选择板
＋跨多个竖直柱
＋源侧位置
＋程序时0V
＋Vpgm/Vpass层级。

这使它比单纯的3D NAND结构文献明显更有价值。

不过仍需严格说明：CN101651144A的LS_PT是共同下选择栅本身，而权24还要求：

第一组独立SGS
＋第二组独立SGS
＋再往源端的共同source gate

即“三个可区分源侧栅实体”。

CN101651144A单独没有这三个实体。

3. 两篇组合后的覆盖程度很高

将 CN101419835A + CN101651144A 组合，关系非常清楚：

CN101419835A：

第一组strings
→ 第一独立GSL/SGS

第二组strings
→ 第二独立GSL/SGS

二者 → 同一CSL

程序：

GSL1=0V
GSL2=0V
CSL=1.5V
Vpass
Vpgm

而 CN101651144A：

多个vertical pillars
→ 共同下选择板LS_PT/LSL
→ common source侧

程序：

共同LSL=GND
Vpass
Vpgm

因此组合之后，可以形成：

第一组strings → 第一SGS
第二组strings → 第二SGS
↓
共同源侧栅/共同下选择板
↓
共同源

并且程序时：

两个独立SGS低压/0V
＋共同source-side gate=0V
＋common source低正压
＋Vpass
＋更高Vpgm。

这已经非常接近权24的完整附加限定。

4. CN101416253A特别适合补“第一电压范围”的解释

如果专利权人争辩：

CN101651144A虽然source-side共同栅为0V，但CN101419835A的CSL为1.5V，为什么技术人员会把这些量值安排成权24的“0～第一电压”区间？

那么 CN101416253A 很有价值。

它在2009年4月22日就明确公开：

  • source-side select gate = 0V
  • common source = 0V或略高于0V
  • Vpass ≈ 8V
  • Vpgm ≈ 12～24V。谷歌专利

也就是非常清楚的三级体系：

源端控制电压区间
<< Vpass
< Vpgm

这正是权24抽象成：

0～V1 < V2 < V3

的技术关系。

CN101584004A又独立给出：

SGS=0V
source≈2.5V
Vpass≈7～10V
Vpgm≈12～20V，可作为第二份公知偏置证据。谷歌专利

对无效程序的建议使用顺序

如果只围绕你提出的：

“共源、共同源极栅、两组源极选择栅的配套编程偏置”

我建议中文证据优先顺序是：

第一主证据：CN101419835A
负责“两组独立SGS＋同一CSL＋GSL1/GSL2=0V＋CSL=1.5V＋Vpgm/Vpass”。

第二主证据：CN101651144A
负责“垂直柱＋跨多个柱的共同源侧栅/下选择板＋程序时共同LSL=GND＋Vpgm/Vpass”。

辅助证据：CN101416253A / CN101584004A
负责证明“source/SGS位于0～低正压区间，而Vpass和Vpgm依次更高”是截止日前成熟的NAND编程偏置规则。

最终检索判断

截至本轮中文补检，仍未发现一篇2011-08-15之前实际公开的中文公报，在同一实施例中无须结构解释即可完整公开：

第一组SGS
＋第二组SGS
＋另一个跨两组柱的共同source gate
＋共同source
＋上述四者全部相应的program bias
＋Vpass/Vpgm完整层级。

但是，相比英日韩结果，中文已经形成一个相当干净的两篇组合：

CN101419835A + CN101651144A

其中真正剩下的论证工作，不再是证明各个编程电压是否已知，而主要是证明：在CN101419835A的“两组独立SGS＋CSL”源端结构中进一步采用CN101651144A已经公开的共同下选择板/source-side gate，属于本领域技术人员面对3D垂直NAND源端通道控制时的自然结构组合。 这是目前中文证据中最值得继续深化的路线。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

你这句话前半部分指定权利要求24，末尾写“权利要求23”。结合上一问，我将末尾的“23”按笔误处理，以下比对的是权利要求24的编程方法。

权24的关键限定是：第一、第二组漏极选择栅极分别施加 \(V_1>0\) 和约0 V；共用源极及两组源极选择栅极施加0至 \(V_1\) 之间的电压；跨两组串共用的外层源极栅极施加约0 V；两组未选存取线施加 \(V_2>V_1\)，第一组的选中存取线施加 \(V_3>V_2\) 以编程。括号内数字为指定检索报告的文件编号。

直接公开部分编程步骤的专利

专利及所在报告 对应公开的权24特征 未能直接对应的限定
CN101651144A，同族 US20090310425A1（1、9、11、16） 图9、表1：竖直柱存储串；编程时选中上选择线加 \(V_{cc}\)，未选上选择线可接地；选中字线加 \(V_{PGM}\)，未选字线加 \(V_{PASS}\)；下选择线可接地。对应两组漏侧选择及“选中字线高于通过字线”的编程思路。 只有一级下选择线，没有两组内层源极选择栅极加一个跨组共用外层源极栅极；表1未给出权24要求的共用源极中间电压。
US20100315875A1（9、10、11、16） 图14—16：竖直多串、共源线和源端两级选择晶体管；编程时选中行漏侧选择线可加 \(V_{cc}\)，未选行可加地电压；选中字线加 \(V_{pgm}\)，其余字线加 \(V_{pass}\)。 两级源端GSL按行配置，未证明同一个外层源极栅极同时环绕两组柱；其编程例将两级GSL关断，未明确给出两组内层源极选择栅极均处于0至 \(V_1\) 之间的偏置。
US20100195395A1（10、11） 图13—14：竖直柱、可独立控制的两级源端选择晶体管；编程段公开选中与未选中串选择线分别导通、关断，共源线为0 V，选中字线加编程电压、其他字线加通过电压。 未规定权24的完整 \(V_1、V_2、V_3\) 关系；两级源端栅不能直接对应“分组内层栅＋跨组共用外层栅”的实体关系。此件与上一件为相关申请，应分别按各自公开文本取证。
US20100214839A1（9、11） 表I及编程例：选中字线约12 V、未选字线约8.5 V、漏侧选择栅约3 V；源端外级SSL接地，内级SSLTE可施 \(V_{TE}\)，共源节点电压 \(V_s\) 可在0至 \(V_{cc}\) 范围内。这是报告中对源端两级分别偏置较有价值的公开。 属于平面NAND；具体编程例的SSLTE为3 V，其他 \(V_{TE}\) 取值不能不加区分地拼入该例。也未公开权24的第一、第二组漏侧栅分别为 \(V_1/0\) V及跨组共用源极栅极。
WO2010004047A1（9、16） 编程例：选中字线约18 V、其他字线约10 V、共源线0 V；公共选择栅接地，选中组接入栅约3 V、未选组被关闭。可补强分组选择及编程、通过电压分级。 主要采用沿衬底平面延伸的条形通道；接入栅位于另一端，不能对应权24源端的“内层分组栅＋外层共用栅”。

主要补强器件结构的专利

专利及所在报告 对权24的贡献 主要缺口
CN102148059A，同族 US20110194357A1（1、2、9、10、11、16） 图14在各竖直存储串源端设置两条串联GSL，另有分组漏端选择线、位线、字线及共源线。 靠近共源线的GSL仍按行分别设置；图14—15的两级GSL差别偏置主要针对擦除，不能移作权24的编程步骤。
US20100207194A1，同族 JP2010192569A（1、10、11、16） 第三实施例、图15公开各柱独立的直线型竖直串，源端有LSGA、LSGB两级选择栅。 未给出权24的分组编程电压，也未明确一层外栅以单一实体跨两组串共用。
CN101800224A，同族 US20100202206A1（1、2、9、10、11） 多个竖直NAND通道可耦合于一条共用下选择栅线；还公开分开的上选择栅线。补强“一个源端栅构件覆盖多通道”。 只有一层下选择栅，缺少其与存储单元之间按两组分别设置的另一层源极选择栅及编程偏置。
US20110018051A1（9、10） 图9—10给出源端多层GSL及多个地选择晶体管的结构。 未给出权24编程电压表；其侧壁通道与权24“从共用源极延伸的相应柱”仍需单独论证。
US20080253187A1（1、2、9、10、11、16） 图2、图4明确给出每串源端两个串联选择栅、外级接共源线，可证明双源端栅拓扑。 平面结构；未公开环绕竖直柱的共用外栅或权24的编程偏置组合。
US20100133599A1（10） 下选择线LSL可制成跨多个竖直串的板状栅，补强公共栅的实体结构。 仅一级源端选择栅，缺少内外两级及指定编程电压。

报告中的 JP2010034112A、CN102034829A、CN101971324A 和 US20090011560A1 也可分别补充公共下选择板、竖直柱存储串或平面双源端栅的基础结构，但对权24完整编程电压状态没有明显新增公开。

目前的比对结论：上述单篇专利均未同时证明权24的全部结构和编程步骤。尤其需要补齐的是：在同一编程实施例中，外层源极栅极作为一个跨两组串共用的栅极接约0 V，同时两组内层源极选择栅极及共用源极处于所述中间电压范围，并与 \(V_3>V_2>V_1\) 的字线、漏侧栅偏置配合。现有报告材料可用于提出组合论证，但不能把结构公开或擦除偏置直接当作该编程方法的完整公开。

 


权利要求25

一种包括源极栅极的方法，其包括： 允许第一漏极选择栅极浮动，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间； 允许第二漏极选择栅极浮动，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从衬底中的共用源极延伸的包括半导体材料的相应柱相关联的相应多个电荷存储装置； 将所述衬底偏置为高于0伏的擦除电压； 允许所述共用源极浮动； 允许源极栅极浮动，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间； 允许第一源极选择栅极浮动，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间； 允许第二源极选择栅极浮动，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间； 将多个第一存取线偏置为大致0伏，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱以擦除所述第一多个串中的电荷存储装置，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间；及将多个第二存取线偏置为大致0伏，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱以擦除所述第二多个串中的电荷存储装置，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按你给定的口径，我把公开日截止严格设为 2011-08-15之前，并把“浮置”限定为擦除操作中明确的 floating / left floating / high-impedance 状态，不把“0 V”算作浮置，也排除了仅出现 floating-gate 存储结构的命中。

结论

本轮没有检出一篇 2011-08-15 之前公开的英文专利文献，在同一个竖直 NAND 擦除实施例中同时明确公开 CN103782344B 权利要求25的全部组合：

SGD1=F + SGD2=F + SGS1=F + SGS2=F + 共用 source gate=F + common source=F + substrate/well=正擦除电压 + 两组 access lines≈0 V。

缺口非常集中：早期文献已经分别公开了“竖直 NAND 的全浮置型擦除偏置”和“多个选择栅同时浮置”，但我目前没有找到临界日前文献把它们与 “两组独立 SGS 之下再设置一个跨两组共用 source gate” 这一三层源端结构合在同一实施例中。

作为核对基准，目标案权利要求25确实逐项要求两个 SGD、两个 SGS、共用 source gate 和 common source 全部 float，substrate 加正擦除电压，两组 access lines 都约为 0 V。谷歌专利 目标案说明书 Table 3 里 SGD/SGS/source gate/member 写成约 20 V，并不表示外加 20 V；正文明确说明这些节点均“left floating”，约 20 V 是通过柱体的电容耦合自行上升的。谷歌专利

最值得保留的文献矩阵

文献 竖直柱 多个/两级选择栅 擦除时选择栅全浮置 common source 浮置 Well/Substrate +Vers WL≈0 “独立SGS×2 + 其下共用SG”
US20090310425A1 ✓ SGD侧有多个 USL；源端仅一个全局 LSL ✓ USL、LSL ✓ ✓ ✓ ✗
US20070253253A1 ✗ 目标式竖直柱 ✓ 每串 SGS0+SGS1、SGD0+SGD1 串联 ✓ 四个选择栅全F ✓ ✓，约20 V ✓ ✗，是串联选择栅，不是两组+共用SG
US20110090737A1 ✓ 单个 LSL + USL ✗ 选中块 LSL 被升压 ✓ ✓ ✓ ✗
US20110194357A1 ✓ ✓ 两字符串/GSL ✗ 一组F、另一组 erase-inhibit ✗，CSL加擦除电压 非目标方式 ✓ ✗
US20100238732A1 ✓ ✓ 多组独立 SGD/SGS ✗，选中 SGS 被升压 ✗，选中SL加擦除电压 非目标方式 部分 ✗

下面是我认为最有检索价值的几篇。

1. US20090310425A1 — 最接近的“竖直 + 浮置擦除偏置”

这是你给出的 CN101651144A 路线对应的英文文献，属于本轮最接近权利要求25擦除电压组合的竖直文献。

其 selected block 擦除明确公开：所有 WL 接 GND；所有 bit lines 和 upper select lines 浮置；lower select line LSL 浮置；common source line CSL 浮置；well 施加正的 VERS。谷歌专利

所以操作偏置上几乎已经形成：

USL(F) + LSL(F) + CSL(F) + Well(+Vers) + WL(0)

而且它确实是 vertical pillars；多个 upper select line 独立存在。谷歌专利

关键缺口是源端拓扑。 它的 source side 是一个 lower select plate LS_PT，其门极连接形成一个 lower global select line GLSL；没有目标权利要求那种“第一独立 SGS + 第二独立 SGS”，更没有在这两组 SGS 下方另外设置一个跨两组共同包围柱的 source gate。谷歌专利

因此这篇能很好地证实“竖直 NAND 中 WL=0、select gate/CSL 浮置、well 正擦除电压”在临界日前已经存在，但不能单篇补齐三层源端结构。

2. US20070253253A1 — 新发现的最强“完整浮置偏置”近似文献

US20070253253A1 — Multiple select gates with non-volatile memory cells

这篇我认为值得你重点保存。公开日 2007-11-01；目标案自己也引证了其授权同族 US7433231B2。谷歌专利

它的 Fig. 8 擦除序列非常强，明确同时公开：

  • source line floating；
  • bit line floating；
  • 第一、第二 source select gates SGS-0, SGS-1 全部 floating；
  • 第一、第二 drain select gates SGD-0, SGD-1 全部 floating；
  • memory-cell bodies / well 施加约 +20 V；
  • WL0～WL31 ground。谷歌专利

也就是操作条件基本是：

SGS0=F + SGS1=F + SGD0=F + SGD1=F + Source=F + Well≈+20V + WL=0。

这不是“floating gate”材料结构的误命中；同一擦除段明确使用了 “left floating” 描述上述操作节点。虽然正文另有 floating-gate 结构讨论，但那与这里的操作浮置证据是两回事。谷歌专利

然而它仍然不能作为“完整命中”。其 SGS-0 与 SGS-1 是同一 NAND string 内串联的第一、第二 source select gates；文献明确说明 SGS-0 的 drain 接 SGS-1 的 source。谷歌专利 这与权利要求25的结构不同：claim 25 的 SGS1/SGS2 分别属于两组不同柱/字符串，然后两组再共同经过一个额外 source gate。

因此我会把它定位为：

临界日前最强的“多个选择栅 + source + well + WL 全浮置擦除偏置”证据，但不是所要求的竖直双组+共用 source gate 架构。

它实际上比 US20100214839A1 更值得作为“浮置逻辑”扩展文献。

3. US20110090737A1 — 很接近，但选中块 LSL 明确不是浮置

公开日 2011-04-21。谷歌专利 它是真正的 3D vertical string：下部 source-select transistor LST、竖直存储单元、upper select transistor UST 串联，并有独立 line-type CSL。谷歌专利

选中块擦除时：

CSL 浮置、WL 接地、well 被升至约 8–26 V、BL 浮置、upper select line 浮置。谷歌专利

但决定性排除点是 lower select line LSL 被 ramped，权利要求甚至明确把“selected block 的 LSL ramping”和“other blocks 的 LSL floating”分开规定。谷歌专利

因此不能用未选块的 floating 去替代选中块条件。它恰好属于你要求重点排除的情形。

另外正文后部有一句容易造成误判的“WL and LSL are floated”，但结合 Fig.5C 的选中块时序以及权利要求12–16，选中擦除块的 LSL 明确是升压的；我没有把该模糊句当作完整命中。谷歌专利

4. US20110194357A1 — CN102148059A 路线，明确不满足“两组全浮置”

公开日 2011-08-11，正好在截止日前。谷歌专利

它明确包含第一、第二 vertical strings，claim 16 说明存储单元沿 substrate 法向堆叠。谷歌专利 但擦除控制恰恰与你要求的条件相反：

第一 ground-select line 浮置；第二 ground-select line 施加 erase-prohibition voltage；第一、第二 WL 接 ground；common source line 接 erase voltage。还可以对第三 GSL 再施加第二 erase-prohibition voltage。谷歌专利

因此这篇应明确标成：

排除：不是两组 SGS 全浮置；CSL 也不是浮置。

这也是为什么它虽然结构上很有价值，却不能和 CN101651144A 的擦除表直接拼成“一篇文献完整公开”。

5. US20100238732A1 — 多组独立 SGD/SGS 很强，但擦除偏置明显不符

公开日 2010-09-23。谷歌专利

这篇在“多组独立选择栅”方面非常有用；但擦除阶段先把 WL、BL、SGD、SGS、SL 初始化到 VSS，然后仅对选中的 SL0 加 erase voltage，其他 SL 保持 ground；随后只把选中的 SGS0 boost 到高电压。谷歌专利

因此：

SGS0不是浮置、其他 SGS 也不是浮置、source line 不是浮置。

它可以补“多组独立 source/drain selection architecture”，但不能补 claim 25 的 floating erase。

检索后的关键判断

目前最有意义的是两条非常清楚、但尚未在一篇临界日前竖直文献中交叉的证据链：

竖直擦除链：
US20090310425A1 已公开 vertical pillar + USL F + LSL F + CSL F + well +Vers + WL 0。谷歌专利

多级选择栅全浮置链：
US20070253253A1 已公开 SGD0 F + SGD1 F + SGS0 F + SGS1 F + source F + well +20V + WL 0。谷歌专利

但前者只有一个全局源端 select layer；后者的两个 SGS 是同串串联而非两个 string groups，更没有“两组独立 SGS 下面的额外共用 source gate”。所以目前仍然没有跨过你指出的那个最关键缺口：

“两个独立 SGS group → 一个额外共同 source gate → common source”，并在同一次竖直擦除中三层源端控制节点全部 floating。

另外，权利要求25对应美国案的优先权日确为 2011-08-15，其美国公开 US20130044549A1 到 2013-02-21 才公开，所以它本身显然不属于本次截止日前文献。谷歌专利

因此，如果本次补检的目的就是找一篇能单篇完整覆盖该 floating erase combination 的文献，我目前的检索结论是：未检出。 如果目的是继续做组合式现有技术分析，则我会优先保留 US20090310425A1 + US20070253253A1 这一对，再以 US20100238732A1 / US20110194357A1 补“两组独立选择栅”的结构事实；但这只是文献要素组合的检索观察，不等同于对新颖性或创造性的法律结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按上一轮相同的严格口径，对公开日在 2011-08-15 之前的日本公开专利进行了补充检索，并重点把“フローティング／浮遊状態”与单纯的 0 V / VSS 区分开，同时排除了仅指存储单元 floating gate 的命中。

检索结论

本轮仍未检出一篇日本公开专利，在同一次擦除操作中完整公开 CN103782344B 权利要求25所要求的组合：

SGD1=Float + SGD2=Float + SGS1=Float + SGS2=Float + 共用Source Gate=Float + Common Source=Float + substrate/well=正擦除电压 + 两组access line≈0 V

尤其没有找到临界日前的 JP 文献同时具有：

两组独立 SGS → 其下再设置一个跨两组共用的 source gate → common source

并且这三层源端节点在同一次擦除中全部浮置。

本轮最重要的日文结果如下。

日本公开 公开日 竖直柱 两组/多个独立SG Source/CS 浮置 SGD/SGS擦除时浮置 Well正压 + WL≈0 额外共用Source Gate 判断
JP2007266143A 2007-10-11 ✓ ✓ ✓ ✗，约15 V ✓ ✗ 最接近结构
JP2007329366A 2007-12-20 ✗ ✗ ✓ ✓ ✓ ✗ 最强全浮置偏置
JP2010225222A 2010-10-07 ✓ ✓ ✗ ✗ 部分 ✗ 选择性擦除，明确排除
JP2011066110A 2011-03-31 ✓ 部分 一端F 仅一侧SG浮置 部分 ✗ 近似但不完整
JP2011138579A 2011-07-14 ✓ — ✗ ✗ — ✗ GIDL方式，明确排除

1. JP2007266143A——本轮最重要的“竖直结构”近似文献

JP2007266143A《不揮発性半導体記憶装置及びその製造方法》，东芝，公开日 2007-10-11。文献明确采用穿过层状电极的柱状半导体形成三维 NAND memory strings。谷歌专利

这篇尤其值得保留，因为它已经出现了多个独立选择栅组。说明书明确写到 SGS1～SGS3 可以分别独立控制，并举出了由 SGS1/SGD1 等选择不同 memory string 的结构。谷歌专利

但是它的擦除条件同时给出了决定性的排除点：

  • P-well：Verase，例如 20 V
  • Source line SL：floating
  • SGS、SGD：电位升高，例如 15 V
  • WL1～WL4：例如 0 V

说明书明确把这些操作写在同一选中块擦除实施例中。谷歌专利

所以它非常接近：

vertical + 多个独立 SGD/SGS + source floating + P-well≈20 V + WL≈0

但不能把 SGS/SGD≈15 V 解释成 floating。文献明确说的是“电位を上昇（例えば15V）させる”，而非浮置。

更重要的是，它在 source side 只有作为 source select transistor gate 的 SGS 层；即使 SGS1～SGS3 可以独立控制，也没有再在这些独立 SGS 与 source 之间公开一个额外的、跨两组共用的 source gate。换句话说，它没有形成权利要求25要求的：

SGS组1 / SGS组2 → common source gate → common source

因此我把 JP2007266143A 列为本轮日本文献中结构上最接近、但操作条件明确不满足的第一优先近似文献。

2. JP2007329366A——日本文献中最干净的“全浮置擦除偏置”证据

JP2007329366A《半導体記憶装置》，东芝，公开日 2007-12-20。谷歌专利

它的擦除段非常值得引用，因为日文原文把所需偏置写得非常明确：

选中块的 SGD、SGS、BL、共通ソース線CELSRC 均设为 フローティング状態；
全部 WL0～WL15 为 0 V；
well terminal CPWELL 施加正的擦除电压 Vera，通常 15～24 V。谷歌专利

所以它明确共同证实了：

SGD=F + SGS=F + common source=F + WL=0 + well=positive Vera

这一点非常强，而且这里的“フローティング状態”是在操作节点意义下明确使用，并非误检为 floating-gate 材料。

但它的结构是形成在部分 SOI 基板上的普通 NAND cell unit，不是目标式 vertical pillar 3D NAND。谷歌专利

同时它没有：

  • 两组独立 SGD；
  • 两组独立 SGS；
  • SGS 下方的额外 common source gate。

因此：

JP2007329366A 是本轮最强的“全浮置擦除偏置”日本证据，但不能补竖直三层源端结构。

它在日本文献中的作用，基本类似上一轮英文检索中 US20070253253A / US20090310425A 的“操作偏置链”作用。

3. JP2010225222A——非常适合用来排除“选择性擦除≈全浮置”的误读

JP2010225222A《不揮発性半導体記憶装置》，东芝，公开日 2010-10-07。谷歌专利

这是竖直柱结构，说明书明确说 memory string 的 columnar semiconductor 垂直于半导体基板，并具有独立的 SGDm、SGSm。谷歌专利

但它恰恰属于你要求重点排除的类型。

擦除时，source-line driver：

  • 只向选中的一根 source line，例如 SL0，施加约 20 V 的 Vera1；
  • 其余 source lines 施加 VSS。谷歌专利

选择栅驱动电路进一步明确产生约 15 V、16 V、18 V 等 erase gate voltages 给 SGS/SGD。谷歌专利

所以它不是：

SL1=F + SL2=F + SGS1=F + SGS2=F

而是典型的：

selected SL = erase voltage / unselected SL = VSS
selected/unselected SG = defined erase bias

因此不能作为权利要求25“两个 group 全部 floating”的证据。

4. JP2011066110A——确有“竖直 + 一侧浮置”，但不能扩大为“全部浮置”

JP2011066110A《不揮発性半導体記憶装置》，东芝，公开日 2011-03-31。文献明确属于 batch-processed 3D stacked structure，具有穿过层叠结构的 semiconductor pillar。谷歌专利

它在 erase operation 中确实大量使用“浮遊状態 FLT”，所以关键词检索很容易把它误认为完整命中。

实际披露却是：

  • 第一 wiring W1 → 施加第一电位 V01
  • 第二 wiring W2 → floating
  • 第一 select gate SG1 → 施加 V05
  • 第二 select gate SG2 → preferably floating

下一阶段也是 W1 被主动施加 V03，而 W2 保持浮置。谷歌专利

所以这里只有：

一侧 wiring + 一侧 select gate 浮置

而另一侧明确受到驱动。

这正好不满足你规定的：

“仅选中一组浮置、另一组施加电压，不算两组全部浮置。”

因此应作为近似但明确排除的文献，而不是完整 floating combination。

5. JP2011138579A——截止日前很晚的一篇竖直文献，但其原理直接相反

JP2011138579A《不揮発性半導体記憶装置》，公开日 2011-07-14，因此确实落在 2011-08-15 之前。谷歌专利

其 NAND cell unit 明确包含：

  • 垂直于 substrate 延伸的第一柱状半导体；
  • drain-side select transistor；
  • source-side select transistor；
  • source line。谷歌专利

但是其权利要求级别的 erase disclosure 明确规定，在选中 block：

给 source line 和 source-side select gate 对应的第三导电层施加规定电位，以产生 GIDL current，使柱状半导体电位上升。谷歌专利

也就是说：

Source ≠ floating
SGS ≠ floating

这与权利要求25所要求的 source-side 全 floating 机制正面冲突。

文献确实也提到“floating”，但那是非选中 block 的第一导电层/WL在第一期间保持 floating；不能把非选中 block 的 floating 状态移植到选中 erase block 的 SGS/source 上。谷歌专利

另一个值得注意的早期偏置证据

日文文献中其实很早就存在“所有选择栅浮置”的 NAND 擦除方式。例如 JP2005268621A 明确记载：

  • 所有 BL floating；
  • 所有 select gate lines SGD、SGS floating；
  • 选中 block 所有 WL = 0 V；
  • NAND cell 所在 p-well = Vpp1≈18 V。谷歌专利

另外 JP2001084800A 也明确公开擦除时所有 BL 和 SGD、SGS floating、well 加正的 erase voltage。谷歌专利

这些文献进一步证明：“选择栅浮置 + well升压”的擦除思想本身在日本申请中并不晚。

真正难找到的不是 floating erase bias，而是把这种 bias 放到：

两组竖直 string + 两个独立SGD + 两个独立SGS + 其下额外共用source gate

这一特定架构里，并且让 source gate 和 common source 也一起 floating。

对这轮日文检索的判断

如果按与你上一轮完全相同的严格标准，我建议将结果分成两条证据链理解：

结构最接近：JP2007266143A

它已经公开：

vertical pillars + 多组独立SGD/SGS + SL floating + P-well≈20V + WL≈0

但明确：

SGD/SGS≈15V ≠ floating

而且：

没有独立SGS×2下方的额外common source gate。谷歌专利

偏置最接近：JP2007329366A

它已经公开：

SGD F + SGS F + common source F + WL 0 + well +Vera

但：

不是竖直柱结构 + 没有两组独立SGD/SGS + 没有common source gate。谷歌专利

因此，截至本轮补检，我没有在 2011-08-15 之前的日本公开专利中找到一篇能够单篇完整补齐“三层源端栅极结构＋两组全浮置”的文献。

其中最值得进一步用于组合式分析或继续追同族/引用链的两篇，我会优先锁定 JP2007266143A + JP2007329366A：前者解决“早期竖直多组选择栅结构”，后者解决“SGD/SGS/共通源线全浮置 + well正压 + WL=0”的明确日文披露；但二者并不能据此自动等同于权利要求25的单篇完整公开，这一点需要严格区分。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按照前两轮相同的严格标准，我补查了 2011-08-15 以前公开的 KR 韩国专利文献，并同时核对韩文原文中的 플로팅(floating)、소거、공통 소스 라인、상/하부 선택 라인 等表述及其英文同族。

结论

截至本轮，仍未检出一篇公开日在 2011-08-15 以前的韩文专利文献，在同一次擦除中完整公开：

SGD1=F + SGD2=F + SGS1=F + SGS2=F + 共用 source gate=F + common source=F + substrate/well=正擦除电压 + 两组 access line≈0

韩国文献中最接近的结果实际上很有价值：

韩国公开 公开日 Vertical 多组独立选择栅 选中擦除中的浮置状态 Well/Substrate +V；WL≈0 独立SGS之下另有共用Source Gate 判断
KR20090128776A 2009-12-16 ✓ 上侧✓；下侧✗ USL、LSL、CSL均F ✓ ✗ 本轮最接近整体组合
KR20110042526A 2011-04-27 ✓ ✗ CSL、BL、USL=F；LSL≈8–25V ✓ ✗ 很接近，但LSL明确非F
KR20070096972A 2007-10-02 ✓ ✓ SL=F；SGD/SGS≈15V ✓ ✗ 结构最接近之一，但SG不F
KR20070042083A 2007-04-20 ✗目标式vertical ✗ SGD、SGS、CSL均F ✓ ✗ 最强纯浮置偏置证据
KR20080052020A 2008-06-11 ✗目标式vertical ✗ SSL、GSL、CSL均F ✓ ✗ 强浮置偏置证据
KR20100050790A 2010-05-14 ✓ 部分 擦除依赖BL/Substrate的Verase、GIDL WL=0 ✗ 排除

1. KR20090128776A——本轮韩国文献中最重要的一篇

KR20090128776A — 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치, 그 제조 방법 및 그 동작 방법

Samsung，公开日 2009-12-16。它正是你作为起点的 CN101651144A 的韩国原始同族。Google Patents 的族数据也显示其 KR 优先权日为 2008-06-11，CN 同族在 2009 年进入中国。谷歌专利

它的擦除段非常强，韩文原文明确规定：

  • selected WL → GND
  • Well → 正的 VERS，约 10–20 V
  • BL → floating
  • upper select lines USL → floating
  • lower select lines LSL → floating
  • common source line CSL → floating

而且这些状态明确属于同一个 erase operation。谷歌专利

这意味着它实际已经公开了：

vertical pillar + drain-side select F + source-side select F + common source F + WL=0 + well≈10–20V

这比普通二维 NAND 的 floating erase 文献明显更接近权利要求25。

但结构缺口仍然很明确。该文献最靠近 substrate 的导电层被用作 LSL 或共同的 lower-select plate LS_PT；最上方是 USL，中间是 WL。也就是说源端只有一个 lower-select 层/平面，而不是：

独立 SGS1
独立 SGS2
↓
另一层跨两组共同的 source gate
↓
common source

文献甚至允许在 LSL 附近增加 dummy lower-select line，但仍没有公开“两组独立 SGS + 其下额外一个共同 source gate”这个关系。谷歌专利

因此我把它定位为：

韩国临界日前最强的“竖直 + floating erase”单篇文献，但仍缺权利要求25的三层源端栅结构。

2. KR20110042526A——3D竖直擦除非常接近，但选中块 LSL 明确被驱动

KR20110042526A — 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법

Hynix，公开日 2011-04-27，对应前一轮检出的 US20110090737A1。谷歌专利

其 3D 结构明确包含：

upper select transistor → vertical memory cells → lower select transistor → CSL

下部选择晶体管 LST 穿过平板状 LSL，CSL 设置在基板上；因此属于真正的三维竖直 string。谷歌专利

选中 block 的擦除操作又明确规定：

  • Well：升至 8–26 V
  • WL：接地
  • CSL：floating
  • BL：floating
  • USL：floating
  • LSL：ramp 到 8–25 V

并明确说擦除过程中 CSL、BL、USL 保持 floating。谷歌专利

这里尤其要防止一个误判：说明书后面出现一句 USL...플로팅시키며, ... WL 및 LSL 또한 플로팅 的概括性文字。谷歌专利 但对选中擦除块，具体 timing 描述已经明确规定 LSL ramp 至约 8–25 V；因此不能拿这句概括性文字覆盖具体选中块的时序条件。谷歌专利

所以严格按照你的标准：

LSL≈8–25 V ≠ floating。

而且这里也只有一个 lower select layer，没有“两组独立 SGS + 共同 source gate”。

3. KR20070096972A——结构侧非常重要：已有多个独立选择栅，但擦除时它们不是浮置

KR20070096972A — 비휘발성 반도체 메모리 장치 및 그의 제조 방법

Toshiba，公开日 2007-10-02。谷歌专利

这篇在结构上很值得保留。它已经公开圆柱/柱状半导体形成的 3D memory strings，而且例如 SGS1～SGS3 可以分别独立控制；正文还直接以连接到 SGS1、SGD1 的 string 举例，并描述 SGD2 等用于区别其他 string。谷歌专利

但选中 block 擦除明确规定：

  • P-well → Verase≈20 V
  • source line SL → floating/open
  • WL1～WL4 → 0 V
  • SGS、SGD → 电位被主动提升，例如约15 V

韩文原文直接写的是 SGS 및 SGD의 전위를 상승시킨다 (예를 들면, 15V로)。谷歌专利

因此不能解释成浮置。

这篇实际上很好地证明了一个事实：

临界日前已经存在 vertical + 多个独立 select-gate groups + SL floating + well positive + WL 0，

但擦除机制通过对 SGS/SGD 主动施压产生/控制 GIDL，而不是让它们全部 floating。

同时，也没有再在这些独立 SGS 下方设置一个额外的 common source gate。

所以这是结构最接近，但偏置明确排除的一篇。

4. KR20070042083A——韩国文献中非常干净的“全浮置擦除偏置”

KR20070042083A — Semiconductor Memory and Manufacturing Method Thereof

公开日 2007-04-20。谷歌专利

它的韩文擦除段几乎可以作为你设定的“floating”判别模板。原文明确：

선택 게이트선(SGD, SGS), 비트선(BL) 및 공통 소스선(CELSRC)을 플로팅 상태

同时：

  • selected block 的 SGD → floating
  • SGS → floating
  • BL → floating
  • common source CELSRC → floating
  • 全部 WL0–WL15 → 0 V
  • well CPWEL → 正 Vera≈15–24 V

全部属于同一个 selected-block erase condition。谷歌专利

说明书还进一步强调，在实际擦除设备中 source line 和 bit line 确实是 floating，其扩散区电位由 well 电压决定，并非“外加20 V后称作浮置”。谷歌专利

所以这篇明确共同证实：

SGD F + SGS F + CSL F + Well +Vera + WL 0

但它没有目标权利要求要求的：

  • 两组 vertical pillars；
  • 两组独立 SGD；
  • 两组独立 SGS；
  • SGS 下方的额外 common source gate。

因此，它是韩国文献中非常强的操作偏置证据，不是完整结构证据。

5. KR20080052020A——另一篇明确把选择线和CSL写成floating的韩国本国申请

KR20080052020A — 메모리 소자 및 그 형성 방법

Samsung，公开日 2008-06-11。谷歌专利

其 erase operation 明确写道：

  • substrate → 约 21 V
  • word lines → 0 V
  • bit lines → 0 V
  • string select line SSL → floating
  • ground select line GSL → floating
  • common source line → floating。谷歌专利

这里尤其符合你要求区分的语义：

word line = 0 V
与
SSL/GSL/CSL = floating

在同一句话中就是分别表述的，因此完全没有把 0 V 混同为 floating 的问题。

但是它仍然只公开普通的单组 SSL/GSL/CSL 关系，没有目标的两组独立选择栅以及额外 common source gate。

6. KR20100050790A——vertical pillar有，但擦除机制又回到了主动施加Verase/GIDL

KR20100050790A，公开日 2010-05-14。谷歌专利

它有真正的 vertical active pillar，且在柱上形成 lower selection gate、多个 control gates 和 upper selection gate；一种实施方式中上、下选择栅之一可以是 plate，另一个可以形成多条 lines。谷歌专利

但是具体 erase disclosure 是：

对 selected bit line BL 和 substrate 施加 Verase，利用 lower-selection-gate 端部产生的 GIDL 将 hole 注入 active pillar；WL=0 完成擦除。谷歌专利

因此它并没有给出所需的：

两个SGD F + 两个SGS F + common source gate F + CSL F

可以作为 3D/GIDL 擦除的排除文献，不是完整命中。

一个日期上尤其需要注意的结果：KR20110092523A

你指定以 CN102148059A 为扩展起点。这里韩国同族的日期很关键。

CN102148059A 的韩国优先申请是 KR1020100011989；其韩国公开文本为：

KR20110092523A

但韩国公开日是 2011-08-18。也就是说，它比你的截止日 2011-08-15 晚3天，所以即使其中国公开 CN102148059A 是 2011-08-10、美国同族 US20110194357A1 是 2011-08-11，KR公开本身不能列入这次“2011-08-15以前公开的韩文文献”集合。 谷歌专利

而且从内容上它也不满足目标：韩文摘要及正文明确是：

第一string的GSL = floating
第二string的GSL = erase-prohibition voltage
WL = ground
CSL = erase voltage

必要时第二 GSL 和第二 string 的 SSL 还进一步施加 erase-prohibition voltage。谷歌专利

所以它同时具有两重排除理由：

日期超限 + 不是两组全浮置。

综合判断

韩国文献目前形成的证据链比日文结果还清楚：

第一条，真正的竖直全浮置擦除链：

KR20090128776A 已经单篇给出：

vertical pillar + USL F + LSL F + CSL F + well 10–20V + WL 0。谷歌专利

它与权利要求25之间最实质的缺口不是 erase bias，而是源端结构：只有一个共同 lower-select layer，没有“两个独立 SGS + 其下再有一个共同 source gate”。

第二条，多组独立选择栅的竖直结构链：

KR20070096972A 已经给出 vertical strings 和 SGS1～SGS3 独立控制，但选中擦除时明确：

SGD/SGS≈15V ≠ floating。谷歌专利

第三条，最干净的传统全浮置偏置链：

KR20070042083A 已经给出：

SGD F + SGS F + CSL F + WL 0 + well +15–24V。谷歌专利

但不是要求的 vertical 双组/三层 source-side gate 架构。

因此，在这轮韩文补充检索中，我仍没有找到一篇 2011-08-15 前公开的 KR 文献，把“两个独立 SGS + 其下额外共同 source gate”的结构与“两个SGD、两个SGS、common source gate、common source在同一次擦除中全部floating”合并公开。

就继续追检价值而言，KR20090128776A 是目前最值得深挖的一篇：它已经把目标擦除偏置几乎全部放进真正的 vertical pillar 架构里，剩余缺口高度集中在“独立SGS×2 + 额外common source gate”这一结构特征。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按照前几轮相同的严格口径，我补查了公开日在 2011-08-15 之前的中国专利公开文本（CN）。本轮仍以“同一次擦除中的完整浮置组合”为最高优先级，并严格区分“浮置”和“0 V/主动施压”。

结论

本轮仍未检出一篇临界日前的中文专利文献，单篇同时公开 CN103782344B 权利要求25要求的全部组合：

SGD1=F + SGD2=F + SGS1=F + SGS2=F + 共用source gate=F + common source=F + substrate/well=正擦除电压 + 两组access lines≈0

但中文文献里出现了三篇非常值得保留的强近似：

文献 公开日 竖直存储串 两组/多个独立SGD、SGS 擦除时SG全浮置 Common Source浮置 Well正压 Access line≈0 额外共用Source Gate
CN101651144A 2010-02-17 ✓ 上侧多组；源侧仅共用LSL ✓ USL/LSL ✓ CSL ✓ ✓ ✗
CN101023492A 2007-08-22 ✗ ✓ SGD0/1、SGS0/1 ✓ 四者同时F 未明确为F ✓ 仅选中WL=0，其他WL=F ✗
CN101055875A 2007-10-17 ✓ ✓，SGS1–SGS3可独立控制 ✗，SGS/SGD≈15V SL=F ✓ ✓ ✗
CN102037557A 2011-04-27 ✓，U形柱 有源/漏选择栅 ✗，均≈15V SL先加压后F — ✓ ✗；BG拓扑不同
CN102148059A 2011-08-10 ✓ ✓，两组 ✗，一组F、另一组禁止电压 一实施例主动加erase voltage — ✓ ✗

1. CN101651144A——目前中文文献中最接近“竖直＋完整浮置擦除偏置”的一篇

CN101651144A《包括竖直立柱的存储器件及制造和操作该存储器件的方法》，Samsung，公开日 2010-02-17。谷歌专利

这篇的重要性很高，因为它明确是在同一次竖直沟道存储器件擦除操作中规定：

  • 所有 selected-block word-line plates：GND
  • 所有 bit lines：F
  • 所有 upper select lines USL：F
  • lower select line LSL：F
  • common source line CSL：F
  • well：正擦除电压 VERS

中文正文直接写明“向下选择线LSL和公共源线CSL施以浮置电压”，并同时向阱施加正擦除电压、向字线施加GND。谷歌专利

所以从擦除偏置看，它已经非常接近：

SGD-side F + SGS-side F + CSL F + WL=0 + Well=+Vers

而且是真正的 vertical pillar，而不是平面 NAND。

但是结构上的决定性缺口仍然存在：它的下方是一个共用的 lower select plate / lower select line，并利用该下选择结构在 substrate 表面形成公共源反转区。也就是说它不是：

SGS1
SGS2
↓
另一层额外 common source gate
↓
common source

而是基本上只有一层共同 source-side select structure。

因此：

CN101651144A 是目前中文临界日前文献中最强的“竖直全浮置擦除”证据，但不具备权利要求25要求的“两组独立SGS＋其下额外共用source gate”。

2. CN101023492A——本轮非常值得新增：四个SGD/SGS明确同时浮置

CN101023492A《带有各自具有浮动栅极和控制栅极的多个MOS晶体管的半导体存储设备》，公开日 2007-08-22。谷歌专利

它的第四实施例是 3Tr-NAND。擦除 Fig.34 时明确记载：

  • 所有 BL：floating；
  • 所有选择栅极线 SGD、SGS：floating；
  • 明确举例 SGD0、SGS0、SGD1、SGS1 全部处于浮动状态；
  • p-well：VPP2≈18 V；
  • selected WL0：0 V。谷歌专利

这是本轮很重要的新补强，因为它不是笼统说“selection gates float”，而是直接列出：

SGD0=F + SGS0=F + SGD1=F + SGS1=F

并且与正 well voltage 属于同一个 erase operation。谷歌专利

但是它有三个明显缺口。

第一，它是传统平面式 3Tr-NAND；截面描述是在 p-well 表面依次形成选择晶体管和存储晶体管，不是权利要求25的竖直柱。谷歌专利

第二，它的 access-line 条件并非“两组全部约0 V”。具体 erase 是 selected WL0=0 V，而未选 WL1–WL3 floating，之后由基板耦合升高。因此不能把它扩大解释成“所有访问线约0”。谷歌专利

第三，虽然结构具有公共 source line SL，文本在这个 Fig.34 擦除步骤里并没有像对 SGD/SGS 那样明确说 SL floating；更没有额外 common source gate。其结构只有正常的 SGS—source line 关系。谷歌专利

所以我会把它定位为：

临界日前中文文献中非常强的“两组SGD/SGS同时全浮置”操作证据，但不是竖直结构，也缺common source gate。

这一篇建议保留，它补到了 CN101651144A 未直接给出的“至少两个SGD + 两个SGS明确同时F”这一点。

3. CN101055875A——结构侧最接近之一，但SGD/SGS明确不是浮置

CN101055875A《非易失性半导体存储装置及其制造方法》，Toshiba，公开日 2007-10-17。谷歌专利

这是很重要的早期 3D/vertical 文献。

它明确采用柱状半导体形成 memory strings，而且 SGS1～SGS3 被设置成可以独立控制；正文还用连接 SGS1、SGD1 的具体 string 举例，并区分 SGD2 等其他 string。谷歌专利

所以结构方面已经具备：

vertical strings + 多个独立 source-side select lines + 多个 drain-side select lines

但 selected-block erase 的偏置明确规定：

  • P-well：Verase≈20 V
  • source line SL：floating
  • SGS、SGD：电位主动提高到约15 V
  • WL1～WL4：0 V。谷歌专利

因此按照你的排除标准：

15 V ≠ floating

无论其多个选择栅结构多接近，都不能算“两组SGD/SGS全浮置”。

更重要的是，它的 source side 是：

存储单元 → SGS → source line

没有在多个独立 SGS 下方再出现一个：

common source gate → common source

所以仍然缺三层源端结构。

4. CN102037557A——专门核查了容易误认为“额外source gate”的背栅BG

CN102037557A《非易失性半导体存储装置及其制造方法》，公开日 2011-04-27。谷歌专利

这篇采用 U 形竖直 semiconductor pillar，并在 U 形底部设有 back gate BG。从纯关键词上，它很容易被认为是“除了SGS之外还有另一个下部gate”，所以值得重点排查。

但是其拓扑不是目标权利要求的 source gate。BG 位于 U 形沟道的底部转弯处，用来连接两根竖直柱，不是：

两个独立 SGS 与共同源极之间的一个共用 source gate。

操作上也明确不满足。擦除时 source line 被处理为浮置后：

  • source-side select gate → 约 15 V
  • drain-side select gate → 约 15 V
  • WL → 约 0 V

并通过 GIDL 给竖直沟道注入空穴。谷歌专利

所以又是一个明确排除：

SGS/SGD 被主动驱动，不能算F；BG也不能等同于claim 25的common source gate。

5. CN102148059A——截止日前5天公开，但正是“两组不同时浮置”的反例

CN102148059A《非易失性存储器件、其操作方法和包括其的存储系统》，公开日 2011-08-10，确实落在截止日之前。谷歌专利

它对本次检索特别重要，因为它有第一串、第二串，而且这些串可以包含沿垂直于衬底方向设置的 memory cells。谷歌专利

但擦除方法明确是：

  • 第一串 GSL → floating
  • 第二串 GSL → erase-inhibit voltage
  • 两组 WL → ground
  • common source line → erase voltage

某些实施例还给第二 GSL、第二 string SSL 继续施加 erase-inhibit voltage。谷歌专利

这正是你要求重点排除的情形：

一组选通线浮置 + 另一组主动加禁止电压 ≠ 两组全部浮置。

即使正文某一阶段允许 CSL 处于 floating 状态，也不能解决第二组选通栅不是 floating 的缺口。因此它不能形成目标组合。

中文文献中目前形成的三条最有价值证据链

本轮中文检索比前几轮进一步把缺口压缩得很明确。

A. “竖直＋几乎完整擦除偏置”

CN101651144A：

vertical + USL F + LSL F + CSL F + WL=0 + well +Vers

但缺：

独立SGS1 + 独立SGS2 + 额外common source gate。谷歌专利

B. “两个SGD＋两个SGS同时明确浮置”

CN101023492A：

SGD0 F + SGD1 F + SGS0 F + SGS1 F + p-well≈18V

但：

平面结构 + 未选WL为F + 未明确SL F + 无common source gate。谷歌专利

C. “竖直＋多个独立选择栅”

CN101055875A：

vertical + SGS1–SGS3 independently controllable + multiple SGD + SL F + well≈20V + WL=0

但：

SGS/SGD≈15V，不是floating + 无额外common source gate。谷歌专利

因此，到目前为止仍然没有在一篇 2011-08-15 以前公开的 CN 文献中跨过最关键的交叉点：

两组竖直string各自具有独立SGD和独立SGS；两组SGS下方再共同经过一个额外source gate；并在同一次擦除中使SGD×2、SGS×2、该common source gate以及common source全部floating，同时substrate为正擦除电压、两组access lines≈0。

如果按“继续深挖价值”排序，我会把 CN101651144A、CN101023492A、CN101055875A 作为下一轮最值得做引用/被引文献反查和同族交叉检索的三个中文节点。它们分别补到了“竖直全浮置偏置”“两组SG全浮置”“竖直多组独立SG”三个不同缺口，但目前尚未在单篇临界日前文献中合一。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按 2011-08-15 之前已经公开（不是仅有更早优先权日）重新核对了 CN103782344B 权利要求25对应英文同族 US8797806B2。先给结论：

目前检到的截止日前英文专利中，没有发现一篇能够直接、无歧义地单独披露权25这一整套组合：
“第一组独立 SGS + 第二组独立 SGS + 一个同时跨两组的共同 source gate，并且擦除时这三个栅全部 floating”。

但已经找到一组相当有价值的早期英文专利，可以把这个特征的结构来源和擦除操作来源拆得很完整。其中最重要的是 US20110194357A1 + US20090310425A1；再用 US20100238732A1 / US20100124116A1 + US20100232235A1 补强。

权25真正需要区分四件事：①两组 strings 分别具有不同的 first/second source select gate；②还有一个另外的 source gate，它同时作用于两组 strings；③擦除时 first SGS、second SGS、该共同 source gate 均浮置；④同时 common source 浮置、substrate 加正擦除电压、access lines 约 0 V。原权利要求的英文文字就是这样组织的。谷歌专利

最值得用于无效检索的英文专利

文献 公开日 对“两组独立 SGS”的贡献 对“共同 source gate”的贡献 对“三栅均浮置”的贡献 我认为的用途
US20110194357A1, Samsung, Nonvolatile memory devices, operating methods thereof and memory systems including the same 2011-08-11 很强：不同行 strings 使用不同 GSL；Fig.14 每行还有两级 GSL 部分：第二级 GSL 仍是按行分开的，并非明确跨两组共用 很强：选中行的 GSL11、GSL21 两个源侧栅同时 floating；另有实施例 CSL floating、substrate=Vers、WL=GND 最接近权25操作逻辑
US20090310425A1, Samsung, Memory devices including vertical pillars… 2009-12-17 弱：源侧 lower select plate 是共用的，不是两个组独立 SGS 很强：lower select plate 跨多个垂直 pillar，共同控制 pillar 到 source/well 的导通，功能、位置最接近权25共同 source gate 很强：lower select line floating；CSL floating；well=Vers；WL=GND 共同 source gate + 浮置擦除的核心文献
US20100238732A1, Toshiba, Non-volatile semiconductor storage device 2010-09-23 很强：不同 memory-cell groups 有独立 SGS，甚至每组具有独立 SGS0…SGS3 不足：没有清楚披露一个另外的、跨两组统一控制的第三 source gate 不足：选中 SGS 在其主要擦除实施例被升压，而不是 floating 两组/多组独立 SGS 的结构证据
US20100124116A1, Toshiba, Non-volatile semiconductor storage device 2010-05-20 很强：多个 source-side SGS lines 在 column direction 上由 independent signals 控制 不足 部分：未选 SGS 可 floating；但选中 SGS 被升压 更早的独立 SGS 证据
US20100232235A1, Micron, Memory Device Having Buried Boosting Plate… 2010-09-16 单 SGS，不解决两组结构 无独立共同 source gate 非常强：擦除表格明确 SGS=Floating、SGD=Floating、Common source=Floating、P-well=Verase 证明“SGS + common source 浮置/阱高压”是既有擦除手段
US20110002178A1, Samsung, Vertical non-volatile memory device… 2011-01-06 部分 结构性补强：明确在 memory cells 与 CSL 间串联一对 ground-select transistors，分别由 GSL1/GSL2 控制 未找到与权25对应的两级均 floating 擦除 证明源端设置两个串联控制栅的已知性

下面是关键证据。

1. US20110194357A1——最关键的“独立源侧栅 + 同时浮置”文献

这篇的公开日是 2011-08-11，只比你的截止日早4天；优先权日为2010-02-09。谷歌专利

它首先公开了按 string row 分开的源侧控制。在普通实施例中，第一行、第二行、第三行 NAND strings 可分别受到不同 GSL 控制；在 Fig.14 的增强结构中，每条 NAND string 的 word lines 与 common source line 之间进一步设置了两个 ground select lines：

  • 第一行 NS11–NS13 → GSL11 + GSL21
  • 第二行 NS21–NS23 → GSL12 + GSL22
  • 第三行 NS31–NS33 → GSL13 + GSL23

而且专利明确说：

During an erase operation … ground select lines GSL11 and GSL21 are floated.

即选中第一组 strings 时，其两个串联源侧选择栅同时浮置。谷歌专利

它的另一实施例进一步明确：

  • selected GSL1 = floating；
  • common source line CSL = floating；
  • substrate 施加 erase voltage Vers；
  • word lines = ground Vss。谷歌专利

而且浮置的 GSL 会受到 channel/common-source 的 capacitive coupling 而升压，这和 CN103782344B 的浮置机理高度一致。谷歌专利

但这里必须留一个缺口：

Fig.14 中 GSL21、GSL22、GSL23 仍然是按行划分的。也就是说，它虽然非常清楚地给出了“每组具有两个源侧栅、选中组的两个栅均浮置”，但还不能直接把其中一级认定为权25那种：

一个 source gate 同时 surrounds 第一 plurality 和第二 plurality。

因此它不是我会表述成“单篇完整预见权25”的文献。

Google Patents：US20110194357A1

2. US20090310425A1——“共同 source-gate 等效结构 + floating erase”最强文献

公开日 2009-12-17，Samsung。谷歌专利

这篇的源侧结构很重要。所有垂直 pillars 穿过一个 lower select plate LS_PT；各 lower select transistor 的 gates 沿这个 plate 相连，形成 lower global select line GLSL。该 plate 环绕 vertical pillars。谷歌专利

更关键的是，它不是简单的一根 common source metal line。说明书明确说 lower select plate：

  • “provide the function of a gate”；
  • 在 well 表面产生 horizontal inversion region；
  • 控制 source region 与 vertical pillars 之间的导通。谷歌专利

所以从功能/空间关系看，它非常适合拿来对应 CN103782344B 的 source gate 350，而不是对应 common source line。

擦除条件更直接：

  • selected block word-line plates → GND
  • bit lines → Floating
  • upper select lines → Floating
  • lower select line LSL → Floating
  • common source line CSL → Floating
  • well → positive VERS。谷歌专利

其权利要求还概括为：

placing the lower select gate and the upper select gate … in a floating state;
applying … positive erase voltage to the semiconductor substrate. 谷歌专利

所以如果把权25的“共同 source gate”理解为一个位于存储串源端、环绕多个 pillar、共同控制 pillar→source/well 导通的额外 gate，这篇是我目前找到的截止日前最强来源之一。

它的缺口恰好与 US20110194357A1 互补：这里的 lower select plate 是共同的，却没有在它上面再设置第一组、第二组各自独立的 source select gate。

Google Patents：US20090310425A1

3. US20100238732A1——非常强的“按组独立 SGS”证据

Toshiba，公开日 2010-09-23。谷歌专利

第二实施例直接把 memory block 分成多个 MCGroup<0>…MCGroup<3>，说明：

  • 每个 memory-cell group 有自己独立的 SGS/SGD；
  • selection-gate lines of one MCGroup are controlled independently from those of other MCGroups；
  • 每组甚至具有 SGS0<i>、SGS1<i>、SGS2<i>、SGS3<i> 等多根独立选择线。谷歌专利

因此，从“第一组 strings 有第一源极选择栅、第二组 strings 有第二源极选择栅，而且可以独立控制”来说，这篇相当干净。

但它的主要擦除方式不是权25的 floating：

  • selected source line SL0 ≈ 20V；
  • selected SGS0 ≈ 15V；
  • 通过 GIDL 给 string body 充电。谷歌专利

所以它适合拿来证明结构拆分/独立控制，不适合单独证明“全部浮置”。

还有一点非常值得记录：目标专利的欧洲同族 EP2745295B1 在背景技术中明确点名 US20100238732A1 和 US20110194357A1，称它们披露了 pillar 上的 charge-storage string、source gate device，以及位于 string 和 source gate device 之间的 source select device。谷歌专利

这说明上述两篇并不是单纯靠关键词人工拼出来的边缘文献，而是目标同族审查过程真正关注过的近邻技术。

Google Patents：US20100238732A1

4. US20100124116A1——更早的“多个 SGS 独立控制”

Toshiba，公开日 2010-05-20。谷歌专利

其3D NAND中：

  • 每一行 source-side selection transistors 共接一个 SGS；
  • 多个 SGS lines 沿另一方向排列；
  • 文本明确写明这些 SGS lines “are controlled by independent signals.” 谷歌专利

擦除过程中，unselected SGS lines 可以 floating，但 selected SGS 被施加电压，因此它不能直接给出权25要求的选中两组 SGS 都 floating。谷歌专利

它的意义主要是把“垂直 NAND 中把源端选择栅按组切开、独立控制”的公开时间进一步推到2010年5月。

Google Patents：US20100124116A1

5. US20100232235A1——“SGS + common source 全浮置”操作证据非常干净

Micron，公开日 2010-09-16。谷歌专利

它虽然不是上述那种3D两组 SGS 结构，但 erase table 非常有用：

节点 Erase
SGS Floating
SGD Floating
Common source Floating
P-well Verase

说明书也用完整句子明确说 source select gate、drain select gate、common source 和 bitline 都 floating。谷歌专利

因此，若要说明权25中的

“source-side select gate 不必固定在0V；在 well/substrate 升到擦除电压时可令 SGS 和 common source 浮置”

在截止日前已经是一种已公开的擦除操作，这篇非常干净。

它的不足是结构上只有普通 source select gate，没有“两个组独立 SGS + 第三个共同 source gate”。

Google Patents：US20100232235A1

6. US20110002178A1——“源端串联两级控制栅”的结构补强

Samsung，公开日 2011-01-06。谷歌专利

它公开 vertical NAND，在 memory cells 与 common source line 之间可以设置 a pair of transistors in series，分别由 GSL1 和 GSL2 控制。谷歌专利

这篇的重要性不是“浮置”，而是说明截止日前在 vertical NAND 源端设置：

memory cells → source-side gate #1 → source-side gate #2 → common source

这种两级源端控制本身已经公开。

Google Patents：US20110002178A1

最值得做成无效对比表的两条证据链

如果你的目标就是权25里这句 “两组独立源极选择栅与共同源极栅均浮置”，我建议技术上优先整理成下面两条，而不要硬说某一篇已经100%完整公开。

第一条：US20110194357A1 + US20090310425A1

US20110194357A1 提供：

不同 string groups/rows 独立的源侧 GSL → 每串可有两级源侧 GSL → 选中组两个 GSL 同时 floating → CSL floating → substrate=Vers → WL=GND。 谷歌专利

US20090310425A1 提供：

跨多个 vertical pillars 的共同 lower source-side gate/plate → 控制 pillar 与 source/well 之间导通 → erase 时该共同 gate floating → CSL floating → well=Vers → WL=GND。 谷歌专利

二者拼起来，基本覆盖了用户所指出的结构逻辑 + 浮置操作逻辑。真正需要论证的剩余点主要是：为什么把 US20090310425 的 common lower select plate 用作 US20110194357 分组 source-select architecture 中的共同下级 source gate。

第二条：US20100238732A1 + US20090310425A1 + US20100232235A1

这条的时间余量更大：

US20100238732A1 → 两组/多组独立 SGS；
US20090310425A1 → 跨 pillars 的共同源侧 gate + 该 gate 浮置；
US20100232235A1 → SGS + common source 浮置，well 加 erase voltage 的成熟操作。谷歌专利

一个必须避免的表述

不要把 “common source line floating” 直接写成 “common source gate floating”。这是两个不同技术特征。

对于权25的“共同源极栅”，目前截止日前最好的对应是 US20090310425A1 的 lower select plate / lower global select gate；而 US20110194357A1、US20100232235A1 中的 CSL floating 主要是操作补强，不能替代这个 gate 本身。

同样，US20110194357A1 Fig.14 的 GSL11/GSL21 都浮置虽然很强，但其第二级 GSL 也是按 row 分割的，所以我不会把它单篇描述成“已经公开一个跨第一、第二组共同的 source gate”。

因此，当前检索结果可以概括为：截止 2011-08-14，权25所需的三个关键思想——“分组独立 SGS”“额外的共同源侧控制 gate”“擦除时源侧 gate/SGS/CSL 浮置并由 substrate/well 提供擦除高压”——均已有明确英文专利公开；但我暂未找到一篇在同一实施例里把这三部分按照 CN103782344B 权25的精确拓扑一次性完整组合起来。

这属于专利文献检索和技术特征比对，不等同于对无效成立与否的法律结论。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

严格按你的条件——实际日文公报公开日早于 2011-08-15，即最晚 2011-08-14——我把重点放在权利要求25的这一完整组合：

两组 NAND strings 分别具有独立的 source select gate（SGS1、SGS2）
＋另有一个跨两组/多个 strings 共用的 source gate
＋擦除时 SGS1、SGS2 和该 common source gate 均 floating。

结论

目前没有找到一篇在 2011-08-15 前公开的日文 JP 公报，在同一实施例中完整、无歧义地公开上述“三栅结构 + 三栅同时浮置”。

但是，截止日前的日文专利已经把其中几个关键模块分别公开得相当清楚。最有价值的是下面这组：

日文公报 公开日 两组独立 SGS 额外共同 source gate 擦除时 floating 对权25的主要贡献
JP2010118580A 2010-05-27 强 × △，仅非选 SGS floating 两组/多组独立 SGS
JP2010225222A 2010-10-07 很强 × ×，选中 SGS 被升压 独立 group + 独立 SGS 的更强结构
JP2010192569A 2010-09-02 △ △～较强的结构桥梁 未见 3D直线串源端具有上下两层 LSGA/LSGB
JP2005216434A 2005-08-11 × ×（只有 CSL） 很强 SGS + common source line 均 floating、WL=0、well=Vera
JP2007329366A 2007-12-20 × ×（只有 CSL） 很强 与上一文献独立重复 floating erase
JP2011066110A 2011-03-31 △ × △ 3D NAND 中选择栅 floating 的擦除机制桥梁

其中我认为最值得用于权25技术特征组合的是：

JP2010118580A / JP2010225222A ＋ JP2010192569A ＋ JP2005216434A。

1. JP2010118580A：截止日前很强的“两组独立源极选择栅”

JP2010118580A，东芝，公开日 2010-05-27。 谷歌专利

它的3D NAND block内，row方向排列的一组 source-side select transistors 共接一条 SGS；而在 column方向设置多条 SGS，并且每条 SGS 由独立信号控制。也就是说，它已经非常清楚地公开：

  • 第一组 strings → 第一 SGS；
  • 第二组 strings → 第二 SGS；
  • 两根 SGS 可以独立控制。谷歌专利

这一点与权25的：

  • first source select gate coupled to a first plurality；
  • second source select gate coupled to a second plurality；

非常接近。

但它的擦除方式不能直接证明权25的“均浮置”。其 erase sequence 中：

  • 非选择 SGS → floating；
  • 选择 SGS → 开始为 Vss，之后升至较高电压。

因此，JP2010118580A适合作为“两组独立 SGS”的结构主文献，不宜作为“选中两组 SGS 均 floating”的操作文献。 谷歌专利

2. JP2010225222A：比 JP2010118580A 更强的“按组独立 SGS”

JP2010225222A，东芝，公开日 2010-10-07。 谷歌专利

这篇对于“两个独立 source select gate”的贡献尤其强。

它把一个 memory-cell block 划成多个：

MCGroup<0>、MCGroup<1>、MCGroup<2>、MCGroup<3>

每个 MCGroup 都分别拥有自己的：

SGS0<i>、SGS1<i>、SGS2<i>、SGS3<i>

并由独立 row decoder 驱动；说明书明确说不同 memory-cell groups 的 SGS/SGD 可以independently controlled。谷歌专利

因此可以非常自然地取：

  • MCGroup<0> → 第一 plurality of strings → 第一 SGS；
  • MCGroup<1> → 第二 plurality of strings → 第二 SGS。

这比仅仅“几根选择线并排”更接近权25要求的两组 strings 分别受不同 source-select gate 控制。

但有一个重要反向点

该文献实际 erase 时：

  • SL0 被加 Vera1；
  • 随后 selected SGS0 升到 Vera2；
  • 它利用 GIDL 给 string body 充电。谷歌专利

所以：

结构非常强，但其操作不能用于证明 selected SGS floating，甚至是相反教导。

因此这篇最适合承担权25组合中的“独立 SGS 结构模块”。

3. JP2010192569A：截止日前最值得关注的“双层源侧栅结构”

JP2010192569A，东芝，公开日 2010-09-02。 谷歌专利

这篇非常重要，因为它已经进入与 CN103782344B 类似的 vertical straight NAND strings + 多级 source-side gate 结构。

第三实施例明确说：

  • SP1、SP2 可以不是 U 形连接，而是各自形成独立直线 NAND string；
  • 在 memory stack 与 substrate 之间设置 lower select gate LSG；
  • LSG 进一步包含上下两层：

而且：

  • 对 SP1/SP2，两层分别形成 LSGT1、LSGT2；
  • 对 SP3/SP4，两层分别形成 LSGT3、LSGT4；
  • 两层具有不同 threshold characteristics，以实现 string/pillar 的选择。谷歌专利

从权25的技术演进角度，这篇很有价值，因为它已经证明：

在垂直 NAND string 的 source 侧，在 memory cells 与 substrate/source 之间设置不止一级、而是串联的两级 gate，是截止日前已有的结构。

但这里要非常谨慎

我不会把 LSGA/LSGB 直接写成：

“第一、第二组各自 SGS + 第三个跨两组共同 source gate”

因为 JP2010192569A 没有像权25那样明确把两个层级定义成：

group-specific SGS + global/common SG

的拓扑。

所以它应定位为：

“共同 source gate 所需的额外源侧串联 gate 的结构桥梁”

而不是“完全披露 common source gate”。

4. JP2005216434A：权25“浮置操作”最干净的日文证据之一

JP2005216434A，东芝，公开日 2005-08-11。 谷歌专利

这篇的擦除条件非常有价值。

它明确公开，在 selected block erase 时：

  • 全 word lines → 0 V
  • SGD → floating
  • SGS → floating
  • all bit lines → floating
  • common source line CELSRC → floating
  • p-type well → Vera ≈ 20 V。谷歌专利

这与 CN103782344B 权25的操作部分高度一致：

source-side gate floating + common source floating + access/word lines ≈ 0 V + substrate/well 加 erase voltage。

而且公开时间早了整整6年。

唯一但非常重要的缺口

JP2005216434A 的 CELSRC 是：

common source line

不是：

common source gate。

所以这篇能够证明：

“在高压 well/substrate erase 中令 SGS 和共源节点 floating”

属于旧有操作技术，

但不能把它写成：

“共同 source gate 已经 floating”。

这是权25检索中最需要避免的概念混淆。

5. JP2007329366A：对 floating erase 的独立重复公开

JP2007329366A，东芝，公开日 2007-12-20。 谷歌专利

它再次明确公开：

  • selected block 的 SGD、SGS → floating；
  • bit lines → floating；
  • common source line CELSRC → floating；
  • selected WL → 0 V；
  • well terminal CPWELL → positive erase voltage Vera。谷歌专利

因此 JP2005216434A 并不是偶然的一篇。

至少在 2005—2007 年的日文 NAND 专利中，

“SGS floating + CSL floating + well高压 + WL=0”

已经有重复、明确的公开。

若要证明权25的 floating 操作本身属于已有技术，我会优先用 JP2005216434A，再用 JP2007329366A 作独立补强。

6. JP2011066110A：3D NAND 擦除操作的辅助桥梁

JP2011066110A，东芝，公开日 2011-03-31。 谷歌专利

这篇的重要性是把“floating selection gate”进一步放进了一括加工型3D NAND环境。

它公开：

  • vertical semiconductor pillars；
  • source-side SGS / drain-side SGD；
  • erase 时可以令一端 wiring 和对应 selection gate 处于 FLT（floating）；
  • 通过电位差进行3D memory erase。谷歌专利

但在其明确的 source/drain 对应关系中，正常 source-side SGS 会施加 erase select voltage，而 floating 的主要是另一端 selection gate。因此：

它不能直接证明“source-side SGS floating”，但可以作为从传统 planar floating erase 过渡到3D NAND选择栅浮置操作的技术桥梁。 谷歌专利

两件“非常接近、但必须排除”的日文公报

这两件反而能很好地说明截止日前 JP 文献的真正缺口在哪里。

JP2011165308A——操作非常接近，但晚了10天

这篇 Samsung 日文公报实际公开日为 2011-08-25，所以严格晚于 2011-08-15，不能纳入本轮日文现有技术。其技术内容却非常值得注意：

  • 第一行 strings 有 GSL11、GSL21 两个 source-side select lines；
  • 第二行有自己的一组 source-side lines；
  • erase 时 selected row 的 GSL11、GSL21 同时 floating；
  • CSL floating；
  • substrate 加 Vers；
  • WL 加 Vss。谷歌专利

也就是说，它几乎直接提供了：

“一组 string 两个源侧 gate 同时 floating”

的操作。

但日文公报日期不合格，不能倒推使用其美国同族的 2011-08-11 公开日作为 JP 公报日期。

JP2012146350A——“共同 source gate”结构极强，但公开于2012年

这是我认为最值得作为后验证文献看的日文专利。

公开日为 2012-08-02，所以也不符合截止日。谷歌专利

但是它正文非常明确地设置：

SGS → global source-side select gate G-SGS → source line SL

并明确指出 G-SGS：

  • 位于 ordinary SGS 与 source line 之间；
  • 沿 row direction 延伸；
  • 由相邻两个 NAND strings 共享。谷歌专利

这与 CN103782344B 权25所谓的：

independent source select gates + an additional/common source gate

在拓扑思想上异常接近。

关键问题只是：它到 2012-08-02 才作为日本公报公开。

对权25这一个特征，我建议的日文证据链

如果仅从技术特征覆盖角度组织，我会优先采用：

第一层——两组独立 SGS：
JP2010118580A 或更强的 JP2010225222A。
前者明确多条 source-side SGS 各自独立控制；后者甚至把多个 MCGroup 的 SGS0～SGS3 分开并由独立 decoder 控制。谷歌专利

第二层——额外源侧 gate 的结构基础：
JP2010192569A。
它把 vertical straight NAND string 的下端做成两层 LSGA/LSGB，证明 source 侧串联设置两个 gate levels 在 2010 年已经公开。谷歌专利

第三层——floating erase 操作：
JP2005216434A，备用 JP2007329366A。
它们都非常清楚地证明 SGS floating、common source line floating、WL=0、well=Vera。谷歌专利

因此，技术拼图可以写成：

两组分别受独立 SGS 控制
→ JP2010118580A / JP2010225222A

＋

source 端存在额外的串联 gate level
→ JP2010192569A

＋

擦除采用 SGS floating + common-source floating + well高压 + WL≈0V
→ JP2005216434A / JP2007329366A。

最关键的剩余缺口

严格说，截止 2011-08-14 的这些日文文献中，我目前仍没有找到文字明确把下面三者放在同一器件拓扑：

SGS-A（第一组独立）
＋ SGS-B（第二组独立）
＋ SG-C（同时跨 A/B 两组的共同 source gate）

并进一步明确：

erase：SGS-A = floating、SGS-B = floating、SG-C = floating。

特别是，common source line 的 floating 不能代替 SG-C 的 floating。

所以，对于这一非常窄的特征，日文检索的状态是：

“独立 SGS”已有强的截止日前 JP 结构公开；“SGS/CSL 浮置擦除”已有非常早且明确的 JP 操作公开；“额外源侧第二级 gate”也已有截止日前3D结构基础。真正仍缺的是：截止日前日文公报中，一篇明确把这个额外 gate 定义为跨两个独立-SGS组共享的 common/global source gate，并明确让它与两组 SGS 一起 floating。

这也解释了为什么 2011-08-25 的 JP2011165308A 和 2012-08-02 的 JP2012146350A 特别值得留在检索记录中：前者几乎补齐“双源侧栅均浮置”，后者几乎补齐“local SGS + global/common source gate”的精确拓扑，但二者的日本公开日均超过截止日。谷歌专利

如果把这批日文文献用于无效材料，我会把 JP2010118580A、JP2010192569A、JP2005216434A 作为第一组核心文件，JP2010225222A、JP2007329366A 作为增强文件；同时在特征对照表中把“common source line”和“common source gate”分别列项，避免发生概念替换。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按 KR 韩文公开公报的实际公开日重新检索，截止口径为 2011-08-15之前，即最晚2011-08-14公开。并且严格把 공통 소스 라인（common source line，CSL） 与权利要求25的 共同 source gate 分开。

先给结论：截至目前，没有找到一篇截止日前的韩文 KR 公报，在同一实施例中无缺口地同时公开“第一组独立SGS + 第二组独立SGS + 跨两组共同source gate，并且擦除时三个gate全部floating”。
但韩国文献的组合证据比日文一组更强，其中 KR20090128776A + KR20100054742A 是最核心的两篇；再用 KR20070070477A、KR20110012806A、KR20110042526A 补强，可以把“完整结构及操作”的各技术模块覆盖得很接近。

KR公报 公开日 两组独立SGS 跨多串共同源侧Gate Gate floating操作 主要贡献
KR20090128776A 2009-12-16 × 很强 很强：LSL + CSL均floating 共同source-side gate + 共同gate浮置的核心文献
KR20100054742A 2010-05-25 很强，明确独立信号 × △，非选SGS浮置；选中SGS升压 “两组独立SGS”的核心结构文献
KR20110012806A 2011-02-09 较强：GSL1/GSL2 △ 未明确 两组GSL + 源端可串联两级选择晶体管
KR20110042526A 2011-04-27 × 很强：同一block多串共享plate LSL △，选中block详细时序中LSL被升压 共同source-side gate结构的独立补强
KR20070070477A 2007-07-04 × ×，只有CSL 很强：SSL + CSL floating 擦除时源选择栅浮置的早期操作证据

下面是逐篇比对。

1. KR20090128776A —— 本轮最关键的“共同 source gate + 该 gate 浮置”

KR20090128776A，Samsung，公开日 2009-12-16，题名为“使用垂直柱作为有源区的三维存储器件、制造方法及操作方法”。公开时间完全满足截止条件。谷歌专利

这篇的重要性在于，它不是仅仅公开一个 common source line。它另外设置了 하부 선택 라인 LSL（lower selection line）。说明书明确说 LSL 是 lower select transistor 的 gate electrode，控制 active pillar / well / source region 之间的电连接，因此是一个真正的栅结构。谷歌专利

更关键的是，多条 LSL：

서로 전기적으로 연결되어 등전위를 갖는 하부 선택 평면(LS_PT)

即相互电连接形成等电位的 lower selection plate LS_PT。这个 plate 同时控制多个 active pillars 与 well/source 之间的连接。它在功能和空间位置上非常接近 CN103782344B 权25中位于 strings 与 common source 之间、跨多个 pillars 的 共同 source gate。谷歌专利

而擦除操作更直接：

  • selected WL → GND；
  • well → positive erase voltage VERS；
  • BL → floating；
  • USL → floating；
  • LSL → floating；
  • CSL → floating。谷歌专利

因此这篇能够同时证明两个非常重要的点：

① 不是 common source line，而是真正的共同源侧 gate/plate；
② 这个共同源侧 gate 在 erase 时可以 floating。

我认为它是目前韩文公报里对权25“共同源极栅均浮置”部分贡献最大的一篇。

它唯一的关键缺口是：该实施例没有在这个共同 LSL/LS_PT 上方再明确设置第一组、第二组各自独立的两个 source select gates。

2. KR20100054742A —— “两组独立源极选择栅”最干净的韩文证据

KR20100054742A，Toshiba 韩国公开文本，公开日 2010-05-25。 谷歌专利

它的3D NAND block 包含多个 memory strings，每条串在 source side 有 SSTr。最关键一句是：

沿 row 方向排列的 source-side select transistors 的控制栅共接一根 SGS；
沿 column 方向排列的多根 SGS “由独立信号控制”。

也就是说，它明确披露：

  • 第一组 strings → 第一 SGS；
  • 第二组 strings → 第二 SGS；
  • SGS1 与 SGS2 是独立控制的。谷歌专利

这比仅仅画出 GSL1/GSL2 更强，因为文献明确使用了“独立的信号”。

所以对权25：

first source select gate coupled to first plurality
second source select gate coupled to second plurality

这篇是非常好的结构来源。

但其 erase 操作不是权25所要求的 selected SGS floating。它明确公开：

  • unselected SGS → floating；
  • selected SGS 起始为 Vss；
  • 随后 selected SGS 被升到约 15 V；
  • source line 被升到约 20 V。谷歌专利

因此这篇应该严格定位为：

“两组/多组独立 SGS 的结构证据”

而不是“三栅均浮置”的操作证据。

3. KR20110012806A —— 把“两组GSL”和“源端两级栅”放进同一3D NAND背景

KR20110012806A，Samsung，公开日 2011-02-09。 谷歌专利

这篇对“结构拼接合理性”特别有用。

第一实施例明确公开在 vertical NAND memory block 中，每个 GST 的 gate 分别接：

  • 第一接地选择线 GSL1，或
  • 第二接地选择线 GSL2，

而 GST 位于 memory cells 与 common source line CSL 之间。谷歌专利

因此它至少直接证明了在截止日前的韩国3D NAND技术中：

同一 memory block 内设置第一、第二不同的 source-side select gate lines

已经是明确结构。

然后它的另一个实施例更重要：一个 vertical memory string 在 memory cells 与 CSL 之间可以串联设置：

GST1 + GST2 两个 ground-select transistors。 谷歌专利

也就是说，在一个3D vertical string 的源端存在：

memory cells → source-side gate level #1 → source-side gate level #2 → CSL

这种两级源侧栅结构已经公开。

它不能单独完成权25，因为这里一对 GST1/GST2 可以共接同一 GSL，并没有明确说其中一级是跨第一、第二组统一共享的 global source gate；也没有找到相应的 erase-floating 操作。

但用于组合论证时它非常有价值：

KR20100054742A 给出“组间独立 SGS”；KR20090128776A 给出“共同 LSL/LS_PT”；KR20110012806A 则证明在 vertical NAND 源端同时放置两个串联 gate levels 本身已经存在。

4. KR20110042526A —— 对“多串共享一个共同 source-side gate”的独立强证据

KR20110042526A，Hynix，公开日 2011-04-27。 谷歌专利

它有一个非常清楚的 plate-shaped lower select line LSL，而且 LSL 与 line-shaped CSL 是两个独立结构。谷歌专利

更重要的是制造部分明确写：

每一个 memory block 形成一个 plate-shaped LSL，
所以属于同一 memory block 的多个 strings 共享同一个 LSL。谷歌专利

因此，如果重点证明权25中的：

source gate surrounds/is coupled commonly to pillars of both first and second pluralities

这篇是很好的结构补强，因为它非常明确地给出：

多个 strings → 一个共同的 plate-shaped source-side gate。

它与 CSL 又明确分离，因此不存在把 CSL 错当 gate 的问题。

不过其 selected-block erase 详细时序中：

  • CSL floating；
  • WL ground；
  • WELL 升到 8–26 V；
  • LSL 也被主动 ramp 到约 8–25 V。谷歌专利

后文虽然又有一句概括性文字说 USL floating、相应 WL/LSL 也 floating，但这与前面明确的 selected-block 时序有张力；为稳妥起见，我不会用它作为“selected common source gate floating”的主证据。谷歌专利

共同 gate floating 应优先使用 KR20090128776A。

5. KR20070070477A —— “source select gate 本身浮置”的早期韩文操作证据

KR20070070477A，Hynix，公开日 2007-07-04。 谷歌专利

它的 erase 方法非常明确。在 selected block：

  • all WL → Vss / ground；
  • drain select line DSL → floating；
  • source select line SSL → floating；
  • common source line CSL → floating；
  • BL → floating；
  • well → erase voltage。谷歌专利

这篇的价值是把权25中“选择栅不主动施压，而是在 substrate/well 高压擦除时保持 floating”这一操作原则推到了 2007年。

当然，它只有普通 SSL + CSL，没有额外的 global/common source gate，所以不能单独对应三栅结构。

我认为最值得使用的韩文技术证据链

针对你指定的窄特征：

“两组独立源极选择栅与共同源极栅均浮置”

技术上可以形成下面这条很清楚的链：

A. 两组独立 SGS
→ KR20100054742A
明确“多根 SGS 由独立信号控制”。谷歌专利

B. 共同 source gate 是真正的栅，不是 common source line
→ KR20090128776A
多个 LSL 电连接成共同 LS_PT，LSL 是 lower select transistor 的 gate electrode，控制多个 pillar 到 source/well 的连接。谷歌专利

C. 共同 source gate 在 erase 时 floating
→ 同一篇 KR20090128776A
LSL floating，同时 CSL floating、WL=GND、well=VERS。谷歌专利

D. 各 source select gate 本身采用 floating erase 是已有操作
→ KR20070070477A
SSL floating + CSL floating + WL=Vss + well=erase voltage。谷歌专利

E. 一个 vertical NAND string 的 source 端可以同时存在两个串联 gate levels
→ KR20110012806A
memory cells 与 CSL 之间可串联 GST1/GST2。谷歌专利

这五点合在一起，截止日之前韩国公开文本已经分别披露：

两组独立 source select gates
＋ 多个 strings 共享的真正 source-side gate
＋ source-side shared gate floating
＋ ordinary source select gate floating
＋ vertical string 源端两个串联 gate levels 共存。

一个非常重要的“晚3天”近失文献：KR20110092523A

这件尤其值得记录，因为它解释了检索为什么会非常接近但不能直接使用。

KR20110092523A，Samsung 的实际韩国公开日是 2011-08-18，晚于截止日仅3天，所以本轮必须排除。 谷歌专利

技术内容却非常强。其 Fig.14 明确写：

  • 第一行 NAND strings 在 WL 与 CSL 之间设置 两个 GSL；
  • 第一行连接 GSL11、GSL21；
  • erase 时 GSL11 和 GSL21 均 floating。谷歌专利

所以它几乎直接验证了：

“同一选中 string group 源端的两个 gate 在 erase 中同时浮置”

这一思路。

但不能因为其美国/中国同族在 2011-08-15 前公开，就把 KR20110092523A 的韩国公开日倒推提前；若限定“韩文公报”，它就是 2011-08-18，不合格。谷歌专利

最终筛选

如果只保留对权25这一特征最有用的 4件截止日前韩文公报，我建议检索记录中重点保留：

KR20090128776A —— 共同 source-side gate/plate + 该 gate floating；
KR20100054742A —— 两组/多组独立 SGS；
KR20110012806A —— GSL1/GSL2 + 源端双级串联 gate；
KR20070070477A —— SSL floating + CSL floating + WL=0 + well高压。

而 KR20110042526A 可作为“同一block的多个 strings 共享一个 plate-shaped LSL”的结构补强。谷歌专利

其中，KR20090128776A 是本轮最值得新增到无效检索表的一篇：它解决了之前英文/日文检索里最容易混淆的核心问题——这里浮置的并不只是 common source line，而是一个确实发挥晶体管 gate 功能、并被多个 pillars 共同使用的 lower selection gate/plate。谷歌专利

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

按与前面英文、日文、韩文检索一致的标准，我这次只计入中文 CN 公报在 2011-08-15 之前已经公开的文献，并严格把“公共源极线 CSL”与权25的“共同 source gate”区分开。

先给检索结论：在本轮检索到的截止日前中文公报中，尚未发现一篇单独、无缺口地同时公开：第一组独立 SGS + 第二组独立 SGS + 一个跨两组共同 source gate，并且擦除时 SGS1、SGS2、共同 source gate 三者同时 floating。 但已经找到两篇核心中文公报——CN102148059A + CN101651144A——分别把这个特征最关键的两半公开得非常接近；再加 CN101106140A、CN101800224A，可以形成比较完整的技术发展链。权25本身要求共同 source gate 跨第一、第二两组 pillars，且 first SGS、second SGS、source gate 均 floating。谷歌专利

中文公报 公开日 两组独立源侧选择栅 跨两组共同 source gate 擦除 floating 对权25的贡献
CN102148059A 2011-08-10 很强 ×，第二级GSL仍按组分开 很强：选中组两级GSL同时浮置 最接近“分组独立 + 双源侧栅 + 双栅浮置”的单篇中文文献 谷歌专利
CN101651144A 2010-02-17 × 很强：全局下选择板 LS_PT 很强：共同LSL本身浮置 “共同 source gate + 共同gate浮置”的核心中文证据 谷歌专利
CN101106140A 2008-01-16 强：GSL0/GSL1分别对应不同串 × 明确 GSL1 浮置 很早的“独立SGS + SGS浮置擦除”证据 谷歌专利
CN101800224A 2010-08-11 △，独立的是上选择栅 强：分开的选择栅可配一个共同下选择栅 未发现三栅浮置 3D NAND 中“分组栅 + 一个共同栅”的拓扑桥梁 谷歌专利

1. CN102148059A——最重要的“分组独立 + 两级源侧栅同时浮置”

CN102148059A，《非易失性存储器件、其操作方法和包括其的存储系统》，公开日 2011-08-10，比 2011-08-15 仅早5天。谷歌专利

这篇对权25非常重要。首先，其3D vertical NAND明确规定：同一行的 NAND strings 共用一根 GSL，不同行连接不同 GSL。也就是说，第一组 strings、第二组 strings 可以分别具有自己的源侧选择线。谷歌专利

更关键的是 图14实施例。每个 NAND string 在字线与 CSL 之间不是一根，而是两根地选择线：

第一行 NS11–NS13 → GSL11 + GSL21；
第二行 NS21–NS23 → GSL12 + GSL22；
第三行 NS31–NS33 → GSL13 + GSL23。

并明确规定，当第一行是 selected erase group 时：

GSL11 = floating；
GSL21 = floating。

与此同时，前述相同 erase condition 是：

WL = Vss；CSL = floating；substrate = Vers。 谷歌专利

所以它已经非常接近权25的：

源端存在两个串联 gate，且擦除时两个 source-side gates 均 floating。

而且是在3D pillar NAND环境中。

但必须指出其精确缺口：第二级 GSL 也按照 row 分开。第一行是 GSL21，第二行是 GSL22，并不存在一根明确的：

一个 source gate 同时跨第一组和第二组 strings。

更重要的是，在第一行被擦除时，第二/第三行的 GSL12/GSL22/GSL13/GSL23 被施加 erase-inhibit voltage，并非也同时 floating。谷歌专利

因此，CN102148059A非常接近，但不能单篇写成“SGS1 + SGS2 + 一个跨两组共同SG三者同时浮置”。

2. CN101651144A——“真正的共同 source gate 本身 floating”最强中文文献

CN101651144A，《包括竖直立柱的存储器件及制造和操作该存储器件的方法》，公开日 2010-02-17。谷歌专利

这一篇解决了 CN102148059A 最关键的缺口。

它的3D NAND具有多个 vertical pillars。立柱底部沿公共源线 CSL 连接，但在 CSL/阱与 memory cells 之间还有另外一个真正的栅结构：

下选择板 LS_PT（lower select plate）
→ 形成下全局选择线 GLSL（lower global select line）。

文献明确说，下选择晶体管的栅极沿 LS_PT 彼此连接；LS_PT 环绕多个 vertical pillars。谷歌专利

而且制造实施例甚至写得更清楚：最低 gate pattern 可以保留下来，使 LS_PT 作为阵列中所有竖直立柱的选择板。谷歌专利

所以这里的 LS_PT 不是 CSL。它是：

多个 strings / pillars 共享的、真正发挥晶体管 gate 功能的全局 source-side gate。

文献自己进一步明确说明：

LS_PT provides the gate function，

并通过它在 substrate/well 与 pillar 下部形成反转层，从而控制 source 与 vertical pillar 的导通。谷歌专利

这与 CN103782344B 权25的 source gate 功能关系非常接近。

更加关键的是擦除：

all WL = GND；
all BL = floating；
USL = floating；
LSL = floating；
CSL = floating；
well = positive erase voltage VERS。 谷歌专利

因此，针对用户指定的窄特征，这篇可以非常干净地承担：

共同 source-side gate 是真正的 gate，而且该共同 gate 在擦除时 floating。

它的缺口正好与 CN102148059A 互补：它只有这一共同 lower select gate，没有在其上方再明确设置“第一组独立 SGS + 第二组独立 SGS”。

3. CN101106140A——2008年已经公开“不同串不同SGS + SGS浮置擦除”

CN101106140A，《包括虚拟字线的非易失性存储器件及相关结构和方法》，公开日 2008-01-16。谷歌专利

这篇虽然是平面 NAND，不是权25的 vertical-pillar 精确结构，但对“两组独立源极选择栅”和“SGS floating”的早期公开很重要。

它明确具有：

第一 memory string → 第一 GSL1；
第二 memory string → 第二 GSL0；

并且相邻 strings 由不同的 GSL0、GSL1 等分开。文献进一步明确把 first string 定义在 first GSL1/SSL1 之间，把 second string 定义在 second GSL0/SSL0 之间。谷歌专利

擦除操作明确规定：

GSL1 = floating；
p-well ≈ 20 V Vers；
WL = 0 V。 谷歌专利

这说明早在2008年的中文公报中，“具有多根不同 source select lines 的 NAND 架构中，擦除时令 source select gate floating，并通过高压 well + 0V wordline 完成擦除”已经明确公开。

但不能过度解释：文献明确描述的是 GSL1 floating，并没有明确说 GSL0 和 GSL1 在一次操作中同时 floating；更没有额外的 common source gate。

4. CN101800224A——“两个分组栅 + 一个共同栅”的3D拓扑桥梁

CN101800224A，《包括垂直NAND沟道的非易失性存储器装置》，公开日 2010-08-11。谷歌专利

它有一个对权25结构组合很有意义的概念：

多个 vertical NAND channels 可以布置在彼此分开的上选择栅线内，而这些分开的选择栅线可以与单一共用的下选择栅线配对。谷歌专利

也就是结构形式上已经出现：

group-select gate A
group-select gate B
↓
single common lower select gate

这和权25：

SGS-A
SGS-B
↓
common source gate

的“分组控制 + 一个共同控制层”的拓扑思想非常接近。

但这篇中独立分开的两个 gate 是upper/drain-side select gates，而共同 gate 是 lower/source-side select gate。因此它不是对权25精确方位关系的直接预见，只适合作为：

“3D NAND中，两个独立选择组共用一个下层global gate”这一结构思想的补强文献。

对权25这一特征，中文文献最强的技术组合

如果只从技术特征覆盖而不是法律结论来整理，我会把 CN102148059A + CN101651144A 放在第一优先级。

CN102148059A 提供：

第一组 strings 有自己的 source-side GSL；第二组 strings 有自己的 source-side GSL；每组甚至具有两级 source-side gates；选中组的两级 source-side gates 同时 floating；CSL floating；substrate = Vers；WL = 0/Vss。谷歌专利

CN101651144A 提供：

多个 vertical pillars 共同穿过/受控于一个 global lower source-side gate LS_PT/LSL；它不是 CSL，而是真正的 transistor gate；并且 erase 时这个共同 gate 本身 floating，同时 CSL floating、WL=GND、well=VERS。谷歌专利

二者的技术关系可以画成：

CN102148059A：

第一组 → GSL11/GSL21 (float)
第二组 → GSL12/GSL22 (独立)

解决“group-specific source select gates + source-side gates floating”。

再由 CN101651144A 补：

第一组 pillars ┐
├→ common LS_PT / LSL (float) → source/well
第二组 pillars ┘

解决“跨两组共同 source-side gate + 共同 gate floating”。

严格的最终判断

截至 2011-08-14 的中文公开中，我认为目前最值得写进 CN103782344B 权25无效检索表的文献顺序是：

  1. CN102148059A，2011-08-10——最接近“分组独立源侧栅 + 两级源侧栅均浮置”的3D文献；
  2. CN101651144A，2010-02-17——最强的“跨多个pillar的真正共同 source-side gate + 该 gate 浮置”文献；
  3. CN101106140A，2008-01-16——很早的“不同串具有不同 GSL + source-select gate floating erase”；
  4. CN101800224A，2010-08-11——“两个独立选择组 + 一个共同下选择gate”的3D结构桥梁。

其中最重要的检索发现是：中文现有技术并不只公开了“CSL浮置”。CN101651144A明确公开了一个真正执行 gate function 的 global lower select plate，并明确令该 gate 在 erase 中 floating。 而 CN102148059A 又在截止日前5天明确公开了每个 selected string group 的两个源侧选择栅同时 floating。两篇的缺口具有明显互补性。谷歌专利

不过，若以“单篇新颖性文献”的严格标准看，我目前仍不会把任何一篇上述中文公报表述成已经单篇完整公开“SGS-A + SGS-B + 跨两组共同 SG，三者在同一擦除操作中全部 floating”；这一点仍是截止日前中文文献中的精确缺口。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按CN103782344B权利要求25的擦除方法核对了六份指定报告中的对比文件。该项权利要求同时要求：两组竖直柱存储串的漏极选择栅浮置、衬底施加正擦除电压、共用源极浮置、跨两组的同一个外侧源极栅极及两组各自的内侧源极选择栅极浮置，并将两组存取线置于约0 V以擦除两组存储单元。下表中的“部分公开”不等于完整公开该特征。

对比专利（出现的报告序号） 对权利要求25有贡献的公开 尚未公开或与权利要求25不同之处
CN101651144A（1、9、11、16） 图1—3公开半导体竖直柱、上选择线、字线板和共源线；图10及表1明确记载擦除时上选择线、下选择线、共源线浮置，衬底阱施加正擦除电压，选中块全部字线接地。这是擦除偏置条件最接近的竖直柱文件。 每串源侧只有一层下选择线；没有同时对应“跨两组的外侧源极栅极＋两组各自的内侧源极选择栅极”的三者结构及浮置步骤。
US20100214839A1（9、11） 表I明确记载擦除时漏侧选择线DSL、源侧两条选择线SSL／SSLTE及共源节点均浮置，选中块字线接地，P阱施加正擦除电压。 公开的是平面NAND串；两条串联源侧选择线不能直接证明权利要求25的竖直柱、各栅部分环绕柱，以及一片外侧栅跨两组而内侧栅分别属于两组的布局。
CN102148059A（1、2、9、10、11、16；英文同族） 图3—9公开竖直串、衬底擦除电压、共源线浮置、选中行的漏侧选择线和源侧选择线浮置、字线接地；图14又公开每串两条串联的源侧选择线，选中行的两条线均浮置。 图14的两条源侧线按行配置，未明确给出一片跨第一、第二组的共用外侧源极栅极。其行选择擦除实施例对未选中行的选择线施加擦除禁止电压，并非两组的漏栅、内侧源栅都浮置且两组都被擦除。不能把不同实施例中的“共源线加擦除电压”写成“共源线浮置”。
US20100195395A1（10、11） 图2、图13—14公开多组竖直串和同串两级源侧选择晶体管；说明书明确记载向存储单元体区施擦除电压、全部字线置0 V，同时擦除多串。 擦除段未明确说衬底本身施正电压，也未给出漏极选择栅、共源线和两级源侧栅全部浮置；两级源侧栅没有构成所要求的跨两组共用外侧栅。
US20100315875A1（9、10、11、16） 相关竖直串及双源侧选择栅实施例；同样记载体区施擦除电压、字线0 V、多个串同时擦除。 对上述节点在擦除时是否浮置未作完整记载；“体区施压”也不能直接替代“衬底施压”。与上一件公开内容接近，不宜当成两个相互独立的完整擦除方案。
US20100207194A1（1、10、11、16） 第三实施例图15明确给出独立直线型竖直柱串，以及源侧上下两层选择栅LSGA／LSGB，是两级源侧实体结构的重要补强。 未给出权利要求25的擦除电压及各节点浮置时序；两层栅也未明确形成“一片跨两组外侧栅＋两组分别设置内侧栅”的连接关系。
CN101800224A（1、2、9、10、11；英文同族） 公开多个竖直NAND沟道、分开的上选择栅与共用的一条下选择栅，可支持跨组共用下栅这一结构思路。 缺少其上方再设置两组各自的内侧源侧栅；未公开权利要求25的浮置与擦除偏置组合。
US20100193861A1（11、16；中文同族） 公开竖直柱、衬底中共源线、串联的GSTa／辅助GSTb；擦除时衬底及竖直结构施正电压、字线接地。 GSTb利用衬底表面横向沟道，不能直接对应“环绕两组柱”的外侧源极栅极；两个晶体管还共用栅控制。未明确记载共源线和各选择栅在擦除时浮置。

报告中还有较弱的结构辅助文件：JP2010034112A（报告10）公开竖直柱及一层下选择栅；US20080253187A1（六份报告均提及）公开平面串的两级源侧选择栅。前者缺第二级源侧栅，后者缺竖直柱和本项擦除时序，均不能单独补齐上表的关键缺口。

现阶段结论：这些文件分别提供了擦除偏置条件、竖直柱结构和两级源侧选择栅的证据；在已核对的单篇公开中，尚未见到权利要求25要求的跨两组共用外侧源极栅、两组各自内侧源极选择栅，以及这些栅与共源极同时浮置并擦除两组的完整组合。因此，现有材料可用于研究创造性组合，但不能仅凭其中任一篇就认定权利要求25的全部特征已被公开。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我按CN103782344B权利要求25的擦除方法核对了六份指定报告中的对比文件。该项权利要求同时要求：两组竖直柱存储串的漏极选择栅浮置、衬底施加正擦除电压、共用源极浮置、跨两组的同一个外侧源极栅极及两组各自的内侧源极选择栅极浮置，并将两组存取线置于约0 V以擦除两组存储单元。下表中的“部分公开”不等于完整公开该特征。

对比专利（出现的报告序号） 对权利要求25有贡献的公开 尚未公开或与权利要求25不同之处
CN101651144A（1、9、11、16） 图1—3公开半导体竖直柱、上选择线、字线板和共源线；图10及表1明确记载擦除时上选择线、下选择线、共源线浮置，衬底阱施加正擦除电压，选中块全部字线接地。这是擦除偏置条件最接近的竖直柱文件。 每串源侧只有一层下选择线；没有同时对应“跨两组的外侧源极栅极＋两组各自的内侧源极选择栅极”的三者结构及浮置步骤。
US20100214839A1（9、11） 表I明确记载擦除时漏侧选择线DSL、源侧两条选择线SSL／SSLTE及共源节点均浮置，选中块字线接地，P阱施加正擦除电压。 公开的是平面NAND串；两条串联源侧选择线不能直接证明权利要求25的竖直柱、各栅部分环绕柱，以及一片外侧栅跨两组而内侧栅分别属于两组的布局。
CN102148059A（1、2、9、10、11、16；英文同族） 图3—9公开竖直串、衬底擦除电压、共源线浮置、选中行的漏侧选择线和源侧选择线浮置、字线接地；图14又公开每串两条串联的源侧选择线，选中行的两条线均浮置。 图14的两条源侧线按行配置，未明确给出一片跨第一、第二组的共用外侧源极栅极。其行选择擦除实施例对未选中行的选择线施加擦除禁止电压，并非两组的漏栅、内侧源栅都浮置且两组都被擦除。不能把不同实施例中的“共源线加擦除电压”写成“共源线浮置”。
US20100195395A1（10、11） 图2、图13—14公开多组竖直串和同串两级源侧选择晶体管；说明书明确记载向存储单元体区施擦除电压、全部字线置0 V，同时擦除多串。 擦除段未明确说衬底本身施正电压，也未给出漏极选择栅、共源线和两级源侧栅全部浮置；两级源侧栅没有构成所要求的跨两组共用外侧栅。
US20100315875A1（9、10、11、16） 相关竖直串及双源侧选择栅实施例；同样记载体区施擦除电压、字线0 V、多个串同时擦除。 对上述节点在擦除时是否浮置未作完整记载；“体区施压”也不能直接替代“衬底施压”。与上一件公开内容接近，不宜当成两个相互独立的完整擦除方案。
US20100207194A1（1、10、11、16） 第三实施例图15明确给出独立直线型竖直柱串，以及源侧上下两层选择栅LSGA／LSGB，是两级源侧实体结构的重要补强。 未给出权利要求25的擦除电压及各节点浮置时序；两层栅也未明确形成“一片跨两组外侧栅＋两组分别设置内侧栅”的连接关系。
CN101800224A（1、2、9、10、11；英文同族） 公开多个竖直NAND沟道、分开的上选择栅与共用的一条下选择栅，可支持跨组共用下栅这一结构思路。 缺少其上方再设置两组各自的内侧源侧栅；未公开权利要求25的浮置与擦除偏置组合。
US20100193861A1（11、16；中文同族） 公开竖直柱、衬底中共源线、串联的GSTa／辅助GSTb；擦除时衬底及竖直结构施正电压、字线接地。 GSTb利用衬底表面横向沟道，不能直接对应“环绕两组柱”的外侧源极栅极；两个晶体管还共用栅控制。未明确记载共源线和各选择栅在擦除时浮置。

报告中还有较弱的结构辅助文件：JP2010034112A（报告10）公开竖直柱及一层下选择栅；US20080253187A1（六份报告均提及）公开平面串的两级源侧选择栅。前者缺第二级源侧栅，后者缺竖直柱和本项擦除时序，均不能单独补齐上表的关键缺口。

现阶段结论：这些文件分别提供了擦除偏置条件、竖直柱结构和两级源侧选择栅的证据；在已核对的单篇公开中，尚未见到权利要求25要求的跨两组共用外侧源极栅、两组各自内侧源极选择栅，以及这些栅与共源极同时浮置并擦除两组的完整组合。因此，现有材料可用于研究创造性组合，但不能仅凭其中任一篇就认定权利要求25的全部特征已被公开。

 


权利要求26

分析

技术特征:
Z 分析 (0)

未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、当前权利要求11无效成功概率

基于目前材料，我会把 CN103782344B 权利要求11最终被宣告无效的总体概率评估为约 78%，较合理的区间是 70%—85%。

这里的前提是：严格以2011年8月14日之前实际公开的文献作为普通现有技术，不以优先权日、申请日或晚公开同族替代公开日。你现有检索任务对此时间边界的限定是正确的。

我会这样拆分：

无效路径 当前概率判断 评价
US20100207194A1 单篇破坏新颖性 55%—65% 已经非常接近完整公开；真正争点主要压缩到D、F“至少部分环绕”及“source gate”功能解释
CN102148059A / US20110194357A1 单篇破坏新颖性 35%—45% 双GSL很明确，但图14的电路结构向实体环绕结构映射不如D3稳
US20100207194A1 + US20090310425A1 创造性 78%—85% 目前最强路线
CN102148059A + US20090310425A1 创造性 70%—80% 第二主力组合
权利要求11总体无效 约78% 已经属于“较高概率”，但还没有达到90%以上的证据状态

为什么目前已经可以达到约78%

最关键的变化是 US20100207194A1 第三实施例。

这件文献的公开日是 2010年8月19日，明确早于临界日；第三实施例明确改为独立的直线型NAND串，并在衬底侧设置源线。(谷歌专利) 文献进一步明确：

  • 下选择栅由 LSGA＋LSGB两层不同选择栅组成；

  • LSGA、LSGB分别对应不同的选择晶体管LSGT1、LSGT2等；

  • 两个选择晶体管甚至具有不同阈值类型；

  • 两层下选择栅位于存储叠层与衬底之间；

  • 文献明确认为设置两层下选择栅能够改善选择性和稳定性。(patents.google.com)

因此，权利要求11最困难的：

电荷存储串 → 源极选择栅 → 源极栅 → 源极

已经不再需要从两篇文献拼出来。

这也是我认为目前成功率已经明显超过普通“有一定希望”状态的根本原因。

另一方面，D3的一般结构明确记载贯通孔穿过选择栅，半导体柱设置在孔内，并在柱与选择栅之间形成栅绝缘膜，这对“至少部分环绕”是很有力的结构证据。(谷歌专利)

而 US20090310425A1 又把这个几何关系直接说透：其明确记载竖直半导体柱在水平方向被下选择板、字线板和上选择线至少部分围绕，并进一步说明这些结构围绕柱壁周界。(谷歌专利)

因此，如果单篇新颖性因为D3没有直接出现“surround”文字受到阻力，创造性路线的证据链已经比较完整。

二、为什么我暂时不会评到90%以上

现在真正需要警惕的已经不是A、C等普通3D NAND特征，而主要是以下三个问题。

1. D3的LSGA、LSGB“环绕柱”尚缺最直接的一锤定音证据

D3明确说第三实施例“其它配置可与前述装置类似”，并明确给出LSGA、LSGB，但当前检到的英文正文并没有直接出现：

LSGA surrounds semiconductor pillar
LSGB surrounds semiconductor pillar

这样的句子。

而你的检索规则正确要求：不能仅因为图中看起来栅极贴着柱，就直接判定“surrounds pillar”，而应由文字、截面、制造过程或空间结构达到直接且无疑义。

因此，新颖性上仍存在实质性解释风险。

2. “source gate”与普通“source select gate”是否完全等同，是专利权人的最佳防守点

目标专利自身并不是简单把两个栅都叫“source select gate”。

它明确区分：

电荷存储装置 → source select device → source gate device → source。

而且说明书明确把源极选择装置122设置在电荷存储装置118与源极栅极140之间，并描述源极栅极自身控制柱/通道与衬底源侧之间的导电。(谷歌专利)

目标专利实体实施例更明确：

  • SGD环绕柱；

  • SGS环绕柱；

  • SGS下面另有source gate 350；

  • source gate 350同样环绕柱；

  • SGS和source gate分别参与控制柱与硅阱之间的导电。(谷歌专利)

因此专利权人很可能主张：

D3的LSGA/LSGB虽然是两个lower selection gates，但并不能当然证明其中一个就是目标权利要求意义上的“source gate”。

我认为这个抗辩最终未必成立，因为权利要求11主要采用的是结构、位置及功能限定，而不是要求器件必须被文献称为“source gate”；但这是目前不能忽视的解释问题。

3. D3＋D2创造性路线很强，但仍需把“为什么结合”写实

D2能够非常明确地补上“surrounding pillar”，但D2自身只有一个主要的lower select gate。

所以不能简单写：

D3缺环绕，D2有环绕，所以显而易见。

更稳的论证应是：

D3已经公开同一竖直柱源侧的两个物理选择栅，只缺其周向结构的文字明确性；D2是同一时期、同一3D vertical NAND技术领域，并明确公开为了形成竖直选择晶体管而使lower select gate至少部分环绕同一类竖直半导体柱。因此，本领域技术人员将D3的两个不同高度的lower selection gates采用该已知周向栅结构，并不改变D3两个晶体管的串联次序和选择功能。

如果把这一步论证做扎实，创造性路线明显比单篇新颖性更稳定。

三、当前真正需要补检的只有四个问题

我不建议下一轮继续大规模寻找：

  • vertical NAND；

  • semiconductor pillar；

  • 普通SSL；

  • 单个GSL；

  • charge trap NAND。

这些已经没有明显边际价值。你的任务书本身也明确要求将最高优先级放在同一vertical pillar上的drain-side gate＋两个不同source-side gates，三者均至少部分环绕pillar。

现在只需要攻克：

第一，D3的LSGA和LSGB究竟能不能由原文、原始附图或制造步骤直接无疑义地证明“至少部分环绕同一柱”。

第二，是否存在D3同族、优先权基础申请、Toshiba相邻专利族，用更明确语言描述这两个lower gates的周向结构。

第三，能否找到一篇2011年8月14日前的文献，直接把“两个lower/source-side gates＋surrounding pillar”写在同一实施例中。

第四，能否找到对“外侧lower gate控制pillar到source conduction”比D3更明确的文件，从而彻底解决source gate功能映射。

只要解决其中第一＋第四项，当前总体成功概率就可能从约78%提高到 85%左右。

如果直接找到截止日前的单篇：

BL → surrounding drain select gate → vertical charge-storage string → surrounding inner source select gate → surrounding outer source gate → source

则我会把权利要求11无效概率提高到 90%以上。

四、建议直接发送给大模型的补充检索指示

下面这一版已经把普通低价值检索方向删除，重点针对当前剩余缺口。

你正在进行CN103782344B权利要求11的专利无效最终补充检索。

本轮不是重新泛泛检索3D NAND，也不要继续堆积“vertical NAND + semiconductor pillar + 一个source select gate”的普通文献。

当前材料已经基本解决：

  1. vertical semiconductor pillar；

  2. charge-storage NAND string；

  3. drain-side select gate；

  4. bit line；

  5. common/source line；

  6. 同一vertical NAND string源侧存在两个不同物理gate/transistor。

本轮只针对目前真正没有完全解决的最窄缺口进行检索。

一、严格时间边界

所有作为主要现有技术使用的文件，其实际公众公开日必须早于2011年8月15日，即最迟2011年8月14日。

申请日、优先权日、PCT日、授权日、会议日期、数据库收录日期均不能代替实际公开日。

2011年8月15日及以后公开的文件不得作为普通现有技术主证据，只能列入“晚公开辅助资料”。

同一专利族不同国家成员不得虚增为多个独立技术来源，但必须分别核实各成员的实际公开日。

二、权利要求11的最终目标结构

必须寻找或者证明以下完整路径：

bit/data line
↓
drain select gate
↓
vertical charge-storage NAND string
↓
inner source select gate
↓
outer source gate
↓
source/common source/source region

其中：

  1. 每一memory string与相应semiconductor pillar相关；

  2. drain select gate至少部分环绕相应pillar；

  3. inner source select gate至少部分环绕相应pillar；

  4. outer source gate至少部分环绕相应pillar；

  5. inner source select gate和outer source gate必须是两个不同的物理gate/transistor；

  6. inner source select gate位于memory cells与outer source gate之间；

  7. outer source gate位于inner source select gate与source之间；

  8. 两个source-side gates均能够控制pillar/channel与source之间的导电。

不得将同一个gate重复映射为两个source-side gates。

三、本轮第一优先级：彻底深挖US20100207194A1

目前最重要的文件是：

US20100207194A1
Toshiba
公开日：2010-08-19

必须重点研究第三实施例和Fig.15，而不是只研究U-shaped NAND实施例。

当前已知第三实施例具有：

  • independent rectilinear NAND strings；

  • semiconductor pillars SP；

  • source line位于semiconductor substrate侧；

  • lower selection gate LSG；

  • LSG包括两个不同物理层：
    LSGA；
    LSGB；

  • LSGA和LSGB分别对应不同selection gate transistors；

  • 两层lower selection gates处于memory stacked body与source/substrate之间；

  • upper side也存在selection gate。

本轮必须逐图、逐段、逐制造步骤回答以下问题：

  1. LSGA是否至少部分环绕SP1/SP2/SP3/SP4？

  2. LSGB是否至少部分环绕SP1/SP2/SP3/SP4？

  3. 是否存在横向截面、平面图、制造步骤或者through-hole结构，能够直接且无疑义证明LSGA和LSGB均位于pillar外围？

  4. 第三实施例所说“other configuration may be similar”是否能够把前述实施例中：
    through hole penetrates selection gate；
    semiconductor pillar positioned inside through hole；
    gate insulating film between pillar and selection gate
    等结构直接适用于LSGA/LSGB？

  5. Fig.15本身能否证明：
    memory cells → LSGA → LSGB → source
    的实体空间次序？

  6. LSGB是否能够被严格对应为权利要求中的source gate？

  7. LSGA是否能够被严格对应为source select gate？

  8. LSGA与LSGB是否分别能够通过其栅压改变pillar/channel的导通状态？

  9. depletion-type lower select transistor是否仍属于“configured to control conduction”，原文是否存在明确的阈值控制、选通、截止或selectivity证据？

  10. 是否存在更明确的同族语言使用：
    surround；
    around；
    circumference；
    peripheral surface；
    enclose；
    encircle；
    wrap；
    through the lower selection gate
    等描述？

必须检查：

  • 美国全文及PDF原始附图；

  • 日本同族JP2010192569A及其原始日文；

  • 韩国同族KR20100094384A及其原始韩文；

  • 优先权基础日本申请；

  • 同一发明人2008—2011年的相邻专利族；

  • continuation/divisional/related applications；

  • backward citations；

  • forward citations中对该结构的描述。

注意：
JP/KR同族如果自身实际公开日晚于截止日，不得把其自身作为普通现有技术，但可以检查其是否只是同一优先权文本的语言版本，并沿其找到截止日前真正公开的技术来源。

四、第二优先级：寻找比US20100207194A1更明确的单篇文件

目标不是普通vertical NAND。

只寻找满足以下至少六项的文件：

A. vertical semiconductor pillar；
B. charge-storage NAND cells；
C. drain/upper select gate；
D. two different source-side/lower select gates；
E. 两个lower gates位于同一pillar不同高度；
F. 两个lower gates均围绕或至少部分围绕pillar；
G. source位于两个lower gates外侧；
H. 两个lower gates分别形成两个可控晶体管。

最高价值文献应直接公开：

bit line
→ drain select gate
→ memory cells
→ first lower/source select gate
→ second lower/source gate
→ source

且三个select/source gates均surround或partially surround同一semiconductor pillar。

一旦找到这种文件，应立即列为S级，不要继续用普通3D NAND结果淹没报告。

五、重点深挖的申请人、发明人及专利链

重点时间：
2007—2011年8月14日。

第一梯队：

Toshiba / Kioxia前身
Samsung Electronics
Micron Technology
Hynix
SanDisk

第二梯队：

Macronix
Spansion
Renesas
Matrix Semiconductor
Intel
Powerchip

对US20100207194A1的全部发明人进行发明人检索，重点寻找他们在2008—2011年围绕以下主题申请的相邻专利族：

  • rectilinear NAND string；

  • lower selection gate；

  • plural lower selection gates；

  • two-layer lower selection gate；

  • double lower selection gate；

  • selection gate transistor；

  • vertical pillar；

  • through-hole selection gate。

六、必须特别复查的截止日前文件

除当前三件核心文件外，至少逐件检查：

US20100207194A1
US20110194357A1 / CN102148059A
US20090310425A1 / CN101651144A
JP2010118580A
US20060261404A1
US20090180324A1
US20090230454A1
US20100044776A1
US20100059811A1
US20100224928A1
US20100244119A1

并沿上述文件：

  • backward citations；

  • same assignee；

  • same inventor；

  • related applications；

  • priority applications；

  • similar documents

继续追踪。

不要仅看标题和摘要，必须进入说明书及附图。

七、英文重点检索式

优先搜索：

"rectilinear NAND string" "lower selection gate"

"rectilinear NAND" "two lower selection gates"

"semiconductor pillar" "lower upper-layer selection gate"

"semiconductor pillar" "lower lower-layer selection gate"

"vertical NAND" "two lower selection gates"

"vertical NAND" "two ground select gates"

"vertical NAND" "plural ground select transistors"

"semiconductor pillar" "first ground select gate" "second ground select gate"

"vertical channel" "first source select gate" "second source select gate"

"vertical NAND" "double ground select"

"vertical NAND" "dual ground select"

"vertical NAND" "additional lower select gate"

"vertical NAND" "dummy lower select gate"

"semiconductor pillar" "selection gate" surround

"semiconductor pillar" "lower select gate" surround

"source select gate" "surrounding semiconductor pillar"

"ground select gate" "surrounding pillar"

"lower selection gate" circumference pillar

"selection gate" "through hole" semiconductor pillar

同时将surround替换为：

surrounding
surrounded by
around
encircle
enclose
wrap
periphery
peripheral surface
circumference
side surface
annular
cylindrical
coaxial
gate-all-around

八、日文重点检索

重点词：

半導体ピラー
柱状半導体
縦型NAND
直線状NANDストリング
選択ゲート
下部選択ゲート
第1下部選択ゲート
第2下部選択ゲート
複数の下部選択ゲート
接地選択ゲート
第1接地選択ゲート
第2接地選択ゲート
ソース側選択ゲート
ダミー選択ゲート
追加選択ゲート
半導体柱を囲む
半導体ピラーを囲む
周囲を囲む
外周
側面を囲む
貫通孔
選択ゲートを貫通

重点组合：

「半導体ピラー」＋「第1下部選択ゲート」＋「第2下部選択ゲート」

「縦型NAND」＋「複数の下部選択ゲート」

「柱状半導体」＋「接地選択ゲート」＋「囲む」

「直線状NANDストリング」＋「下部選択ゲート」

九、韩文重点检索

重点词：

반도체 필러
기둥형 반도체
수직 NAND
직선형 NAND 스트링
하부 선택 게이트
제1 하부 선택 게이트
제2 하부 선택 게이트
복수의 하부 선택 게이트
접지 선택 게이트
소스 선택 게이트
추가 선택 게이트
더미 선택 게이트
필러를 둘러싸는
반도체 필러를 둘러싸는
외주
측면을 둘러싸는
관통홀

重点组合：

"반도체 필러" "제1 하부 선택 게이트" "제2 하부 선택 게이트"

"수직 NAND" "복수의 하부 선택 게이트"

"반도체 필러" "접지 선택 게이트" "둘러싸"

十、证据评价标准

每件候选文献必须逐项判断A-G。

只能使用：

✅＝正文、权利要求、明确附图或制造结构直接且无疑义公开；

△＝高度可能，但存在实施例拼接、附图解释、功能推断或结构继承问题；

❌＝没有公开。

严禁为了提高命中率把△改成✅。

特别禁止：

  1. 同一个source-side gate同时对应source gate和source select gate；

  2. 将普通单GSL文献称为“双源侧栅”；

  3. 将两个不同材料层自动认定为两个不同晶体管；

  4. 将一个transistor的两个channel/inversion regions认定为两个gate；

  5. 仅因附图看起来位于pillar两侧就认定“surround”；

  6. 将晚于2011-08-14公开的文件作为主要现有技术；

  7. 将同族文件重复计算为多个独立文献；

  8. 因名称不同而排除结构、位置及功能实际相同的gate。

十一、输出结果

首先回答一句：

“是否找到2011年8月14日前单篇直接且无疑义公开权利要求11全部A-G的文件：是/否。”

随后列出最高价值5—10件文献：

| 文献 | 实际公开日 | A | B | C | D | E | F | G | 等级 | 真正缺口 |

其中优先展示S级、A+级。

然后单独给出：

  1. US20100207194A1第三实施例的最终A-G比对；

  2. 对LSGA环绕pillar的最强证据；

  3. 对LSGB环绕pillar的最强证据；

  4. LSGA与LSGB分别控制pillar-source conduction的最强证据；

  5. 是否能够将LSGA对应source select gate、LSGB对应source gate；

  6. 最大的反方解释；

  7. 单篇新颖性成功概率。

再给出：

最佳创造性组合1：
US20100207194A1 + 最明确的surrounding-pillar文件。

最佳创造性组合2：
CN102148059A/US20110194357A1 + 最明确的surrounding-pillar文件。

每个组合必须写清：

  • 区别特征究竟是什么；

  • 第二文件解决的技术问题；

  • 为什么本领域技术人员有动机采用；

  • 组合后是否保持原设备功能；

  • 是否存在结构不兼容；

  • 最大抗辩点；

  • 无效成功概率。

十二、停止条件

不要无限扩展普通3D NAND文献。

本轮检索只有两个有价值的停止结果：

第一种：
找到截止日前单篇直接公开：

drain surrounding gate
+
two distinct source-side surrounding gates
+
vertical charge-storage pillar
+
source

则立即报告。

第二种：
经过Toshiba、Samsung、Micron、Hynix等2007—2011专利族、发明人链和引用链反复检索后，仍然没有更强文件，则明确指出：

“现有技术的最窄剩余缺口究竟是LSGA/LSGB的环绕几何、source gate功能，还是二者兼有。”

不要再以大量“vertical NAND + one source selector”文献代替对上述最窄缺口的解决。

这轮补检最值得投入算力的不是扩宽，而是把US20100207194A1的第三实施例“做穿”。如果能够在其日文优先权文本、同发明人相邻族或原始图15/制造过程里找到LSGA、LSGB均包围柱的直接证据，单篇新颖性路线会发生质变；若再找到外层LSGB直接控制柱—源导电的明确表述，权利要求11的整体无效概率可进入约 85%—90% 区间。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：当前可按约45%—60%评估，工作估值约55%，主要依靠创造性攻击

在不假定目标专利优先权失效、仅使用目前已经找到的文献，并以现有授权权利要求16的完整技术方案为对象的前提下，我对其被宣告无效的主观风险评估为45%—60%，工作估值约55%。

这意味着：已经具备实质性的无效论证基础，值得继续推进；但尚不适合对客户表述为“成功概率很高”，更不足以支持80%—90%的判断。

这个百分比不是从同类案件统计样本计算得出的客观频率，而是根据当前证据的覆盖程度、关键解释争议和组合论证难度给出的工作判断。评估也不包含尚未审阅的完整审查档案、既往无效决定及专利权人可能提出的进一步限缩方案。

本轮继续采用附件设定的时间边界：主要现有技术实际公开日不晚于2011年8月14日，不以申请日、优先权日代替公开日。

1. 不同无效路径的判断

路径 当前评价 主要原因
单篇文献否定新颖性 偏弱，约10%—20% 尚未形成同一技术方案完整公开N—R的证据链，尤其是O3与N中“块”的对应仍有缺口。
US20110002178A1＋US20100014350A1，否定创造性 当前优先论证路径 前者提供垂直阵列和具体共源导电连接，后者提供明确的块间源接触位置；关键在于位置安排的组合启示及结构兼容性。
CN102148059A＋US20110002178A1＋US20100014350A1 有价值的备选路径，但不因多一篇而当然更强 可加强双源端器件及其控制关系，但仍然需要解决同一阵列结构中的组合问题。
仅CN102148059A＋US20110002178A1 目前不宜作为已补齐全部缺口的主张 对N、P、Q、R及共源连接都有贡献，但两篇相加并未自动证明O3。

上述文献分工可由D1的块层级及双源端结构、D2的源区连接、D3的块间接触记载分别支持；表中的强弱和概率是据此作出的本案判断，不是文献本身给出的结论。(谷歌专利)

这些路径高度相关，不能将各自的概率相加。

二、为什么目前是中等把握，而不是高把握

（一）积极因素：已经不只是“普通垂直NAND＋两个源端晶体管”

目前证据确实取得了实质进展。

D1：CN102148059A／US20110194357A1
美国公开文本[0064]明确讨论多个存储块及每块多个NAND串；[0107]及图14则给出同一串源端的两个选择器件。因此，附件原来列出的“多个块、每块多个串”不应继续占据大量检索资源，Q、R也已有较稳定的备选基础。(专利图像)

D2：US20110002178A1
其价值在于并非只出现“CSL”名称：[0046]—[0049]将导电线180、衬底中的杂质区150／155及共源连接联系起来；[0039]还明确提出源端采用一对串联晶体管的可选方案。这使得权16的区别特征可以较集中地落到阵列层级和接触位置，而不是重新构建整个源端结构。(专利图像)

D3：US20100014350A1
其权利要求4和[0123]明确记载第二、第三NAND块之间的源接触。它不是仅仅公开“串之间”或“阵列中有源线”，对O3具有针对性贡献。(谷歌专利)

因此，我不会把当前情况评为“只有20%左右、基本没有希望”。现有材料已足以构建一条有实质内容的创造性攻击路线。

（二）决定性短板：尚未证明“同一阵列中的这些块，与这个共源接触之间的关系”

当前最关键的缺口不是有没有导电部件，而是这个导电部件为什么位于N所指存储块的群组之间。

D2中，块层级、垂直串、源接触均能找到，但目前的图文对应仍不能直接排除一种解释：导电线180可能位于一个存储块内部的串结构之间，而非所主张的块群之间。图2D本身并未标出与图1的存储块13对应的边界。(专利图像)

这对不同无效理由有不同影响：

对新颖性而言，影响很大。 不能把“文献某处有多个块”与“另处有串间接触”简单拼起来，就认定该文献已经公开块间接触。需要证明这些内容属于同一已经公开的技术方案。最高人民法院也明确指出，判断重点是不同部分的内容是否存在归属于同一技术方案的直接、毫无疑义的逻辑关系，而非是否出现在同一篇文件中。(最高人民法院知识产权法庭)

对创造性而言，并非致命，但需要进一步论证。 D3的块间位置可以作为补强；问题转化为：为什么本领域技术人员会将这种位置安排用于D2的垂直共源结构，以及采用后是否仍保持原有源区连接和块选择关系。

（三）组合论证仍需回答“为什么会这样做”，而不只是“可以这样做”

以D2＋D3为例，目前最容易遭到的反驳是：

D2提供垂直阵列结构，D3提供平面NAND的接触布局；请求人只是从两篇文件分别抽取需要的特征，并未证明本领域技术人员会得到所主张的整体方案。

这一反驳是否成立，取决于具体证据，而不是“两篇文献都属于NAND”这一概括。

需要补强的内容是：源接触布置在块边界的技术原因、这种原因是否适用于D2、迁移时需要改变哪些结构，以及是否存在不兼容之处。创造性判断不仅要比较特征数量，还要考虑技术问题、技术效果及现有技术之间的联系；重新确定的技术问题也不能直接包含区别特征的指引。(国家知识产权局)

因此，“大多数特征已经找到”不等于“无效成功概率已经达到80%”。剩下的一个位置关系，可能恰恰决定组合是否成立。

三、对上一轮结论需要作的三项校正

这些校正既防止过度乐观，也避免人为把检索门槛抬得过高。

1. “块群之间”需要解释，但不能直接附加“每组至少两个块”等条件

授权权利要求16使用的是“导电部件，其耦合到所述衬底在多个所述块的群组之间”。说明书图2、图3及对应文字则具体描述了部件224与块210、212等的关系。不能未经解释，就要求文献必须原样出现“block group”，或认定相邻块之间的源接触一定不够。(谷歌专利)

更适当的做法是分别论证：

  • “群组”在本专利中对应什么阵列组织；

  • 相邻块之间的接触是否落入这一表述；

  • 位置限定针对导电部件本身，还是其与衬底的耦合位置。

同样，不能为了满足权利要求，任意把文献中的串划成若干“块”。

2. 不应将权利要求19的“壁形状”当作权利要求16的必需条件

“从衬底突出的壁形状”明确出现在从属权利要求19中，而非权利要求16。因而，补检不能只找完整贯穿堆叠的导电墙；能够满足权16位置、连接及偏置功能的接触线、接触插塞等，也应保留。

这会扩大有效候选范围，但不意味着任何源线都满足O。

3. D3不必独立公开全部O；D2的可选双晶体管方案也不能仅因“可选”而被排除

在D2＋D3的创造性组合中，D3的主要任务可以仅是提供位置安排及采用这种安排的启示。D2已经提供的衬底连接和共源功能，不要求D3重复证明一遍。真正需要检查的是二者结合后的整体结构，而非要求每篇辅助文件独立覆盖全部O。(专利图像)

另一方面，D2[0039]明确记载的源端双晶体管方案具有证据价值，不能因为附图只画了一只就直接否定；但必须说明该可选方案与所采用的垂直沟道和共源接触实施方式之间的关系。“可选方案”不等于“未公开”，也不等于可以任意跨实施例拼接。(专利图像)

四、什么补强最可能使评估明显上调

最值得寻找的，不是更多双源端晶体管文件，而是一篇截止日前的垂直阵列文献，在同一方案中把以下关系说明清楚：

多个存储块，每块多个垂直串
＋块间或块群间的可识别导电接触
＋该接触与衬底源区的连接
＋向这些串的共源端传递源电位。

这是对附件核心检索目标的进一步收敛。

如果找到这样的文献，即使它只有一个源端选择晶体管，也可能更适合成为最接近现有技术，再用D1等补充双源端结构。不要因为没有同时命中Q、R就将其排除。

从本案的工作判断看，若上述证据得到补齐，且双源端结构的结合不存在明显冲突，才有理由将整体评估提高到大约70%—85%。这只是条件成立后的情景评估，并不是对下一轮一定能找到文献的预测。

反之，如果下一轮仍只是增加普通垂直NAND或双GST文献，而没有改善O3和组合启示，当前概率不应明显上调。

五、可直接发给大模型的补充检索指示

以下指令保留附件的N—R拆分，但将检索重点更新为：先核验D2的块边界，再找垂直阵列中的完整O，最后补强组合启示；不再重复大规模检索已经较充分的N和Q／R。

CN103782344B权利要求16：块间共源接触及组合启示定向补充检索

一、任务与时间边界

你正在开展CN103782344B权利要求16的专利无效补充检索。

本轮不是泛泛寻找“垂直NAND已经存在”或“源端有两个选择晶体管”，而是补齐以下关键证据：

位于多个存储块的群组之间、与衬底耦合并用于偏置存储串共用源极的导电部件，以及该结构与垂直存储串、源端选择器件之间的完整关系。

拟作为主要现有技术使用的技术内容，必须在2011年8月15日之前实际公开，即最迟2011年8月14日。

不得以优先权日、申请日、PCT申请日、文件创建日期或当前下载日期代替公众可获得日期。同族文件必须分别核验公开时间和所引用技术内容。晚公开文件仅可用于追踪早期文献，不得直接加入本轮创造性组合。不得预设目标专利优先权失效。

本轮允许使用专利、论文、学位论文、技术手册和可证明公开时间的会议资料，但应分别说明公开日期证据。

二、目标权利要求：严格保留N—R

**N：**多个块，每一块包括多个串，每一串包括与从衬底延伸的一相应柱相关联的多个电荷存储装置，所述柱包括半导体材料。

**O：**导电部件，其耦合到所述衬底，在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极。

**P：**所述柱中的相应一者包含漏极选择装置，其与所述相应柱相关联且耦合于所述相应电荷存储装置串与数据线之间。

**Q：**源极选择装置，其与所述相应柱相关联且耦合到所述相应串。

**R：**源极栅极装置，其与所述相应柱相关联且耦合于所述源极选择装置与所述共用源极之间，其中所述源极选择装置及所述源极栅极装置经配置以实质上控制所述柱与所述共用源极之间的导电。

先核对授权原文。上述拆分不替代权利要求解释。

三、先解释范围，避免错误增加检索条件

结合授权权利要求16、从属权利要求17—22、说明书及图2、图3，回答：

“块”和“群组”分别表示什么？“在多个所述块的群组之间”限定的是导电部件的位置，还是其与衬底的耦合位置？相邻块之间的源接触在何种解释下能够满足该限定？

不得未经论证加入以下条件：每组必须至少两个块、必须具有“block group”原文名称、必须是独立擦除块、导电部件必须为壁形、必须贯穿全部堆叠层、柱必须为实心且全部由半导体构成、两个源端器件必须采用不同控制电压。

也不得反向放宽：不能把同一块内的任意两组串直接改称两个块，不能把任何CSL或源区都判为完整公开O。

分别给出较宽与较窄、但均有文本依据的解释，并说明它们如何影响D2、D3的比对。

四、已有文献：作为核验起点，不作为无需验证的结论

沿用以下编号：

D1：CN102148059A／US20110194357A1。
优先核查美国公开文本[0064]、[0107]—[0109]及图14，确认块—串层级、双源端器件位置及与垂直结构的关联。不要再次大规模寻找相同内容。美国段落号不得直接当作中文同族段落号。

D2：US20110002178A1。
本轮优先深挖对象。重点检查[0034]—[0052]、图1、图2A—2D及相关制造步骤。核对存储块13、串单元11、沟道130、绝缘柱140、导电线180、源区150／155及开口123之间的关系。

D3：US20100014350A1。
重点检查权利要求4、[0123]—[0124]及图11、图12，核实块间源接触位置、源线共享、布局原因，以及这些教导用于D2是否存在障碍。不能把该文献的平面结构直接称为垂直结构。

本轮暂定状态：N、P、Q／R已有较强候选；O3及组合启示尚未完成证据闭合。所有状态均允许在原文核验后上调或下调。

五、第一任务：判断D2能否在内部完成O3的证明

先完成D2的定向核验，再展开外部检索。

必须回答：

  1. 图1中的块13具体包括哪些串？与图2A—2D剖面的对应依据是什么？

  2. 导电线180两侧的串属于同一块还是不同块？原文是否给出判断依据？

  3. 开口123究竟是块间分隔结构、块内串间结构，还是存在多种可能？

  4. 共用或分离字线、选择线、源线及操作单元的关系，能否帮助确定块边界？不得把某一关系未经解释就作为唯一判据。

  5. [0039]的双源端晶体管可选方案能否适用于所采用的沟道和共源接触实施方式？

  6. 沟道130及其相关柱状结构如何满足“柱包括半导体材料”？不得将绝缘柱140单独说成半导体柱。

必须检查一个反向解释：

是否存在一种同样符合D2图文的结构，其中导电线180仅位于同一块内部？

如这一解释无法排除，不得将O3标为“必然隐含公开”。但也不得仅因没有出现“between blocks”字样就直接否定，应审查结构是否能够直接、毫无疑义地确定。

输出D2的“已确认事实—解释步骤—仍有歧义”对应表。

六、第二任务：优先寻找垂直阵列中的完整O，而非要求单篇必须命中全部N—R

优先寻找截止日前、同一实施方案中同时公开以下关系的文献：

多个块／每块多个垂直串—块间源接触—衬底源区连接—共源电位传递。

将O拆成：

  • **O1：**可识别的导电部件或接触结构；

  • **O2：**其与衬底或衬底中的共源区域耦合；

  • **O3：**其位置或耦合位置与N中的块／块群之间具有明确对应；

  • **O4：**其能够向相关存储串的共用源极施加或传递电位。

不得只凭“CSL”名称判定四项均满足。对于偏置功能，可以使用明确文字，也可以使用必然的电连接及工作关系，但须说明推导依据，不能把“可能连接”写成“必然具备”。

优先级为：

同篇N＋完整O ＞ 同篇完整O且适用于垂直阵列 ＞ 具体、可迁移的块间源接触教导 ＞ 普通源线或双GST背景。

即使新文献只有一个源端选择器件，只要N＋O很强，也必须列为高价值候选，评估以其为最接近现有技术、再结合D1补充Q／R的路线。

七、第三任务：专门检索组合启示和结构兼容性

针对D2＋D3，以及可能找到的新组合，寻找截止日前证据说明：

为什么将源接触设置在块边界？这种安排解决什么具体问题？是否涉及共源连接电阻、接触布线、块间空间利用、隔离或源电位分配？哪些理由能够用于所选垂直阵列？

上述技术效果只是检索方向，未经文献支持不得写成事实。

必须区分两个问题：

技术上能否组合；现有技术是否提供了进行该组合的理由。

对每条组合说明需要保留、替换、移动或增加哪些结构，以及是否改变沟道路径、源区连接、字线组织和块选择关系。出现技术冲突时应如实列出。

不得将实际技术问题直接写成“如何把源接触设置在块群之间”，也不得仅以“都是NAND”“都是同一申请人”“属于常规设计”代替技术启示。

辅助文献不必独立公开全部O，但其贡献与主文献既有结构之间必须形成可实施、非事后拼接的技术方案。

八、检索方法与语言

围绕D1、D2、D3进行引用文献、被引用文献、同族、同发明人及同申请人扩展。晚公开近似文献只用于倒查更早来源。

四语检索至少包括下列方向，并使用同义词扩展，不局限于精确短语：

英文：
“vertical NAND” “source contact” “memory blocks”
“common source contact” “between blocks”
“semiconductor pillar” “block boundary” source
“source line” “block separation” substrate
“conductive member” “groups of blocks”
“source contact” “shared source” “vertical memory”

中文：
垂直NAND 存储块之间 源极接触
块间 共源接触 衬底
存储块分隔 导电部件 共用源极
源极接触线 块边界 半导体柱

日文：
メモリブロック間 ソースコンタクト
縦型NAND 共通ソース線 ブロック
ブロック境界 ソース領域 導電部材

韩文：
메모리 블록 사이 소스 콘택트
수직 낸드 공통 소스 영역
블록 경계 도전 부재 소스 라인

根据实际访问能力覆盖Google Patents、Espacenet、WIPO、USPTO、J-PlatPat、KIPRIS及中国专利检索入口。区分独立检索、同族核验和访问失败，不得把搜索引擎结果等同于完成官方数据库检索。

九、判断与输出要求

每篇重点文件均应给出：

公开号／文献名、实际公开日期及证据、具体公开版本、段落或页码、附图及标号、短原文与准确译文、N—R对应关系、尚存缺口、可访问链接。

逐项使用以下分类，不能混用：

直接明确公开；必然隐含公开；可用于创造性组合；尚未证实。

同族不得重复计算为独立技术来源。跨实施例使用内容时，必须说明共同适用依据。附图可以辅助证明结构，但不得补画原文不存在的接触、边界或连接线。

最终报告按以下结构提交：

第一部分：新增结论。
明确指出相较已有材料，究竟新增了哪一项证据；没有新增实质证据时直接说明。

第二部分：D2内部核验结果。
重点回答导电线180与块13边界能否严格对应。

第三部分：新文献的N＋O及O1—O4比对表。
优先呈现能够明显改善当前缺口的文件，不凑数量。

第四部分：最佳组合。
至少比较D2＋D3、以D1为起点的路线、以新找到的N＋O文献为起点的路线。分别说明区别特征、实际技术问题、技术启示、组合后的结构和最强反驳。

第五部分：重新评估。
只有当块边界证据、同一方案关系或组合启示真正改善时，才上调无效成功概率。不得因为相关文献数量增加而上调。

最终必须回答：当前剩下的是技术特征确实未被证据覆盖，还是已有证据尚未完成解释与论证？

就目前而言，最值得投入的工作是先把D2的“块13—导电线180”关系查透，再寻找能够替代D3的垂直阵列块间共源接触文件。这两项中的任何一项取得实质突破，都比继续增加普通双源端器件文献更有可能改变权利要求16的无效前景。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：权利要求1的无效成功概率约为80%—90%，中心判断约85%

以您上传的无效理由稿及本次核验的对比文献为基础，我认为：针对CN103782344B授权公告文本的权利要求1，现有证据已经形成较强的无效攻击基础，成功概率可评估为80%—90%，中心判断约85%。

这里的“成功”是指：在相关证据、译文及理由依法提交的前提下，国家知识产权局认定目前这一版本的权利要求1不具备创造性并宣告无效。这不是基于同类案件统计得出的胜诉率，也不等于整件专利必然全部无效，更不包含专利权人进一步限定后所有技术方案均被无效的概率。

**支撑这一判断的核心是“CN102148059A＋US20080253187A1”，而不是三组组合数量上的累加。**上传文件分别提出这三项组合，作为彼此独立的法律理由，这一组织方式可以保留，但其证据风险并不相互独立。

无效路径 我的评价 单独成立的主观概率判断
CN102148059A＋US20080253187A1 **主攻路径，明显最强。**D1自身已经具有垂直柱式存储串及两个源侧选择晶体管，D2进一步明确连接关系与技术启示 80%—90%
CN101971324A＋US20080253187A1 有实质攻击力的备选路径，但需要论证从单个源端选择器件改为两个串联器件的动机及实现合理性 60%—75%
CN101971324A＋CN1519938A 按稿件摘引，具有备选价值；但本次尚未独立核验CN1519938A原始公开全文 暂不单独量化，也不据此抬高总体概率

以下是这一判断的主要依据，以及目前仍然不能评估为“95%以上、基本没有争议”的原因。

二、最重要的有利事实：D1的原始附图比稿件目前强调的证据更直接

1. D1图14并非只公开“两条地选择线”，而是明确画出了两个选择晶体管

上传稿件花了较多篇幅回应“两条线不当然等于两个器件”的抗辩，并主要依靠前后文字及晶体管形成机理加以解释。

**但核验CN102148059A原始公开附图后，可以直接确认：图14已经标示了GST1、GST2两个不同的晶体管，二者位于同一NAND串的存储单元与共源线之间。**沿源侧路径的关系是：

存储单元串 → GST2 → GST1 → 共源线CSL。

这意味着，目前最有力的证据不是抽象推论“两个栅线应当形成两个器件”，而是原始电路图已经直接呈现两个器件及其串联次序。

在按照结构、位置和控制功能解释权利要求的前提下，可以作出以下对应：

权利要求1的核心限定 D1中的对应结构或公开内容 我的判断
电荷存储装置串与包括半导体材料的柱相关联 柱113的硅表层114，以及沿柱形成的电荷存储单元 主体结构有直接公开依据
源极栅极装置耦合到源极 靠近CSL的外侧GST1 位置和连接关系高度对应；器件名称不是决定因素
源极选择装置位于存储串与源极栅极装置之间 内侧GST2位于存储单元与GST1之间 图14的串联次序明确
两个装置均控制串通道与源极之间的导电 两个源侧栅控晶体管及对应控制线 具有较强的功能对应基础，需要结合权利要求术语解释完成论证

上述柱、存储层及沿柱形成NAND串的结构，见D1关于图3—图5的说明；两个源侧晶体管及其位置，则由图14直接呈现。表中的权利要求映射是我的比对判断，并非D1使用了与涉案专利完全相同的命名。(谷歌专利)

2. “柱式结构”与“双源侧器件”之间存在文献自身建立的联系

这里还需要防范一个常见问题：是否将D1不同实施例中的零散特征拼接到一起。

D1说明书第**[0106]段明确将图14作为相对于图6存储块的变型进行说明；第[0107]—[0108]段**进一步区分邻近共源线与邻近字线的地选择线，说明对二者施加不同电压及相应的GIDL抑制作用。因此，“前述柱式存储结构＋图14双源侧选择结构”具有文献内部的承接依据，而不是请求人自行建立的联系。

**我的判断：D1已经不是仅公开“大部分外围特征”的一般起点，而是对权利要求1的核心组合关系形成了直接威胁。**这是总体概率能够达到较高区间的主要原因。

3. D1的公开日不存在当前材料所显示的时间障碍

D1公开日为2011年8月10日，涉案专利著录的优先权日为2011年8月15日。即使按照有利于专利权人的方式，先接受该优先权日作为评价界限，D1仍然在此前公开。无需以“涉案优先权不成立”为前提，才能使用这份证据。

三、D2具有实质补强作用，但不应把它仅作为“名称解释文件”

US20080253187A1明确公开了源端串联的两个选择器件，其对应关系为：

NAND存储串 → 内侧源极选择器件210 → 外侧源极选择器件211 → 共源线216。

它还围绕多个串联选择栅说明了关断、漏电、GIDL以及器件尺寸方面的设计考虑。因此，D2不是仅仅披露“也可以有两个晶体管”，而是提供了源端双器件的连接关系和采用这种结构的技术理由。(谷歌专利)

这对第一组组合的意义在于：即便合议组对D1中的某项器件性质或控制功能存在疑问，D2仍能提供较直接的补充教导。

但是，需要区分两个层次：

“两个串联器件控制源侧电流路径”，有明确结构基础；“任何偏置、任何垂直结构下都会取得相同的GIDL降低或读取干扰改善”，则不能据此一概认定。例如D2关于中间节点约1—2V的描述具有具体工作条件，不能直接当作将其用于D1或D3后必然获得的数值结果。(谷歌专利)

因此，建议把第一组组合的主论证建立在器件结构、串联位置、栅控能力和明确的源侧改进启示上，而不是过度依赖“各种存储干扰的机理完全相同”。

四、仍然存在的主要风险

1. 最大共同风险：对“源极栅极装置”的解释

稿件认为，只要外侧器件满足源极耦合及通道控制功能，就可以对应“源极栅极装置”。这一解释有较强的权利要求文字基础：权利要求1并未明确写入整块共享、特定阱内通道、独立驱动时序或具体读取电压等限制。

但是，不能进一步简化为：

说明书中的源极栅极如何工作，都与权利要求解释无关。

涉案说明书的确给出了比权利要求1文字更具体的源极栅极架构：源极栅极140控制由第一源极栅极装置170表示的串内通道，以及由第二源极栅极装置172表示的衬底通道，并记载源极栅极的共享关系。专利权人很可能据此主张，这不是任意两个普通源极选择晶体管就能对应的装置。(谷歌专利)

权利要求解释应当基于本领域技术人员阅读权利要求、说明书及附图后的理解；不能自动采用最宽解释，也不能把个别实施例中的全部细节强行读入权利要求。最高人民法院相关裁判明确体现了这一原则。(最高人民法院知识产权法庭)

**我的倾向判断仍然有利于无效请求人：目前权利要求1的概括程度较高，将其限定到某一种具体共享布局或具体偏置过程，需要专利权人提出充分依据。**但这一问题必须正面处理，不能只用“名称不同没有意义”一句话结束。

而且，三组组合都依赖这一解释，所以它是共同风险，不是通过增加组合数量就能消除的风险。

2. 第一组理由存在可以修正的“三步法”表述问题

稿件一方面认为D1已经直接公开两个源侧控制装置；另一方面又将“没有逐字使用源极栅极装置这一名称”“没有在同一段分别重述控制功能”作为需要D2补足的区别。

不同名称、没有重复叙述，本身不当然构成实质技术区别。

此外，稿件随后又采用“从图3—图7的既有器件出发，增加外侧晶体管”的组合路径，而将图14作为可行性印证。如果没有明确区分主位、备位论证，容易被质疑：究竟是从已有两个器件的方案出发，还是从单个器件的方案出发？

这不是证据本身的致命缺陷，但属于会降低论证清晰度、给对方留下攻击空间的写法。

更稳妥的方式是明确区分：

  • 以D1图14方案进行直接公开比对；

  • 如某项实质对应关系未获认可，再明确该争议点，并论证D2提供何种补充教导。

不能一边承认两个器件及全部功能已经公开，一边把“没有同名”包装成需要创造性评价的技术差异。

3. 对技术效果的回应不宜过度绝对化

稿件反复以“权利要求1未限定读取操作、独立偏置或具体电压”回应读取干扰方面的抗辩。这一方向有依据，但需要准确区分：

未写入权利要求的额外技术特征，不能凭说明书记载直接加入；但由权利要求已经限定的结构所产生的技术效果，并不因为效果名称未写入权利要求，就当然不予考虑。

现行《专利审查指南》第6.4节要求，将对现有技术作出贡献的技术特征写入权利要求，并强调对限定的技术方案整体评价。它并不是要求所有技术效果都必须逐字写在权利要求中。(国家知识产权局)

因此，对于稿件中“说明书没有定量对照数据”的表述，也不宜将其作为否定预料不到效果的决定性理由。更有力的论证是：对方主张的效果究竟由哪些限定产生，这些限定是否已被现有技术公开，以及该效果为何可以合理预期。

4. D3的同族文献已经出现在涉案专利授权公告首页

本次核验还发现一个应当纳入评估的事实：

CN103782344B授权公告首页列有US2009/0230454A1作为对比文件；该美国申请与CN101971324A属于同一专利族。

因此，不能把D3描述为原审查完全没有接触过的全新技术起点。

但同样不能反向推断：原审查已经看过D3同族，所以“D3＋D2”或“D3＋D4”必然无效不了。首页列名并不能说明当时究竟评价了哪些权利要求、采用了何种组合、申请人作过什么解释。

**实际影响是：第二、第三组理由应当与审查档案中的区别认定、申请人答复进行对照，而不应只重复D3已经公开柱式存储串这一点。**这也是我将D3相关组合列为备选、而不是与第一组等量齐观的原因。

五、当前最值得做的补强，不是继续增加大量组合，而是把主攻路径整理准确

第一，直接突出D1图14中的GST1、GST2及第[0106]—[0108]段

建议将原始附图中的存储单元、GST2、GST1、CSL逐一标识，明确区分“控制线GSL”和“晶体管GST”，并将器件映射与说明书原段落绑定。

这能直接削弱“两条线不是两个器件”的抗辩，也能减少对一般常识推论的依赖。

第二，考虑将D1单独破坏新颖性的理由明确列为独立攻击路径

**D1已经具有值得正式提出的新颖性攻击基础。**但能否成立，仍取决于对“源极栅极装置”等术语的解释，以及全部限定是否能够从D1同一技术方案中直接、无歧义地得到。

现稿明确以创造性为请求理由，没有独立展开专利法第二十二条第二款的新颖性理由。建议在程序允许的范围内，分别组织“D1单独的新颖性理由”和“D1结合D2的创造性理由”，而不是在创造性部分反复暗示“其实已经全部公开”。新颖性与创造性是不同的法定评价依据。(国家知识产权局)

**特别注意：D2不能用来填补D1的新颖性缺口。**需要D2补足实质技术内容的情形，应当放在创造性路径中评价。

第三，核对审查档案和证据附件，而不是继续扩充抗辩段落

上传文件明确说明，对比文献及译文应另册提交。本次材料并未包含完整审查档案、另册证据以及专利权人针对这些组合的实际答辩，因此不能据这份理由稿确认这些环节已经全部完成。

尤其应核对：原审查如何处理D3同族文献、申请人是否曾就“源极栅极装置”作出特定解释，以及D4的原始文字与图9是否与稿件摘引完全一致。本次对D4原始公开全文的独立核验尚未完成，所以我没有把第三组组合当作提高总体概率的主要依据。

最终判断

现有材料支持“无效成功可能性较高”，而不是仅仅“可以尝试”。我的总体评估仍为80%—90%，中心约85%。

这一判断最关键的事实基础，是CN102148059A图14已经明确呈现柱式NAND方案中的两个串联源侧晶体管GST1、GST2，而US20080253187A1又提供了直接的双源侧器件连接及改进教导。主要剩余风险集中在权利要求解释、三步法论证的准确性，以及尚未核对的审查档案和证据提交情况。

最优策略是：以D1为主攻，明确区分新颖性与创造性路径；以D2作实质补强；将两组D3组合保留为备选。三组理由不宜平均用力，更不宜据其数量把总体概率推到95%以上。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

基于你现在这份 112 页检索材料，并对最关键文献重新核验后，我认为权利要求16的无效形势已经明显强于前几轮。决定性变化是 US20090267128A1：它基本把此前最难的 O 特征解决了。

一、结论

我对当前权利要求16的判断是：

  • 新颖性无效成功率：约 25%–35%

  • 创造性无效成功率：约 80%–88%

  • 综合无效成功率：约 82%，合理区间约 75%–88%

这里的核心不是继续寻找“更多普通 common source 文献”，而是已经可以形成一条非常集中的两篇式创造性路线。

最优主组合：US20090267128A1 + CN102148059A

我会把 US20090267128A1 作为最接近现有技术 D1，把 CN102148059A 作为补足 R 的 D2。

权16本身可拆成 N—R：多个块及垂直电荷存储串、块群之间的导电部件及共源偏置、漏极选择装置、源极选择装置，以及位于源极选择装置与共用源极之间的源极栅极装置。

二、为什么现在应当把 US20090267128A1 提升为第一对比文件

此前材料一度认为 O 是最大的缺口，尤其是“块之间的位置 + 耦合衬底 + 给共用源极施加电位”三者需要拼接。

但后续找到的 US20090267128A1，公开日 2009-10-29，把这个问题基本改变了。其公开时间明显早于目标专利 2011-08-15 的优先权日。(谷歌专利)

更重要的是，该文献不是泛泛公开 CSL，而是明确公开：

  • 3D BiCS NAND；

  • 第一、第二 memory blocks；

  • 垂直 columnar semiconductors；

  • NAND memory cells；

  • MONOS / charge-trapping structure；

  • bit-line 侧 SGD；

  • source-line 侧 SGS；

  • 衬底内由多个块共用的 source diffusion layer；

  • contact plugs X 位于 blocks 之间；

  • contact plug 下端连接 source diffusion layer；

  • contact plug 可以是金属等导电结构；

  • 最关键的是，文献明确说明这些 contact plugs “supply a source potential to the source diffusion layer”。(谷歌专利)

尤其是原文还明确说明，contact plugs 周期性地设置在 BK0、BK1……BKn 等 blocks 之间。(谷歌专利)

这与附件后半部分已经形成的判断完全一致：US20090267128A1 对 O 的“位置＋电连接＋功能”同时命中，明显强于此前 D2+D3 的拼接路线。

三、最优组合的逐特征覆盖

权16特征 US20090267128A1 CN102148059A 判断
N：多个块、每块多个串、垂直半导体柱、电荷存储装置 强/基本完整 强 D1 足够
O：块群间导电部件、耦合衬底、偏置共用源极 极强，核心文献 弱/不必承担 D1 主攻
P：柱上的漏极选择装置、串与数据线之间 强，bit-side SGD 强 D1 即可
Q：柱上的源极选择装置 强，source-side SGS 强 D1 即可
R：Q 与共用源极之间再设置独立源极栅极装置，二者控制导电 主要缺口 极强 D2 补足

US20090267128A1 明确公开垂直 active layer 内形成 NAND cell unit，memory cell 采用 MONOS charge-trapping structure；SGS 和 SGD 围绕 columnar active layer 设置。(谷歌专利)

因此我现在认为，US20090267128A1 单篇实际上已经非常接近 N+O+P+Q。

它真正明显不够的，是权16 R 所要求的：

在 source select device 与 common source 之间，再存在一个独立的 source gate device，并且两者共同控制柱到共用源极之间的导电。

而这恰好是 CN102148059A 的强项。你附件已经把该文献的 Fig.14 结构归纳为：

memory cells → GSL22/GST → GSL12/GST → CSL

其中靠近 memory string 的一只 GST 可以对应 Q，靠近 CSL 的另一只 GST 可以对应 R；两个晶体管处于同一 pillar-to-CSL 串联导电路径。

附件对它的最终评价也是 Q 强、R 极强。

而且 CN102148059A 的实际公开日是 2011-08-10，早于目标优先权日 2011-08-15，因此在不否定目标优先权的情况下也可以直接作为现有技术。(谷歌专利)

四、为什么这个组合比原来的 D2+D3 更优

此前附件提出过：

US20110002178A1 + US20100014350A1

作为当时最值得测试的组合。

但该路线存在两个问题：

第一，US20110002178A1 的 O3——“块群之间”的空间对应——仍需要解释；第二，US20100014350A1 是平面 NAND，把其 block-between source contact 搬到垂直 NAND，还要额外解决“二维→三维”的技术启示。

现在 US20090267128A1 已经直接是 3D BiCS NAND，并且 contact plug 本身就处在 blocks 之间，同时接衬底 common source diffusion 并提供 source potential。(patents.google.com)

所以它已经把原 D2+D3 组合中的最大拼接动作消掉了。

现在组合只剩一个非常集中的区别：

单一 source-side select transistor → 在 source side 串联两个控制器件。

而 CN102148059A 本身又是垂直 NAND 文献。因此两篇之间的技术体系、器件对象和空间结构高度接近，组合阻力明显小于“平面 NAND source contact → 搬到 3D NAND”的旧路线。

五、创造性论证应当怎样写

建议不要把区别特征泛化为“增加一个晶体管”。

应当把区别技术特征准确确定为：

在 US20090267128A1 已有的 source-side SGS 与 common source/source diffusion 路径中，在源极选择装置靠近 common source 一侧进一步设置一个独立源极栅极装置，使两个串联源侧控制装置共同控制柱与共用源极之间的导电。

然后从 CN102148059A 提取启示：

在垂直 NAND string 与 CSL 之间设置多个串联的 ground/source select transistors，是截止日前已经公开的源侧控制结构；其中一个位于 memory string 一侧，另一个位于 CSL 一侧。

因此本领域技术人员面对 D1 的源侧导电控制需求时，将 D2 已知的双源侧控制结构用于 D1，并不会要求改变 D1 的基本 BiCS 架构。

这个论证比“把 D3 的 source contact 搬入 D2”干净得多。

六、剩余最大风险

我仍然不会把成功率提高到 90% 以上，主要有三个原因。

第一是 R 的名称解释风险。
CN102148059A 中两个源侧器件可能都被表述为 GSL/GST，而目标权16人为区分成“源极选择装置”和“源极栅极装置”。无效理由应重点强调结构位置＋控制功能，不要依赖器件名称相同。

第二是“between groups of the plurality of blocks”的解释。
US20090267128A1 原文极强地公开了 plug “between blocks”，而目标使用了“多个所述块的群组之间”。不过 D1 又进一步公开 contact plugs 周期性设置于多个 BK0…BKn 之间，因此这个问题现在更多是权利要求解释问题，已经不是以前的证据缺口。(谷歌专利)

第三是组合动机仍然必须写实。
不能只说“两个文献属于同一领域，所以可以结合”。最好围绕源侧可靠关断、源路径控制、漏电/干扰控制等具体技术需求展开。

七、我建议的证据层级

如果正式做无效请求，我会这样组织：

主创造性组合：

D1 US20090267128A1 + D2 CN102148059A

D1 承担 N+O+P+Q，D2 重点承担 R及Q/R相对位置关系。

补强文献而非主组合：

US20080253187A1

你现有材料已经确认其直接公开：

NAND string → first select gate → second select gate → source line，

并且将多个串联 select gates 与 GIDL/leakage 抑制联系起来。

因此它很适合拿来进一步证明“为什么本领域技术人员有动机在 source side 使用两个串联控制装置”，但我不建议一开始就写成三篇组合。两篇组合越干净，通常越有利于控制创造性论证中的争议点。

八、最终概率判断

综合目前材料，我会这样定：

权利要求16当前无效成功概率：约82%。

其中，如果主攻创造性，我认为大致在 80%–88%；如果只想找单篇文件打新颖性，目前仍只有 25%–35% 左右，因为尚未确认截止日前一篇文件同时毫无争议地公开 N—R，特别是“O结构＋双源侧独立器件”全部同时出现。

因此，现阶段不应继续把主要资源花在普通 O 文献上。权16现在真正值得做的是把：

US20090267128A1 + CN102148059A

做成一份逐段落、逐附图、逐子特征的正式证据表，并重点加强 R 的功能对应和组合动机。

还有一个形式问题需要立即修正：你当前附件多处把无效法律依据写成了“专利法第二条”。如果实际主张新颖性/创造性，正式无效理由应以专利法第二十二条第二款/第三款为依据；现行专利法第二十二条明确规定新颖性和创造性标准。(cnipa.gov.cn)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

基于你现在这份 112 页检索材料，并对最关键文献重新核验后，我认为权利要求16的无效形势已经明显强于前几轮。决定性变化是 US20090267128A1：它基本把此前最难的 O 特征解决了。

一、结论

我对当前权利要求16的判断是：

  • 新颖性无效成功率：约 25%–35%

  • 创造性无效成功率：约 80%–88%

  • 综合无效成功率：约 82%，合理区间约 75%–88%

这里的核心不是继续寻找“更多普通 common source 文献”，而是已经可以形成一条非常集中的两篇式创造性路线。

最优主组合：US20090267128A1 + CN102148059A

我会把 US20090267128A1 作为最接近现有技术 D1，把 CN102148059A 作为补足 R 的 D2。

权16本身可拆成 N—R：多个块及垂直电荷存储串、块群之间的导电部件及共源偏置、漏极选择装置、源极选择装置，以及位于源极选择装置与共用源极之间的源极栅极装置。

二、为什么现在应当把 US20090267128A1 提升为第一对比文件

此前材料一度认为 O 是最大的缺口，尤其是“块之间的位置 + 耦合衬底 + 给共用源极施加电位”三者需要拼接。

但后续找到的 US20090267128A1，公开日 2009-10-29，把这个问题基本改变了。其公开时间明显早于目标专利 2011-08-15 的优先权日。(谷歌专利)

更重要的是，该文献不是泛泛公开 CSL，而是明确公开：

  • 3D BiCS NAND；

  • 第一、第二 memory blocks；

  • 垂直 columnar semiconductors；

  • NAND memory cells；

  • MONOS / charge-trapping structure；

  • bit-line 侧 SGD；

  • source-line 侧 SGS；

  • 衬底内由多个块共用的 source diffusion layer；

  • contact plugs X 位于 blocks 之间；

  • contact plug 下端连接 source diffusion layer；

  • contact plug 可以是金属等导电结构；

  • 最关键的是，文献明确说明这些 contact plugs “supply a source potential to the source diffusion layer”。(谷歌专利)

尤其是原文还明确说明，contact plugs 周期性地设置在 BK0、BK1……BKn 等 blocks 之间。(谷歌专利)

这与附件后半部分已经形成的判断完全一致：US20090267128A1 对 O 的“位置＋电连接＋功能”同时命中，明显强于此前 D2+D3 的拼接路线。

三、最优组合的逐特征覆盖

权16特征 US20090267128A1 CN102148059A 判断
N：多个块、每块多个串、垂直半导体柱、电荷存储装置 强/基本完整 强 D1 足够
O：块群间导电部件、耦合衬底、偏置共用源极 极强，核心文献 弱/不必承担 D1 主攻
P：柱上的漏极选择装置、串与数据线之间 强，bit-side SGD 强 D1 即可
Q：柱上的源极选择装置 强，source-side SGS 强 D1 即可
R：Q 与共用源极之间再设置独立源极栅极装置，二者控制导电 主要缺口 极强 D2 补足

US20090267128A1 明确公开垂直 active layer 内形成 NAND cell unit，memory cell 采用 MONOS charge-trapping structure；SGS 和 SGD 围绕 columnar active layer 设置。(谷歌专利)

因此我现在认为，US20090267128A1 单篇实际上已经非常接近 N+O+P+Q。

它真正明显不够的，是权16 R 所要求的：

在 source select device 与 common source 之间，再存在一个独立的 source gate device，并且两者共同控制柱到共用源极之间的导电。

而这恰好是 CN102148059A 的强项。你附件已经把该文献的 Fig.14 结构归纳为：

memory cells → GSL22/GST → GSL12/GST → CSL

其中靠近 memory string 的一只 GST 可以对应 Q，靠近 CSL 的另一只 GST 可以对应 R；两个晶体管处于同一 pillar-to-CSL 串联导电路径。

附件对它的最终评价也是 Q 强、R 极强。

而且 CN102148059A 的实际公开日是 2011-08-10，早于目标优先权日 2011-08-15，因此在不否定目标优先权的情况下也可以直接作为现有技术。(谷歌专利)

四、为什么这个组合比原来的 D2+D3 更优

此前附件提出过：

US20110002178A1 + US20100014350A1

作为当时最值得测试的组合。

但该路线存在两个问题：

第一，US20110002178A1 的 O3——“块群之间”的空间对应——仍需要解释；第二，US20100014350A1 是平面 NAND，把其 block-between source contact 搬到垂直 NAND，还要额外解决“二维→三维”的技术启示。

现在 US20090267128A1 已经直接是 3D BiCS NAND，并且 contact plug 本身就处在 blocks 之间，同时接衬底 common source diffusion 并提供 source potential。(patents.google.com)

所以它已经把原 D2+D3 组合中的最大拼接动作消掉了。

现在组合只剩一个非常集中的区别：

单一 source-side select transistor → 在 source side 串联两个控制器件。

而 CN102148059A 本身又是垂直 NAND 文献。因此两篇之间的技术体系、器件对象和空间结构高度接近，组合阻力明显小于“平面 NAND source contact → 搬到 3D NAND”的旧路线。

五、创造性论证应当怎样写

建议不要把区别特征泛化为“增加一个晶体管”。

应当把区别技术特征准确确定为：

在 US20090267128A1 已有的 source-side SGS 与 common source/source diffusion 路径中，在源极选择装置靠近 common source 一侧进一步设置一个独立源极栅极装置，使两个串联源侧控制装置共同控制柱与共用源极之间的导电。

然后从 CN102148059A 提取启示：

在垂直 NAND string 与 CSL 之间设置多个串联的 ground/source select transistors，是截止日前已经公开的源侧控制结构；其中一个位于 memory string 一侧，另一个位于 CSL 一侧。

因此本领域技术人员面对 D1 的源侧导电控制需求时，将 D2 已知的双源侧控制结构用于 D1，并不会要求改变 D1 的基本 BiCS 架构。

这个论证比“把 D3 的 source contact 搬入 D2”干净得多。

六、剩余最大风险

我仍然不会把成功率提高到 90% 以上，主要有三个原因。

第一是 R 的名称解释风险。
CN102148059A 中两个源侧器件可能都被表述为 GSL/GST，而目标权16人为区分成“源极选择装置”和“源极栅极装置”。无效理由应重点强调结构位置＋控制功能，不要依赖器件名称相同。

第二是“between groups of the plurality of blocks”的解释。
US20090267128A1 原文极强地公开了 plug “between blocks”，而目标使用了“多个所述块的群组之间”。不过 D1 又进一步公开 contact plugs 周期性设置于多个 BK0…BKn 之间，因此这个问题现在更多是权利要求解释问题，已经不是以前的证据缺口。(谷歌专利)

第三是组合动机仍然必须写实。
不能只说“两个文献属于同一领域，所以可以结合”。最好围绕源侧可靠关断、源路径控制、漏电/干扰控制等具体技术需求展开。

七、我建议的证据层级

如果正式做无效请求，我会这样组织：

主创造性组合：

D1 US20090267128A1 + D2 CN102148059A

D1 承担 N+O+P+Q，D2 重点承担 R及Q/R相对位置关系。

补强文献而非主组合：

US20080253187A1

你现有材料已经确认其直接公开：

NAND string → first select gate → second select gate → source line，

并且将多个串联 select gates 与 GIDL/leakage 抑制联系起来。

因此它很适合拿来进一步证明“为什么本领域技术人员有动机在 source side 使用两个串联控制装置”，但我不建议一开始就写成三篇组合。两篇组合越干净，通常越有利于控制创造性论证中的争议点。

八、最终概率判断

综合目前材料，我会这样定：

权利要求16当前无效成功概率：约82%。

其中，如果主攻创造性，我认为大致在 80%–88%；如果只想找单篇文件打新颖性，目前仍只有 25%–35% 左右，因为尚未确认截止日前一篇文件同时毫无争议地公开 N—R，特别是“O结构＋双源侧独立器件”全部同时出现。

因此，现阶段不应继续把主要资源花在普通 O 文献上。权16现在真正值得做的是把：

US20090267128A1 + CN102148059A

做成一份逐段落、逐附图、逐子特征的正式证据表，并重点加强 R 的功能对应和组合动机。

还有一个形式问题需要立即修正：你当前附件多处把无效法律依据写成了“专利法第二条”。如果实际主张新颖性/创造性，正式无效理由应以专利法第二十二条第二款/第三款为依据；现行专利法第二十二条明确规定新颖性和创造性标准。(cnipa.gov.cn)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

综合附件现有检索结果，并重新核验 US20100195395A1、CN102148059A、US20090310425A1 的公开内容后，我认为权利要求11目前已经进入较高概率可以被无效的状态。我的综合评估为：

权利要求11整体无效成功概率：约 88%–93%，中心判断约 90%。

其中，单篇新颖性攻击已经很强，但最稳妥的案件组织方式仍然应是“US20100195395A1 单篇新颖性主攻 + US20100195395A1 与 US20090310425A1 的创造性组合兜底 + CN102148059A 与 US20090310425A1 第二创造性组合”，而不是只押一条路线。

目标权利要求11本身要求三个不同栅极——漏极选择栅极、源极栅极和源极选择栅极——均至少部分环绕多个串的相应半导体柱，其中两个源侧栅还要依次位于电荷存储串与源极之间并控制柱—源极导电。(谷歌专利) 附件对此也已准确地将 A–G 七项特征固定下来。

一、我认为目前最优的无效证据结构

顺位 无效路线 我的概率评估 主要理由
1 US20100195395A1 单篇 → 新颖性 约82%–88% 已基本形成完整的 vertical pillar + charge-storage string + drain-side selector + 两个不同 source-side selectors + CSL 链条；真正争议集中在“至少部分环绕”的直接、无疑义程度及 source gate 的对应解释
2 US20100195395A1 + US20090310425A1 → 创造性 约90%–93% 第一篇已经有两个源侧选择晶体管；第二篇用非常直接的文字解决 vertical pillar 被 select gate 至少部分围绕的问题；均属 Samsung 的垂直 NAND 技术体系，组合跨度很小
3 CN102148059A + US20090310425A1 → 创造性 约88%–92% CN102 已有同一 NAND 串中的双 GSL 及清楚位置/功能，第二篇补“环绕柱”几何关系，职责分工干净
4 US20100207194A1 第三实施例 + US20090310425A1 约82%–88% 直柱+双 LSG 已明确，但第三实施例继承前实施例 through-hole 几何以及 depletion-type LSG 控制功能的论证负担更大

这里我与附件最终结论有一个小调整：附件已经把 US20100195395A1 提升为第一顺位新颖性文件，并对其单篇路线给到约85%–90%；同时将 CN102148059A + US20090310425A1 评到约88%–92%。 我认为这一方向是正确的，但如果从正式无效程序的从严标准出发，单篇 US20100195395A1 我会略微压低到约82%–88%，而把“US20100195395A1 + US20090310425A1”提升为当前最强创造性组合。

二、为什么 US20100195395A1 已经成为最重要的文件

它于 2010年8月5日公开，明显早于目标专利2011年8月15日的最早优先权日。(谷歌专利)

这篇文件不是普通的“vertical NAND + 一个 source selector”。它明确公开多个竖直 semiconductor poles 和 NAND strings；NAND strings 沿 semiconductor pole 的侧壁形成，并具有多个 memory cells。其权利要求7、8进一步明确多个半导体柱、多个 NAND strings，以及 selection transistor 的 gate electrodes 位于多个 semiconductor poles 的 sidewalls。(谷歌专利)

尤其关键的是其后续实施方式：TG1、TG2 位于 memory cells 与 common source line 之间；修改实施例中 TG1、TG2 彼此分离并可独立工作，分别连接 GSL1、GSL2。(谷歌专利) 因此，权11最难的“双源侧不同物理栅极”问题基本被解决，而不是把同一个 GSL 重复映射两次。

它还明确说明 ground selection gate electrodes 位于 semiconductor poles 的 sidewalls；制造过程中先形成竖直柱，再去除牺牲层形成暴露柱侧壁的 horizontal tunnels，随后形成 storage medium 和 conductive layer，并最终形成 ground-selection gate electrodes。(谷歌专利) (谷歌专利)

所以比较自然的对应是：

BL → drain/string selector → charge-storage cells → TG2/GSL2 → TG1/GSL1 → CSL

其中：

TG2/GSL2 = 权11的源极选择栅极；
TG1/GSL1 = 权11的源极栅极。

并且 TG1、TG2 可以分别施加 OFF 电压；文件还明确说明 ground selection transistors 控制 common source line 与 memory cells 之间的信号交换。(谷歌专利)

附件最终检索对此也已经得出相同核心判断：US20100195395A1 把两个不同、分离且可独立操作的 source-side ground-selection transistors 放到了 vertical charge-storage NAND string 与 CSL 之间，剩余争点已经被压缩为“该 sidewall/tunnel/conductive-fill 结构是否足够直接满足至少部分环绕 pillar”。

三、为什么我仍不建议把单篇新颖性写成“100%完全无争议”

最主要不是 TG1/TG2，而是三个更窄的解释风险。

第一是 “至少部分地环绕”。US20100195395A1 的文字非常接近，但核心表达是 gate electrodes 位于 semiconductor poles 的 “sidewalls”，再结合 horizontal tunnel 和 conformal/CVD conductive fill。这个结构从技术上非常容易支持“至少部分环绕”，但它不像 US20090310425A1 那样直接使用 “at least partially surrounded” 或 “surround/encompass perimeter” 的文字。

第二是 “一个 gate 环绕多个相应柱”。权11采用单数的“漏极选择栅极/源极栅极/源极选择栅极”，其说明书实施例实际上把一个 SGD/SGS/source-gate 结构描述为环绕一组柱。目标专利例如明确记载单独 SGD 或 SGS 可环绕一列多个柱，而 source gate 可以环绕整个 block 中的多个柱。(谷歌专利) US20100195395A1 则更多以“多个 gate electrodes 位于多个 poles 的 sidewalls，并共同连接相应 selection line”表述。这大概率仍能对应，但必须把gate electrode + common selection line 的整体结构讲清楚，不能只写“sidewall 所以等于 surround”。

第三是 “source gate”名称不同。US20100195395A1 将两个源端器件均称为 ground selection transistor，而目标权11区分“source select gate”和“source gate”。不过这一风险总体不大，因为目标权11对 source gate 的限定主要是空间位置、耦合源极以及控制 pillar—source conduction，并没有要求它必须采用某种特殊“source gate”材料或必须形成目标专利实施例中特定的水平沟道。目标专利自己的权利要求文字支持这种较功能化的解释。(谷歌专利)

这也是我将单篇新颖性从附件的85%–90%稍微收敛为 82%–88% 的主要原因。

四、最优创造性组合：US20100195395A1 + US20090310425A1

如果只让我选择一套正式无效请求中最稳的创造性组合，我现在会优先采用：

D1：US20100195395A1
+
D2：US20090310425A1 / CN101651144A 同族。

第二篇公开于 2009年12月17日。(谷歌专利)

它对“环绕”没有什么解释空间。文献直接记载 vertical pillars 穿过 lower select plate、word-line plates 和 upper select lines，因此 vertical pillars 在水平方向 至少部分被这些结构围绕；并进一步明确 lower select plate 与 upper select lines 均 surround/encompass 柱壁周界。(谷歌专利) (谷歌专利)

这样组合后的逻辑不是：

D2 帮 D1 创造第二个源侧栅。

而是：

D1 自己已经具有两个不同且独立工作的 TG1/TG2；D2 只提供本领域已经明确采用的 vertical-pillar select-gate surrounding geometry。

这点非常关键，可以大幅削弱“事后诸葛亮式拼接”的抗辩。

而且两件文件均涉及 Samsung 的 vertical-pillar NAND/select-transistor 技术，技术领域、结构对象、作用部位高度一致。D1 自己已经使用 semiconductor-pole sidewall gate 和 horizontal-tunnel fabrication，因此把其两个已有 ground-selection gate level 采用 D2 已知的 pillar-surround selection-gate 几何，很难说存在原理上的结构冲突。

因此我对这条组合的创造性无效概率给到 90%–93%。

五、CN102148059A + US20090310425A1 仍应作为独立第二主组合

这条组合不能删除。

CN102148059A 于 2011年8月10日公开，仍早于截止日。(谷歌专利) 其图14方案明确区分靠近 CSL 的 GSL12/GSL13 与靠近字线的 GSL22/GSL23，并分别施加不同电压；也明确每个 NAND 串可以具有两个 ground select lines。(谷歌专利)

附件已经把正确映射固定为：

memory cells → GSL22/GST2 → GSL12/GST1 → CSL，

其中 GSL22 对应 source select gate，GSL12 对应 source gate。

其弱点仍然是两个 GSL 的实际实体“环绕柱”结构没有像 US20090310425A1 那样用文字直接钉死。因此 D2 正好补这个区别。附件将这条路线评为约88%–92%，我认为这一评价仍然合理。

最终判断

如果现在就进入无效请求阶段，我会将权利要求11定位为：

整体无效概率约88%–93%，中心值约90%。

案件结构建议不是只提出一个理由，而是形成三层：

第一层：US20100195395A1 单篇破坏新颖性。

第二层：即使合议组认为 US20100195395A1 的“至少部分环绕”尚未达到新颖性的直接、无疑义标准，US20100195395A1 + US20090310425A1 仍足以形成非常强的创造性无效理由。

第三层：CN102148059A + US20090310425A1 作为独立创造性备用路线，避免第一篇文件的个别权利要求解释影响全部理由。

因此，**当前真正的风险已经不是“2011年以前有没有双源侧栅”——这个问题基本解决了；真正决定最终成败的是如何把 US20100195395A1 的 Fig.3、Fig.13、Fig.14 与 Fig.6–12 制造过程组织成“TG1/TG2 各自至少部分环绕相应柱”的直接证据闭环，以及如何处理单数 gate 与多个 pillar 的权利要求解释。**这两个点如果在无效请求书中论证扎实，我认为权11是目前 CN103782344B 中非常值得重点主攻的权利要求之一。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

综合你这份 CN103782344B 权利要求13 的现有全部检索材料，并结合此前对其基础权利要求11的评估，我会把权利要求13最终被宣告无效的概率评估为约 65%，合理区间约 58%–72%。现阶段我不会把它评价到 80%以上。

这里必须特别区分：报告首页的“65%”本身是针对权利要求13新增特征 J 的创造性攻击把握，而不是完整从属权利要求13的统计概率。报告也明确写明，J 的新颖性路径约40%，最强创造性路径约65%，且关键缺口仍然是“同一个串块的相邻子块，恰由扩散区域空间分隔”。

一、我的最终概率判断

攻击路径 当前概率判断 评价
单篇文献破坏权13新颖性 约20%–30% 偏低
两篇文献创造性组合 约60%–68% 当前主攻路径
三篇文献创造性组合 约62%–72% 特征覆盖更完整，但后见之明风险增加
权利要求13整体被无效 约65% 中等偏高，但尚非稳胜

此前对权利要求11本身的整体评估已经处于约90%的较高水平，因此现在真正限制权利要求13无效成功率的，不再是权利要求11，而是新增的 J。也就是说，权13目前基本是“J 有多稳，权13就有多稳”。

二、为什么我没有直接维持最初的“J=65%”而进一步大幅上调

后续英、韩、中、日四语追加检索确实明显强化了 J，但仍没有击中最关键的一篇“闭环文献”。

尤其值得注意的是 US5790457A。它已经公开：

“多个 NAND strings 的 groups/pluralities” → “groups 相互分隔” → 中间存在 substrate ground line GL → GL 可以是衬底中的 N-type stripe-shaped semiconductor region。

这已经非常接近 J 的结构关系。报告也把它评价为当前最强的单篇英文文献。

但它仍存在两个法律上不能轻易跳过的问题：第一，它没有明确把这些 groups 称为“同一个 string block 的 sub-blocks”；第二，它把分隔结构称为 N 型条状半导体区域，而不是直接称为“diffusion region”。报告对此也明确保留了这一缺口。

另一方面，US20080067573A1 对“扩散区域”本身非常强：它直接公开了位于相邻 NAND strings 的 ground-select transistors 之间的 impurity diffusion region 109CS，而且该区域作为 common source region 使用。问题只是其两侧仍然是“individual NAND strings”，而不是“各自包含多根 strings 的 sub-block”。

而 US20090267128A1 又把另一半补得很漂亮：同一个 3D NAND block 中有多个 NAND cell units/strings，例如一个 block 中六个 NAND cell units，由 SGD<0>～SGD<5>分别选择，同时还有 N-type source diffusion layer。但它的 source diffusion layer 是底部公共源扩散层，不是“同一 block 内两个 sub-block 之间的横向分隔区”。

所以，现在已经不是“缺少 NAND string”“缺少 block”“缺少 diffusion region”这种基础问题，而是三个要素没有在截止日前的一篇文件中按照权13要求的空间层级关系真正锁在一起。

三、当前最强的无效思路

如果正式做权利要求13，我更倾向于把此前权利要求11的最强主文献继续作为起点，再仅增加一篇最接近 J 的文件，尽量避免主论证变成三篇、四篇文献拼接。

首选思路是：

权利要求11主对比文件 + US5790457A

核心论证不是机械主张“group 就是 sub-block”，而是证明：

一个 NAND 阵列中的 plurality/group of strings，本质上已经是更大串阵列内部的串分组；多个这样的串组相邻配置，并由 N 型条状半导体区域进行空间分隔。

如果能够进一步通过 US5790457A 的制造过程、附图及原始族文本证明该 N 型条状半导体区域实际通过掺杂/扩散形成，那么这个两篇组合会是目前最简洁的攻击路线。

备选路线才是：

权11主文献 + US20090267128A1 + US20080067573A1

前者解决“3D NAND block → 多个可选择 strings”，后者解决“neighboring strings → impurity diffusion region/common source”。

技术覆盖会更完整，但三篇组合会明显增加“为什么本领域技术人员会这样组合”的举证负担。

事实上，现有报告自己对早期 KR20110037470A + US7646641B2 的创造性路线也只给到约65%，原因就是虽然“串群”和“扩散位置”分别存在，但从平面结构迁移到三维布局、以及把扩散区组织成子块边界的动机仍需要额外说明。

四、真正决定65%能否上升到80%的唯一问题

现在已经可以把检索缺口进一步压缩成一句话：

在2011年8月14日以前，是否存在一篇文件明确公开：一个 NAND/string block 内至少具有两个子组，每个子组本身包含多根完整 NAND strings，并且两个相邻子组之间正好设置 source/common-source diffusion region。

中文检索最后的结论也是一样：CN1519938A 已经做到“一个 block 内多个 NAND strings → adjacent NAND strings → string 端部 source/drain diffusion layer”，但仍然没有做到“两个各自含多根 strings 的 sub-block 由 diffusion region 分隔”。

因此，这不是一般性的证据不足，而是一个非常窄但对权13恰好决定性的层级关系缺口。

五、最终结论

我目前对权利要求13的判断是：

被宣告无效：约65%，合理区间58%–72%。

其中，新颖性不建议作为主攻方向；真正具有胜算的是创造性。

如果无效决定中对“sub-block”采用较宽的功能/结构解释，把“多个完整 NAND strings 构成的 group/plurality”允许对应为 sub-block，并接受 US5790457A 中 N 型条状半导体区域属于目标所称 diffusion region，则概率可以接近 70%–75%。

反过来，如果合议组严格要求“同一 string block → multi-string sub-block A → diffusion region → multi-string sub-block B”必须在现有技术中具有较明确的结构启示，而不接受从“相邻 strings”“string groups”“common-source diffusion”分步拼接，则成功率可能落到 55%–60%。

所以，65%左右是目前比较客观的中心值；权13明显比权11难打，当前没有达到‘高概率稳无效’的程度。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

基于你这份最新版《CN103782344B 权利要求13—无效理由及技术特征》中的全部检索结果，我对当前权利要求13被宣告无效的总体概率仍评估为约 55%–70%，中心值约 65%。现阶段证据已经比较强，但我不建议提高到 75%–80%。

最关键的是区分“特征 J 本身”与“完整权利要求13”。

一、当前概率判断

攻击路径 当前评估 我的判断
单篇文献破坏特征 J 新颖性 15%–20% 偏低
两篇文献组合否定 J 创造性 60%–70% 当前主攻方向
三篇组合补齐 J 35%–45% 后见之明风险明显增加
完整权利要求13宣告无效 55%–70% 中心约65%

这与文件最后一轮收敛后的判断基本一致：单篇新颖性中心约18%，两篇组合创造性中心约65%，完整权利要求13总体约55%–70%、中心约65%。

需要特别说明：文件前部也明确提醒，早期“65%”原本主要是针对权利要求13新增特征本身进行评价，并未完整并入权利要求11的全部继承特征。 因此，65%最好理解为：在上位权利要求已有较强攻击基础这一前提下，对完整权13的当前综合判断。

二、为什么现在已经能达到约65%

当前最大的进展是 US20090003072A1。

它已经把此前最难连起来的一部分放到了同一文件中：

同一个 NAND block → 多根完整 NAND strings → 至少两个 multi-string groups → 多条 common source lines → n+ diffused source line。

也就是说，“同一个 block 内进一步存在多个由多根 string 组成的 group”已经不再完全依赖解释。文件明确认定它在这一点上明显优于此前的 KR20070053629A、CN1519938A 等证据。

目前最值得主张的组合已经变成：

US20090003072A1 + US5729491A / US5790457A。

前者解决“same block + multi-string groups + common source”；后者解决：

multi-string group → 中间 N 型半导体条带 → adjacent multi-string group

的空间几何结构。两篇都处在 planar NAND/source-ground interconnect 技术领域，不需要明显进行“二维 NAND → 三维 NAND”的跨架构迁移，因此比使用 BiCS 文献进行拼接更自然。

这是我认为当前维持 65%左右而不是50%左右的主要原因。

三、为什么仍然不能提高到80%

真正限制成功率的，只剩下一个很窄、但法律上非常关键的缺口：

同一个较大 string block 内，两个各自包含多根完整 NAND strings 的空间相邻 sub-block，恰好由 diffusion region 作为两者之间的物理分隔边界。

截至当前检索，仍没有发现截止日前单篇文献把这一完整关系直接写出来。最新版报告对此已经非常明确：

仍没有截止日前文件明确公开 same-block 内
multi-string group — diffusion region — multi-string group
的直接对应关系。

US20090003072A1 的弱点尤其值得注意：它的 group 是奇数/偶数 string-pair 的交错电气分组，不是两个连续的物理空间子块。

而 US5729491A/US5790457A 虽然具有非常好的：

group — N-type semiconductor stripe — group

几何关系，但其整体未明确说成“同一个 larger block 内的两个 sub-block”，而且该 N 型 substrate ground line 虽然是 N-type semiconductor region，却没有足够直接的证据证明“该 GL 本身就是 diffusion region”。

因此，组合时实际上还需要完成一个设计选择：

交错电气分组 → 连续空间分组 → 在两组边界设置扩散条。

报告也准确指出，这一步具有中等偏高的后见之明风险。

这就是我认为 65%合理、80%不合理 的核心原因。

四、US20080067573A1的定位不要用错

US20080067573A1 / KR20080024764A 对“diffusion region”的证明实际上非常强：

相邻 NAND strings 的 GST 之间直接设置 impurity diffusion region 109CS，并作为 common source，而且制造过程明确涉及 ion implantation 和 heat treatment。

但是它只能稳定证明：

individual NAND string — impurity diffusion region — individual NAND string

而不是：

multi-string sub-block — diffusion region — multi-string sub-block。

因此它非常适合作为扩散区物理属性补强证据，但不宜把它作为权13的主对比文件，否则容易被权利人抓住“string ≠ multi-string sub-block”的层级差异。

五、实际无效程序中，我会这样安排主次

当前最稳妥的结构不是把三四篇文献全部堆上去，而是以：

US20090003072A1 + US5729491A/US5790457A

作为创造性主线。

论证重点应放在：

为什么本领域技术人员在解决 NAND block 内 common-source-line resistance、source-line bouncing、source/ground interconnect 和阵列布局问题时，会把一个 block 内的多个 string groups 做空间化组织，并采用已有的 N 型 semiconductor/source region 作为相邻 group 的边界。

而不是直接写：

为了形成“由扩散区分开的 sub-block”。

后一种表述几乎是在把权利要求答案直接带入技术问题，容易被认定存在后见之明。

US20080067573A1可以作为辅助证据，用于证明把 NAND common-source semiconductor region具体实现为 impurity diffusion region 本身是成熟技术，但最好不要让正式主组合变成“三篇才能成立”。

六、对完整权利要求13，我的最终区间

我会进一步把当前状态分成三档理解：

如果权利要求11及其他继承特征已经有稳定、接近完整覆盖的主对比文件：
完整权13大约 60%–70%，中心约65%。

如果上位权利要求仍存在一个实质技术缺口：
完整权13更适合下调到 50%–60%。

如果后续能找到一篇截止日前文献，明确出现：

same block
→ multi-string sub-block A
→ source/diffusion stripe
→ adjacent multi-string sub-block B

那么整体概率才有现实基础提高到 75%–85%。

目前材料已经进行了大量交叉检索，报告最后也判断现有证据已经接近“证据上限”，剩余问题更像真实的现有技术缺口，而不是继续堆积普通 NAND/common-source/sub-block 文献就可以解决。

另外有一个正式撰写层面的错误应当修正：附件多处把无效理由的法律依据写成了**《专利法》第二条**。如果实际主张的是“不具备新颖性/创造性”，对应的实体法律依据应为**《专利法》第二十二条**；国家知识产权局目前公开答复也明确以第二十二条规定新颖性、创造性和实用性。(国家知识产权局)

因此，我当前给出的最终中心判断仍是：权利要求13被宣告无效约 65%，合理区间 55%–70%；主攻创造性，不宜把新颖性作为核心路线。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

基于你这份最新《CN103782344B 权利要求13—无效理由及技术特征》，并以最后一轮新增的 CN102148059A / US20110194357A1 为当前证据状态，我会把完整权利要求13被宣告无效的综合成功概率评估在约 65%～75%，中心值约 70%。这个数值比此前约 65% 的判断有所提高，但我暂不建议上调到 80%以上。

核心原因是，权利要求13新增特征 J 的证据已经出现了实质性突破。最新找到的 CN102148059A / US20110194357A1 在同一个存储块 BLKi 中已经形成“第一组多根完整 NAND 串—N 型掺杂区域312—第二组多根完整 NAND 串”的空间结构，而且各行均由多根完整 NAND 串组成，并具有独立选择/擦除意义。也就是说，过去最难补的“same block + multi-string group + 中间半导体区域 + adjacent multi-string group”已经基本进入同一实施例。

一、我对当前概率的分层判断

攻击路径 当前成功概率 我的判断
仅以单篇 D1 攻击特征 J 的新颖性 约 65%～75% 已有较强基础，但“掺杂区域”是否必然等同“扩散区域”仍有解释空间
D1 + US20080067573A1 攻击 J 的创造性 约 75%～85% 当前最强路径
完整权利要求13缺乏新颖性 约 40%～55% 仍受继承的权11全部特征限制，不能只看 J
完整权利要求13缺乏创造性 约 65%～75% 当前最现实的主攻方向
权利要求13最终被宣告无效的综合概率 约 65%～75% 中心值约 70%

最新报告本身已经把 J 单篇直接公开的接受把握提高到约65%～80%，把 J 两篇组合创造性论证提高到约75%～85%。

不过，这两个数字不能直接等同于完整权利要求13的无效概率。权利要求13从属于权利要求11，还继承了源极栅极、不同的源极选择栅极、位置及控制关系等限定，因此完整权13的成功率仍受权11证据链中最弱环节控制。文件也明确提醒这一点。

二、为什么这次可以从原来的约65%适度提高

以前最大的缺口是：

同一 block → 多根串组成 group A → diffusion region → 多根串组成相邻 group B。

旧的 US20090003072A1 虽然已经公开“同一 block + 多个 multi-string groups”，但其奇偶 string-pair groups 是交错的电气分组，不是两个连续空间子区域；US5729491A/US5790457A 虽然具有很好的“group—半导体条带—group”空间关系，却又缺少明确的 same-block/sub-block 层级。此前两篇组合仍存在明显的结构重构和后见之明风险。

而最新 D1 已经直接提供：

  • 一个确定的 BLKi；

  • block 内多根完整 NAND strings；

  • 第一、第二、第三“行”；

  • 每一行均含多根完整 NAND strings；

  • 相邻行之间存在 N 型掺杂区域 312、313；

  • 这些区域还是共源线 CSL 的半导体区域。

逐项比对中，J1～J6基本已经落到同一实施例；J7则明确到“N 型掺杂”，真正剩下的主要是“doped region 是否构成权利要求所称 diffusion region”以及“位于两组之间是否足以对应 separated by”这两个解释问题。

这不是一般性的“多找了一篇 common-source 文献”，而是直接击中了此前最窄的结构缺口。因此从约65%上调到约70%是有实质依据的。

三、当前真正的两个风险点

第一，D1 写的是“N型掺杂区域”，不是逐字写“diffusion region”。

这仍是权利人最有力的抗辩点之一。不能简单说：

doped region = diffusion region

就结束论证。

不过这个缺口已经可以用 US20080067573A1 明显补强。该文件直接公开“impurity diffusion region 109CS”，还明确说明通过 ion implantation + heat treatment 形成，并具有降低源/漏区域电阻的作用。

所以目前更好的创造性逻辑并不是改变 D1 的空间布局，而是：

保持 D1 的 BLKi、多串行以及中间条带312的位置不变 → 根据 D2 的 NAND 共源区工艺教导，以注入和热处理形成该掺杂源条带。

这样不再需要把旧文献的“奇偶交错 group”改造为“连续空间 sub-block”，后见之明风险明显降低。

第二，也是完整权利要求13最大的剩余风险：权利要求11的继承限定。

最新报告实际上已经明确：本轮突破主要解决的是 J，没有重新完成权11全部特征的证据闭环。甚至 D1 的图14虽然存在双 GSL 线索，也不能仅因为“两条 GSL”就直接认定满足权11中“源极栅极”和“源极选择栅极”的全部功能及位置限定。

所以，现在真正限制权13总体成功率的已经不主要是 J，而是权11。

四、当前最优无效路线

如果现在就准备正式无效请求，我建议主线已经应当调整为：

主证：CN102148059A

优先以其攻击 J 的直接公开，同时保留“行≈sub-block、N型掺杂条带≈扩散区域、条带位于两行之间≈由该区域分离”的完整技术解释。

第一备用组合：CN102148059A + US20080067573A1

前者负责：

same block + multi-string rows/groups + group之间的 N 型掺杂区域。

后者负责：

impurity diffusion region + ion implantation + heat treatment + common source。

这也是最新报告明确确定的当前首选组合。

旧的：

US20090003072A1 + US5729491A / US5790457A

可以退居第二梯队，不建议再作为第一主线，因为它仍要解释为什么将奇偶交错电气分组重新组织成连续空间子块。新 D1 已经大幅减少这一跳跃。

五、最终概率

如果只问我现在应当在内部案件评估表中写多少，我建议写：

权利要求13无效成功概率：约70%，合理区间65%～75%。

其中，新增特征 J 本身的无效把握已经达到约75%～85%的较强水平；完整权利要求13的总体概率被权利要求11继承特征的证据完整性压低。

我目前不会写80%。达到 80%以上，需要再满足至少一个条件：要么找到一篇截止日前文件把“multi-string sub-block—diffusion region—adjacent multi-string sub-block”写得更直接；要么把权利要求11全部继承特征与当前 D1/其他主对比文件做完整逐项闭合，确认权11本身不存在新的关键缺口。

与前几轮相比，案件状态已经发生了一个重要变化：J 不再是最明显的短板；下一轮补强的最高收益点，应当转向权利要求11与 D1 的衔接。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：权利要求1已有较强的无效基础，但不能直接套用附件对权利要求11的结论

按照您问题中明确提出的“CN103782344B权利要求1”评估，我认为：在证据、译文和无效理由依法完整提交，并且“源极栅极装置”按权利要求记载的结构、位置及功能解释的前提下，现有材料支持将无效成功可能性评为约80%—90%，倾向于区间中部。

这不是基于同类案件统计得到的概率，而是根据目前证据完整程度、权利要求解释空间和组合论证负担作出的条件性判断。尚未核对完整授权审查档案及实际无效程序卷宗，因此不能将其理解为对最终决定的保证。

目前最值得采用的证据部署是：

事项 本次判断
第一顺位主攻 US20100195395A1单篇攻击权利要求1的新颖性
独立替代路线 CN102148059A单篇攻击权利要求1的新颖性
针对解释风险的创造性备份 US20100195395A1＋CN101651144A／US20090310425A1同族中的适当公开文本，但须根据实际认定的区别特征展开，不能泛泛组合
当前最薄弱的实质环节 将对比文件中的外侧源端选择晶体管，对应为本专利“源极栅极装置”的权利要求解释与功能论证
不应误认的缺口 对权利要求1而言，“三个栅极至少部分环绕多个相应柱”不是其明文限定，不能把这一权利要求11的争点直接移入权利要求1

您上传的文件标题和A—G拆分确实针对权利要求11。以下以权利要求1为主，最后另行说明附件所涉权利要求11的评价。

二、首先确定权利要求1真正要求什么

我核对了授权公报。权利要求1的核心结构可以概括为：

与半导体柱相关联的电荷存储装置串 → 源极选择装置 → 源极栅极装置 → 源极。

其中，源极选择装置与源极栅极装置均须具有控制该存储串通道与源极之间导电的功能。权利要求1没有明文要求漏极选择栅极、三个栅极环绕多个柱，或者整个存储块采用一个共同的源极栅极。后面这些内容不能不经解释就作为权利要求1的必要限制。(专利图像)

因此，权利要求1的主要比对任务是证明：

同一柱式存储串的源侧，已经存在两个不同的、按要求串联布置的栅控器件，而且二者均控制存储串通道至源极的导电。

这与附件针对权利要求11反复讨论的“三个栅极分别环绕相应柱”，不是同一个证明任务。

本次仍以目标专利主张的2011年8月15日优先权日作为保守时间边界，不预设其优先权失效。下述核心证据均有早于该日期的公开文本，因此主攻路线不需要以否定优先权为前提。(专利图像)

三、现有证据应当怎样重新排序

为避免与附件中不同时期的编号混淆，下文重新编号如下。

编号 对比文件及公开日 对权利要求1的主要贡献 当前定位
E1 US20100195395A1，2010年8月5日 柱式电荷存储串；源侧两个不同的TG1、TG2；明确的串联位置；分别连接控制线及关断控制 第一顺位单篇新颖性证据
E2 CN102148059A，2011年8月10日；英文同族US20110194357A1，2011年8月11日 柱式NAND；存储串与共源线之间的两个GST；外侧与内侧GSL位置及不同偏压 独立的新颖性替代证据
E3 CN101651144A，2010年2月17日；英文同族US20090310425A1，2009年12月17日 选择结构环绕柱；下选择结构控制竖直柱侧及水平阱区的反型导电路径 针对源极连接方式及权利要求11几何限定的补强证据
E4 US20100207194A1，2010年8月19日 第三实施例提供独立直线型柱式串和两层下选择栅LSGA、LSGB 备用，不宜继续放在E1之前

E1、E2的公开日期可以由原始公报封面核对；E3、E4的上述公开日期及相应证据定位，也与附件所列记录一致。(专利图像)

**这里最重要的调整，不是继续增加文献，而是把E1从“权利要求11的新发现”重新落实为权利要求1的直接主证据。**附件后半部分已经把E1提升为第一顺位，这一方向值得保留；但附件给出的成功率和“S级”标签仍需要独立审查，不能直接照搬。

E1为什么优于过去的主要候选

E1图13给出的源侧次序明确：

存储单元MC → TG2 → TG1 → 共源线CSL。

正文第[0082]段说明两个源侧器件可以分离并分别操作；第[0086]段还直接记载对GSL1、GSL2施加关断电压。因此，对权利要求1而言，这不是仅凭两个电路符号推测控制功能。(专利图像)

四、权利要求1技术特征比对表

以下采用工作性拆分A—F，不是附件针对权利要求11的A—G。

E1固定采用图13—14的分别控制实施方式；E2固定采用图14的双GST实施方式，例如其中的NS21。表中E2段落号均为中文公开文本CN102148059A的段落号。

权利要求1的技术特征 E1：US20100195395A1 E2：CN102148059A 评价及剩余问题
A：电荷存储装置串 多个MC及电荷存储层144；第[0043]、[0060]—[0062]段 NAND存储单元及电荷存储／俘获层118；第[0077]—[0078]段 两者均有强公开基础
B：该串与包括半导体材料的柱相关联 半导体柱130及沿柱侧壁形成的NAND串；第[0058]、[0061]段 柱113及其P型硅主体114；第[0077]—[0078]段 两者均有强公开基础；无需增加“一根柱只能形成一个串”的限制
C：存在耦合到源极的源极栅极装置 对应外侧TG1器件，其源侧连接CSL；图13、第[0082]段 对应由GSL12控制的外侧GST1器件；图14、第[0106]—[0107]段 结构对应较强，但“源极栅极装置”的解释是核心争点
D：该源极栅极装置控制存储串通道与源极之间的导电 TG1的独立操作及GSL1的关断控制；第[0082]、[0086]段 栅压形成沟道及沟道连接CSL的说明，结合双GST实施例；第[0091]—[0092]、[0095]及[0107]段 E1功能证据更直接；E2须完整说明基础结构与双GST变形的关联
E：另一个源极选择装置位于存储串与源极栅极装置之间 对应TG2；图13中MC—TG2—TG1次序明确 对应由GSL22控制的GST2；图14及第[0106]—[0107]段 两者均较强；不存在把同一个器件重复对应两次的问题
F：该源极选择装置也控制上述通道与源极之间的导电 TG2分别受控，GSL2可施加关断电压；第[0082]、[0086]段 GST2处于同一源侧串联路径，并有对应栅压安排；第[0095]—[0096]、[0106]—[0108]段 E1较强，E2亦有充分论证基础；不宜只用“串联所以必然满足”一句带过

上述柱、存储层和器件结构可以在E1原始公开文本中核对；E2的中文第[0077]—[0078]、[0091]—[0096]及[0106]—[0108]段，也分别支持其存储结构、栅控导电及双源侧器件的对应。(专利图像)

**表中C、D的保留意见，并不意味着缺少第二个源侧晶体管，而是“这个已经存在的外侧晶体管，是否属于本专利权利要求1中的源极栅极装置”。**这是事实公开与权利要求解释之间的区别。

还有一个正式请求书中应当修正的细节：E2中文双GSL实施例主要位于第[0106]—[0108]段，而英文同族相应内容位于第[0107]—[0109]段。中英文段落号不能混用。(专利图像)

五、无效最优方案：单篇主攻，独立替代，条件性组合

1. 第一顺位：E1单篇不具备新颖性

我不建议为了满足“两篇组合”的形式，反而削弱目前已经较完整的单篇路线。

E1的比对应固定为：

电荷存储装置串对应MC串；
源极选择装置对应TG2；
源极栅极装置对应TG1；
源极对应CSL及其源区连接。

这里需要使用的是TG1、TG2晶体管器件，而不是把GSL1、GSL2控制线本身对应为两个“装置”。

证据组织上，以第[0058]—[0065]段说明实体结构，以第[0080]段说明图13—14是前述结构的变形，再以第[0082]、[0086]段证明两个源端器件及其控制。第[0080]段建立了前后实施方式的关联，这比任意拼接不同实施例更有说服力。(专利图像)

**这条路线的优势，是无需先证明本领域技术人员为什么要增加第二源侧器件，也无需证明为什么把平面NAND改造成柱式NAND。**需要集中解决的，是已经公开的器件与权利要求术语的对应。

2. 第二顺位：E2单篇不具备新颖性

E2应作为独立替代理由，而不是只在E1后面列为“进一步佐证”。

固定映射为：

存储单元串 → GST2／GSL22 → GST1／GSL12 → CSL。

中文第[0106]段引出图14双源侧结构，第[0107]段区分靠近共源线的GSL12与靠近存储字线的GSL22，图14则直接示出GST1、GST2。该路线的结构次序不是仅由两个控制线名称推测得出的。(专利图像)

E2的主要证明负担是：把图3—5的实体柱结构、图6的等效电路和图14的双GST变形连成完整论证。附件对这一关联负担已有提醒，尤其不应把未被原文明确标注的实体层号强行赋给GSL22。

3. 创造性组合应当针对“实际剩余区别”，而不是预先机械指定

目前存在两种不同情形：

审理中认定的剩余问题 更适合的两篇组合 组合的作用及边界
E2的双GSL被认为尚不足以明确给出两个分离实体器件及其相应控制实现 E2＋E1 E2提供柱式阵列、源侧位置和控制需求；E1提供分离的双源端器件实现。但这一组合与两条单篇路线内容重叠较多，不能因增加一篇文献就大幅上调概率
“源极栅极装置”被解释为更具体的柱底源极连接控制结构，例如涉及阱区水平导电路径 E1＋E3 保留E1已有的内、外源端器件次序，以E3补充源区—竖直柱的具体导电连接机制；但必须论证源区结构调整及控制方式兼容性

针对当前最薄弱环节预设备份，E1＋E3比单纯叠加E1＋E2更有针对性。

原因在于，E3不仅提供“环绕柱”的文字。其英文第[0070]段还记载，下选择结构的偏压同时形成柱下部的竖直反型区域504B和阱区的水平反型区域504A，从而建立源区与竖直柱的电连接。这个内容与可能出现的较窄“源极连接控制”解释直接相关。(专利图像)

但应明确：

**E3没有因此变成一篇“双源侧独立器件”文件，504A和504B也不能被拆成两个独立栅极。**附件对这一点的提醒是正确的。

因此，正式创造性理由应说清楚保留什么、改变什么，以及为什么作这种改变；不能只写“两篇都是三星的三维NAND，故容易结合”。

最优证据部署可以归纳为：E1单篇主攻，E2单篇替代，E1＋E3作针对解释风险的创造性备份。不是三篇文献任意拼接成一条理由。

六、请求人目前最薄弱的环节

1. 第一薄弱环节：“源极栅极装置”的解释，而非普通的双器件公开问题

专利权人较有力度的抗辩可能是：

对比文件中的两个器件都只是通常的源端选择晶体管；本专利刻意区分“源极栅极装置”和“源极选择装置”，前者具有不同的源连接控制作用，不能仅按照串联位置重新命名。

这一抗辩并非完全没有说明书依据。目标专利第[0021]段确实说明，源极栅极140控制串内第一通道以及衬底中的第二通道，并涉及共同源极连接。(专利图像)

但是，同一段也给请求人提供了一个很重要、应当重点使用的反驳依据：

该段自身区分了“源极栅极140”“第一源极栅极装置170”和“第二源极栅极装置172”。其中串内部分本身就被称为“第一源极栅极装置170”。

由此可以提出如下解释论证：

**不能当然把“源极栅极140”在具体实施例中控制两种通道、服务多个串的全部作用，整体转化为权利要求1中单个“源极栅极装置”的必要限制。**这是基于说明书内部术语区分作出的推论，而不是只说“权利要求没有写，所以说明书一概不用看”。(专利图像)

请求人的最佳论证应当同时完成两个层次：

在解释层面，结合权利要求1和说明书上述区分，说明“源极栅极装置”应如何理解，以及哪些只是具体实施例的进一步安排。

在技术对应层面，证明TG1不是被任意改名，而是其位置、源侧连接及栅控导电功能均与该解释下的权利要求一致。

说明书和附图可以用于解释权利要求，但解释仍应围绕权利要求所确定的保护范围展开。完整授权审查档案中是否另有针对该术语的明确限缩，是目前尚未核实、可能影响结论的重要变量。(国家知识产权局)

因此，这个环节是最薄弱的，但已经不是没有应对依据。相反，目标说明书第[0021]段的内部用语区分，应当成为请求人的重点论证。

2. 第二薄弱环节：把“器件、栅电极、控制线”混为一谈

建议在请求书中严格区分：

对象层级 E1对应对象 应承担的证明任务
栅控器件 TG1、TG2 对应权利要求1中的两个装置
栅电极 对应的选择栅电极162 说明器件的实体栅控结构
控制线 GSL1、GSL2 说明电极连接及施加控制电压的路径

E1第[0089]段分别说明栅电极通过接触结构连接相应控制线。这些对象有关联，但不是同一个对象。(专利图像)

尤其需要避免两个错误：

**一是把“GSL1耦合到TG1”写成“GSL1直接耦合源极，所以满足源极栅极装置耦合源极”。**权利要求对应应落在器件及其导电路径，而不是把栅极导线与源区电连接混为一谈。

**二是混用不同实施方式的GSL编号。**E1早期阵列实施方式中的GSL编号与图13分别控制两个源端器件的编号安排并不完全相同。主比对应固定图13—14的映射，再通过原文建立其与基础实体结构的关联。(专利图像)

这种问题未必意味着实体无效理由不成立，但会给专利权人留下攻击比对严谨性的机会。

3. 第三薄弱环节：附件仍是检索评估材料，不等于已经完成有效的无效请求

附件几组“理由”均标注“专利法第二条”，而实际讨论的是新颖性和创造性。若这只是检索平台的分类字段，不宜据此判断实际请求存在程序问题；但若原样写入正式无效请求书，就存在法律依据与理由内容不匹配的问题。

本案上述主张应当明确落实到：

**单篇新颖性理由——专利法第二十二条第二款；创造性理由——专利法第二十二条第三款。**两者应分别指明所用证据及具体论证。(国家知识产权局)

正式材料还需要完成原始公开文本、公开日、中文译文、附图对应及具体证据使用方式的核对。尤其不能把附件中的检索评语、“S级”标签或成功率直接当作已经成立的证明结论。

目前没有完整无效程序卷宗，故我不能判断有关证据是否已经提交、相关理由是否已经明确提出、是否仍可补充，以及权利人是否已提交修改后的权利要求。这些未核实事项不能默认为全部有利于请求人。

七、如何理解80%—90%的评估，以及附件所涉权利要求11

1. 对权利要求1的分层评价

评估对象 条件性判断
仅以E1提出单篇新颖性理由 约75%—85%；主要不确定性集中于“源极栅极装置”的解释及证据对应
仅以E2提出单篇新颖性理由 约70%—80%；除相同解释问题外，还需较完整地说明实体结构与双GST变形的关联
E1、E2分别提出新颖性理由，并配置有针对性的创造性备份 约80%—90%；这是我对当前授权权利要求1的总体评价
若审理中明确要求更窄的特殊源连接结构，而现有请求没有相应论证 不能继续沿用上述高区间，应重新评估区别特征、组合动机及修改后的方案

这些路线具有共同的解释风险，不能将各路线成功率相加，也不能按相互独立事件计算累计概率。

上述“成功”针对的是当前授权文本中的权利要求1能否按现有范围成立。它不等于全部从属权利要求同时无效，更不等于专利权人任何依法允许的限缩方案都会失败。

2. 对附件实际分析的权利要求11，结论应更谨慎

权利要求11确实进一步涉及多个串、相应柱及三个栅极的至少部分环绕关系。因此，对它仍须单独证明实体栅极与柱的空间关系，不能把权利要求1的功能比对替代过去。(专利图像)

附件把E1评价为全部特征已公开，并将剩余风险主要表述为没有直接使用“surround”一词。我认为这一表述过于乐观。真正需要判断的不是有没有这个英文单词，而是：

所选实施方式中，相关实体栅极是否确实具有权利要求要求的周向关系，以及这些实体栅极如何对应多个串的相应柱。

侧壁设置、制造过程中的填充关系、栅层连接与明确的周向几何，是相互有关但不能直接等同的证据。附件本身早先对“纵向剖面不能直接当成周向形状证明”的提醒，仍有价值。

**因此，对权利要求11，我仍建议E1单篇新颖性主张与E1＋E3、E2＋E3的创造性路线并行，但综合评估宜暂按约70%—85%掌握，不直接承接附件中的高确定性表述。**这一数字同样是有条件的证据评价，不是统计概率。

最终意见

对您明确提出的权利要求1，目前最优主攻已经是US20100195395A1单篇新颖性，而不是继续拼接多篇普通三维NAND文件。CN102148059A应作为独立替代主张保留。

请求人最需要补强的，不是证明“2011年前存在两个源侧器件”，而是证明：为什么E1的外侧TG1，按照本专利权利要求及说明书自身的用语，能够对应“源极栅极装置”。

这一论证应当重点结合目标说明书第[0021]段对栅极140、装置170和装置172的区分，以及E1中两个源端器件的分别控制记载。把这两端的解释与证据准确连接起来，比继续增加只能重复证明双源侧结构的文献，更能提高本案权利要求1无效请求的稳健性。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、总体判断

基于附件中的现有证据，并核对核心文献的原始公开文本和附图，我认为：CN103782344B权利要求16已经具备一条中等偏强的创造性无效路线。以现有授权文本为对象，在证据、译文和具体组合理由依法提交并被采纳的前提下，无效成功概率可评估为约65%—80%。

这是对当前证据强弱的主观案件评估区间，不是基于同类案件统计得出的预测值。本次没有取得实际提交的无效请求书、完整审查档案、优先权文件和专利权人答辩，因此不能把上述区间理解为对具体在审案件结果的保证，也不能外推为整件专利或任何修改后权利要求均会被无效。

当前最优证据组合应当调整为：

CN102148059A＋US20090267128A1，以不具备创造性为主攻理由。

其中，CN102148059A主要承担垂直柱状存储阵列及源极侧两个串联器件；US20090267128A1主要承担块间导电接触、衬底共用源区及源极电位供给。前者的图14与后者的第[0147]—[0149]段、图23及第[0190]—[0191]段，是这条组合最值得集中使用的证据。(专利图像)

需要首先修正附件中不同轮次结论之间的关系：附件前半部分认为O仍是明显缺口，后半部分已经找到US20090267128A1，并记载了块间接触插塞向共用源扩散层提供源极电位的内容。评估当前整体证据时，不能继续停留在前半部分“O基本没有解决”的状态。

但也不能反向夸大为“所有问题已经毫无争议地解决”。现在最薄弱的实质环节，是O中“块群之间”的准确对应，以及这一共源接触布局与双源端器件结构结合的技术理由和兼容性。

二、先确定权利要求16到底要求什么

1. 不能把权利要求16简单当作权利要求1的重复

按附件的N—R拆分，权利要求16同时要求两个层面的结构：

**阵列层面：**多个块，每块多个串，串对应从衬底延伸的半导体柱；还存在位于块群之间、耦合衬底并用于偏置共用源极的导电部件。

**串内器件层面：**漏极选择装置位于存储串与数据线之间；源极选择装置和源极栅极装置位于源极侧，而且后者在前者与共用源极之间，两者控制柱与共用源极之间的导电。

因此，仅证明“垂直NAND已知”“两个源端晶体管已知”，不足以完成权利要求16的无效论证；反过来，仅证明“块间存在共源接触”，也不足以证明整个权利要求不具备新颖性。

2. 不宜把说明书中的较窄实施方式直接加入权利要求16

核对授权权利要求可以确认：

  • 权利要求17才进一步限定p型衬底及其中的n+扩散区域；

  • 权利要求19才进一步限定导电部件具有从衬底突出的壁形状；

  • 权利要求16没有明确要求特定材料、特定偏置数值，或者说明书实施例中全部具体控制时序。(专利图像)

这对无效评价很重要：不能因为对比文件使用接触插塞X，而不是画出与实施例完全相同的连续导电壁，就直接认定没有公开权利要求16的“导电部件”。

同样，权利要求16对源极选择装置和源极栅极装置的区分，必须落实到两个不同器件的串联位置及控制功能，不能只比较名称是否分别叫“source select”和“source gate”。我认为，以D1中不同位置的两个GST分别对应这两个器件，具有较强的技术基础；但应当把位置和作用完整写出，而不是仅作名称替换。(专利图像)

三、当前最优无效组合及其理由

为避免与附件各轮报告中的编号混淆，以下重新编号。

编号 对比文件 公开日 本次建议承担的证明任务
D1 CN102148059A 2011年8月10日 N、P、Q、R的主要证据；尤其是图14中同一NAND串源极侧的两个串联GST
D2 US20090267128A1 2009年10月29日 O的主要证据；尤其是块间接触插塞X、衬底共用源扩散层和源极电位供给

D1的公开日可从中国申请公开公报首页确认；D2的2009年申请公开文本也明确早于2011年8月15日。这里采用的是实际公开日，不是申请日或优先权日。D1虽然只早五天，但在这一时间基准成立的前提下，不能仅因时间接近就降低其现有技术资格。(专利图像)

本次仍按附件使用的2011年8月15日之前公开这一界限评价，不假定目标专利的优先权失效。

1. D1的优势：双源端结构已经有明确、可定位的公开

D1中国公开文本第[0106]段说明，图14是在图6存储块结构基础上的变化：每个NAND串的字线与共源线之间设置两条地选择线。图14进一步清楚画出源端两个GST的串联位置。第[0107]—[0108]段又区分靠近共源线和靠近字线的两条地选择线，并说明采用不同电压抑制源侧栅致漏极泄漏。(专利图像)

针对权利要求16，适宜的对应是：

存储单元串 → 内侧GST2，对应源极选择装置Q → 外侧GST1，对应源极栅极装置R → 共源线CSL。

这比从多篇文献中分别寻找两个源极器件更有说服力，因为两个器件的同串关系、前后位置及栅极控制，已经处于同一明确方案中。

还要注意，中英文同族的段落号并不完全相同。正式请求书采用CN102148059A时，图14相关文字应引用其第[0106]—[0108]段，不能把英文同族的段落号直接搬入中文文件引用。(专利图像)

2. D2的优势：不是一般“有CSL”，而是位置、连接和功能同时公开

D2第[0147]—[0149]段提供的证据，比普通源线文献强得多：

需要证明的关系 D2的相应公开
导电部件是什么 接触插塞X；可采用半导体、金属或叠层结构
位于哪里 两个存储块之间
下端连接哪里 半导体衬底中的共用源扩散层
上端连接哪里 源线STL
实际作用是什么 向源扩散层供给源极电位，使其电位稳定

上述内容集中记载于原始申请公开文本，并非只能由电路常识推导。(专利图像)

此外，D2第[0190]段及图23把接触插塞X放入多个块BK<0>、BK<1>……BK的整体布局中；第[0191]段还允许部分块间区域不设置这些接触插塞。这使其明显强于仅有“相邻两个串之间的接触”的文献。(专利图像)

因此，对“偏置共用源极”这一功能，目前已经没有必要机械增加第三篇“源线驱动器”文献。D2已经明确说明接触插塞供给源极电位，争议应集中在其布局与权利要求的对应，而不是继续争论一根源极导体是否只能导电、不能用于偏置。

3. 为什么这条组合优于附件中的其他路线

组合路线 我的评价 原因
D1＋D2 当前首选 两者都是三维垂直存储结构；双源端器件与块间源极接触分别有明确依据
D2＋D1，反向选择起点 适合单独列为备位论证 保留D2的块间共源架构，再论证引入D1双源端控制；与上一行是同一证据对，不应重复计算“成功率”
US20110002178A1＋D2 有价值的备选 附件记载前者第[0039]段有可选源端串联双晶体管方案，但正式使用前仍宜进一步核定该可选方案与柱结构实施方式的联系
D1＋US20100014350A1 退居次选 后者虽然明确块间源接触，但属于平面NAND，增加了向垂直阵列迁移的论证负担
多篇日韩或中文源线文献拼接 不宜作为第一顺位 容易分别证明了“源接触”“块”“偏压”，却没有证明同一部件的完整空间和功能关系

关于US20110002178A1的可选双源端方案及US20100014350A1的平面块间接触，上述评价依据附件已经整理的原文定位；本次独立核验重点放在D1、D2，不将全部备用文献一概表述为已经重新完成逐页核验。

四、权利要求16技术特征比对表

下表将O进一步拆分，以便区分“已有明确公开”和“仍需要解释论证”的部分。

特征 权利要求16的要求 主要对应证据及定位 客观评价
N-1 多个块，每块包括多个串 D1第[0063]段明确多个存储块BLK1—BLKz，每块具有多个垂直NAND串；第[0078]段进一步说明块内多个柱和多个串 强公开，不再是主要缺口
N-2 每串包括与从衬底延伸的相应柱相关联的多个电荷存储装置；柱包括半导体材料 D1第[0067]段的柱113及含P型硅的表层114；第[0075]—[0077]段的NAND串、电荷存储层118及存储晶体管 强公开；应对应包含半导体表层的整个柱，不能把绝缘内芯单独当作半导体柱
O-1 存在导电部件 D2第[0147]—[0149]段的接触插塞X及其可用材料 强公开
O-2 导电部件耦合到衬底 D2接触插塞下端连接位于半导体衬底中的源扩散层 强公开；与衬底内源扩散区连接具有直接结构依据
O-3 导电部件位于多个块的群组之间 D2第[0147]段的块间接触；第[0190]—[0191]段及图23的多块布局、周期或非必然周期配置、部分区域可不配置接触 较强，但仍有“块间”与“块群间”的解释问题；不宜直接写成毫无争议
O-4 导电部件经配置以偏置多个串的共用源极 D2第[0148]段明确接触插塞向共用源扩散层提供源极电位并稳定其电位 强公开，不再只是固有功能推断
P 漏极选择装置与相应柱关联，位于存储串与数据线之间 D1第[0073]—[0074]、[0078]、[0084]段及图6、图14：串顶端SST与位线BL连接 强公开
Q 源极选择装置与相应柱关联并耦合到相应串 D1图14靠近存储单元的内侧GST2；第[0106]—[0107]段区分其所在的字线侧位置 强公开
R-1 另有源极栅极装置，位于源极选择装置与共用源极之间 D1图14靠近CSL的外侧GST1，位于GST2与CSL之间 强公开，不是用同一个晶体管重复对应Q和R
R-2 两个源端装置实质控制柱与共用源极之间的导电 D1图14串联拓扑，结合第[0106]—[0108]段对两级地选择栅的控制 较强的结构及功能依据；正式论证应解释两级器件如何控制同一源端路径，不能只说“有两个栅”

D1关于块、柱、存储层和串两端选择器件的定位，可以直接在中国申请公开文本中核查。(专利图像) D1双源端器件的依据是图14及第[0106]—[0108]段。(专利图像) D2的O-1、O-2、O-4集中见第[0147]—[0149]段，O-3的整体布局见第[0190]—[0191]段及图23。(专利图像)

这张表支持的是一条较强的创造性组合，而不是证明D1或D2任何一篇已经完整破坏权利要求16的新颖性。

五、无效请求中最值得采用的论证方式

1. 主位：从D1出发，解决共源连接及电位稳定问题

我建议将相对于D1的区别，尽量收敛为：

在多个块的群组之间设置与衬底共用源区耦合、用于给共用源极提供偏置的导电部件及其空间配置。

技术问题不宜直接写成“如何在块群之间设置导电部件”，因为这种表述已经把待证明的布置方式放入了问题。更适宜的表述是：

如何在多块垂直NAND阵列中改善共用源极的电连接和源极电位稳定性。

这一问题与D2的教导有实际联系。D2不仅给出接触插塞的位置，还解释了源电位不稳定的问题，并明确说明通过接触插塞向源扩散层供给电位、稳定源电位。这样，D2承担的不只是“区别特征出处”，还包括为什么采用该区别结构的技术理由。(专利图像)

进一步，D1第[0088]段本身允许源侧掺杂区域通过衬底有源区连接，或者经接触连接至上层再实现公共连接。这可以用于说明：**D1并不是排斥共源互连的结构。**但该段仍不能独立证明跨块布局已经完成，更不能取代D2的块间位置证据。(专利图像)

正式论证必须接着说明，采用D2接触结构后，共源偏置的传递路径仍是：

外部源线 → 块间导电接触 → 衬底共用源区 → 外侧源端器件 → 内侧源端器件 → 存储串。

关键是证明新增的是共用源极连接路径，而不是绕过两个源端器件另接一条旁路。

2. 备位：从D2出发，解决源端隔离和泄漏控制问题

反向路线也有价值：

保留D2已经明确公开的块间共源接触架构，将其源端控制结构按D1图14的教导设置为两级串联源端器件。

这条路线的技术理由可以围绕源侧泄漏和非选串隔离展开。D1第[0107]—[0108]段区分两个源端栅的位置与电压，并将其与减小源侧栅致漏极泄漏联系起来，因此不只是抽象地说“多加一个晶体管更好”。(专利图像)

**两条路线应分别写明起点、区别特征、技术问题和结合方式。**不要仅在请求书末尾写一句“D1、D2可以任意结合”，让审查机关替请求人构建攻击逻辑。

六、请求人最薄弱的环节

（一）最薄弱的技术特征：O-3“块群之间”

这是当前仍应保留风险折扣的第一处。

D2明确的是“块之间”，并给出了多个块中的接触配置；目标权利要求使用的是“多个所述块的群组之间”。二者高度相关，但不能不作解释就直接画等号。(专利图像)

专利权人可能提出的有力抗辩是：

D2只是相邻两个块的接触布置，并未公开具有目标意义的块群划分；请求人是在看到本专利后，人为把若干块重新归组。

对此，请求人有两项较好的回应依据。

**第一，目标专利自身的图2、图3并没有把该导电部件描述成必须位于一种完全独立、具有特殊控制功能的“超级块群”之间。**说明书明确，五个块通过空白空间或导电部件相互分离，图3还具体示出块210、212之间的导电部件。因此，专利权人若主张非常狭窄的“块群”含义，需要有目标专利本身的依据，而不能只靠口头增加限制。(Google Patents)

**第二，D2不是仅有两个孤立块。**其图23和第[0190]—[0191]段涉及多个块中的接触分布，并允许部分块间区域不布置接触，能够支持进一步论证接触配置与块集合之间的关系。(专利图像)

但是，我不会把第[0191]段夸大成“明确公开每两个块组成一组”或者“明确公开与目标完全相同的分组周期”。这一部分仍属于需要完成的比对解释，而不是可以无条件标记为完全相同的原文字句。

（二）最薄弱的整体论证：结构能够组合，不等于已经证明有理由这样组合

即使各个特征都能找到出处，专利权人仍可能指出：

D1的重点是串选择和擦除控制；D2的重点是跨块源扩散层的电位稳定。把两者结合，是否改变原有块选择、源极隔离或衬底偏置关系？

这是比“两个名称不同”更实质的抗辩。D1确有不同源端栅的电压控制，D2则涉及共用源扩散层和跨块接触配置，两者不能仅凭“都属于3D NAND”就省略电连接说明。(专利图像)

请求人应当至少把以下三个问题说明白：

需要回答的问题 应当达到的论证程度
加入块间接触后，共源电位传到哪里 明确源线、接触、衬底源区与源端器件的连接顺序
是否旁路或取消原有串选择功能 说明两个源端器件仍串联于柱—共源导电路径中
是否必须改变原有块控制原理 区分源极连接改进与栅极选择控制；不能无依据宣称所有读写擦除条件完全不变

因此，当前最需要补强的不是再找十篇“有源极线”的专利，而是把这两篇核心文献形成一条不依赖事后拼接的完整技术论证。

（三）次一级风险：D1的基础柱结构与图14方案必须建立清楚联系

专利权人还可能质疑，请求人从图3—图5抽取柱和电荷存储层，又从图14抽取两个GST，是不是拼接不同实施例。

这一抗辩并非没有回应：D1第[0083]段将图6与图3—图5的存储块联系起来，第[0106]段又明确图14是在图6存储块基础上的变化。**这条承接关系比没有文字联系的实施例拼接稳得多。**正式请求书应把它直接写出。(专利图像)

（四）最需要立即核查的程序问题：附件中的法律依据标签

附件各轮“理由”反复标注为：

“专利法第二条：授予专利权的发明创造应符合的要件。”

但其正文实际上在做现有技术公开和创造性组合分析。

**第二条本身可以作为法定无效理由之一，但不等于它可以替代第二十二条第三款的创造性判断。**本案建议主攻的是“不具备创造性”，法律依据应明确落在专利法第二十二条第三款；只有具备完整单篇公开证据时，才另行提出第二十二条第二款的新颖性理由。(国家知识产权局)

这里必须区分两种情况：

**若只是检索平台的分类标签错误：**应修正标签和最终请求书，不必据此认定无效请求已存在程序障碍。

**若实际提交的请求书也只写第二条，没有明确创造性理由、证据分工和组合方式：**则可能比某个技术特征的争议更危险。但本次没有看到实际请求书，不能认定这种风险已经发生。

现行实施细则第六十九条要求结合证据具体说明理由并指明依据；第七十一条规定，请求人可在提出无效宣告请求之日起一个月内增加理由或补充证据，逾期的可以不予考虑。不能误把这一期间起点写成收到受理通知之日，也不能假定到口审时再重新组织全部组合当然会被接受。(国家知识产权局)

此外，附件中的分析报告不是D1、D2原始公开文本的替代品。作为提交准备，至少应当把原始公报、公开日期页、采用的段落和附图、必要的中文译文以及特征对应关系整理为正式证据包。

七、概率为什么是65%—80%，而不是更高或更低

支持中等偏高评价的因素

目前已经不再是“几个孤立概念分别已知”的证据状态：D1的同串双源端结构较清楚，D2的块间接触、衬底连接与电位供给又集中出现在同一技术方案中，且两者均处于垂直三维存储结构的语境。附件早期依赖平面NAND补块间接触的迁移负担，因D2的加入而明显减轻。(专利图像)

不宜给到90%以上的因素

剩余争议不是完全无关紧要的措辞差别。“块群”的解释可能影响O-3的对应；双源端控制与跨块共源结构的结合仍需要论证；目前又没有审查档案和专利权人答辩可用于检验这些解释。此外，专利权人在无效程序中可以在不扩大原保护范围的条件下修改权利要求，因此“授权权利要求16不能维持”与“围绕该主题的任何收窄方案都不能维持”不是同一判断。(专利图像)

据此，我的评估可以概括为：

评价对象或情形 判断
按当前授权文本，以D1＋D2形成完整创造性理由，证据程序完备 约65%—80%，中等偏高
“块群之间”被作较窄解释，且请求人未能补足分组对应或结构兼容性论证 可能降至约45%—60%
仅凭现有某一单篇直接主张权利要求16不具备新颖性 目前没有形成稳妥的完整证据链，不宜作为主攻
专利权人修改后能否维持更窄权利要求 须以具体修改文本重新评估，不能直接套用上述区间

这些区间体现的是不同论证前提下的风险变化，不能相加，也不能把备位组合当作一项独立概率再叠加。

最终结论

当前最优组合是CN102148059A＋US20090267128A1，主攻创造性，反向选择D2为起点的论证可以作为备位。

技术特征层面最薄弱的是O中的“位于多个块的群组之间”；整体无效论证最薄弱的是这一布局与双源端器件方案结合的动机及兼容性，而不再是“有没有共源偏置”或“有没有两个源端器件”。

**程序层面最需要先核查的是：实际请求书是否已正确提出第二十二条第三款的理由，并在适用期限内明确了这两篇文献的组合和具体证据。**附件后半部分已经找到足以改变评估的强证据，下一步的价值主要在于把它转化为准确、完整的请求理由，而不是继续增加证明同类零散要素的文献数量。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、总体判断：有较强的无效基础，但还不能视为“稳胜稿”

针对授权公告文本中的原权利要求11，以这份请求书列明的三组组合及目前的论证为限，我将无效成功的可能性评估为约65%—75%，以70%左右作为工作判断。

这个区间是基于证据覆盖程度、权利要求解释风险及组合论证强度作出的主观案件评估，不是统计模型计算出的胜诉率。它以对比文件及必要中文译文依法、及时提交为前提，也不包含专利权人进一步限缩权利要求后的结果。本次附件是无效理由书，未包含完整审查档案、既往无效决定及实际提交回执，相关程序状态不能据此确认。

关于是否存在缺陷，结论是：存在，但主要不是“选错文献”“没有两个源侧栅”或者“公开日晚于优先权日”之类的基础性错误，而是部分关键推论尚未得到与其结论强度相匹配的证明。

我的排序仍然是：

评价路径 当前强度 最值得保留的优势 主要风险
组合一：D1 CN102148059A＋D2 CN101651144A 中高，最优主组合 D1已有双源侧栅及不同偏置，D2明确提供环绕结构和柱脚—阱表面的反转源通路 将D2局部结构用于D1后，如何保持分组、源通路及上下栅控制关系，仍可证明得更具体
组合二：D3 US20100207194A1＋D2 中等，适合作为第一备选 D3第三实施例已有直线串、部分环绕的双下选择栅 D2源接口与D3增强型／耗尽型阈值选择机制的配合，尚未落实到具体可工作的配置
组合三：D4 US20100195395A1＋D3 中低至中等，适合作为第二备选 D4有两个独立引出的源侧栅，D3有直线分柱及周缘栅结构 实际移植涉及柱分隔等配套改造，不只是改变栅的外形；且更依赖对“源极栅”的宽解释

上述组合及其先后顺序与附件一致。三条路径存在共同的解释前提和重复使用的证据，不能把它们当作三个相互独立的成功机会进行概率叠加。

二、先明确：这份稿件已经解决了哪些重要问题

1. 对比文件的时间基础没有发现问题

我核对了四份公开文本的扉页：D1公开于2011年8月10日，D2公开于2010年2月17日，D3公开于2010年8月19日，D4公开于2010年8月5日，均早于本专利记载的2011年8月15日优先权日。D1仅提前五天，并不会因此丧失作为现有技术的资格；不能把“间隔很短”本身当成证据缺陷。

请求书适用2008年修正的《专利法》评价创造性，同时引用现行《专利审查指南》的做法，也未发现明显错误。第559号公告所附过渡办法及第84号令，能够支持其关于实体法适用和2026年现行审查规则的基本表述。

2. “同一串上的两个源侧栅”不是当前的核心证据缺口

D1第[0106]—[0108]段确实公开两条地选择线，区分靠近共源线与靠近存储字线的两个栅级，并给出不同偏置。附件第41页的图14，也能直观看出“存储单元—GST2—GST1—CSL”的串联顺序。因此，不能再把组合一评价为“需要请求人凭空增加第二个源侧栅”。

D3第三实施例也确实是直线型NAND串，而不是将U形串的两个顶端错误解释为源端、漏端；其LSGA和LSGB为两个不同高度的下选择栅。D4第[0082]段则明确给出GSL1、GSL2分别控制TG1、TG2的实施方式。请求书在这两点上的取证和实施例选择是有原文依据的。

3. D2的价值不只是“有一个下选择栅”

D2说明书第10/23页明确记载选择栅与立柱之间的周向围绕关系；第13/23页则明确说明：最低栅偏置形成柱脚竖直反转区504B及阱表面水平反转区504A，从而连接立柱与源区。这是真正能够补强本案源极栅结构和功能关系的证据，而不是泛泛的“源线已知”。

因此，我不认为目前需要推翻三组组合、重新从头检索。主要工作应当从“继续增加文献”转向“把主组合的解释和实现关系证明扎实”。

三、最重要的共性风险：“源极栅耦合到源极”的解释还需要进一步收紧

1. 原稿的方向合理，但其结论仍可以受到有针对性的质疑

请求书以本专利表1中源极栅约5V、共源部件及硅阱约0V为依据，说明“源极栅耦合到源极”不能被解释成栅导体与源极导体直接短接。这一反驳是有力的，原始授权文本也支持这些不同电位。

但需要区分两个判断：

“耦合不要求金属短接”，不等于“任何位于源端串联通路上的栅，都当然满足这里的耦合限定”。

原稿并非完全没有正面解释，它已经提出“栅电极—栅介质—受控沟道—源端接入”的核对方式。尚可加强之处在于：为什么这一解释完整保留了权利要求中“耦合到源极”的含义，而没有把它完全吸收到后面的“控制柱与源极之间导电”之中。

专利权人比较有力的反驳，不会是“栅必须与源线短接”，而可能是：

本专利的“源极栅”结合说明书具有特定的源接入作用；请求人把它泛化成普通源侧选择晶体管的栅，弱化了该术语的结构和功能内涵。

**这是一项需要解决的解释争议，不代表专利权人的窄解释必然成立。**授权权利要求11确实没有明文写入水平沟道、特定阱掺杂或表1的读取电压，不能直接将整套实施例条件自动并入。

2. 三组组合承受这一风险的能力不同

组合一、二已经以D2的504A／504B结构，针对较严格的源极栅解释作了备位论证；组合三则明确以权利要求11不额外要求横向受控通道为前提，且没有将D2纳入该组合。所以，一旦合议组接受某种较窄的源接入解释，组合三会比组合一、二明显被动。

我的建议是把这一部分整理成两层清晰立场：

主位解释说明权利要求实际要求的最低结构、耦合和控制关系，并逐项说明为什么D1中的对应关系满足它；备位解释则明确接受何种附加理解，并由D1＋D2完成对应。不要在不同章节反复使用“不能引入说明书特征”，却没有集中回答该术语本身为何应作如此解释。

还应核查授权审查档案，确认申请人是否曾经通过某种特殊源接入关系区分现有技术。当前附件不包含该档案，不能预设其中没有不利于请求人的解释材料。

四、组合一：主组合选得对，但还可以把“如何结合”证明得更具体

1. 它的优势在于不需要新增源侧控制级

原稿已经正确区分：双源侧栅来自D1；D2提供环绕构造以及最低栅对柱脚、阱表面源通路的控制。不存在用D2的一块下选择板重复对应两个物理栅的问题。

我进一步核对D1第[0092]、[0095]—[0096]段，其已经说明栅偏置诱导的沟道与共源掺杂区之间的连接。这使D1与D2的结合，比“一个普通垂直串加上完全不同的源接口”更自然。

2. 剩余薄弱处不是“没有结合动机”，而是局部改造后的关系仍主要靠文字推论

请求书第12页已经提出：保留D1各行的独立地选择线，只采用D2的局部围柱结构和源接入机制，不将D2整块下选择板照搬后短接所有行。这是一条合理的实现路线。

但若专利权人针对这一点展开争论，仍可以追问：

采用D2的最低栅及水平反转连接后，最低栅的覆盖范围、行间分割位置、源区接入位置分别在哪里？这些安排为何既能形成源通路，又能保持D1原有分组偏置？

原稿回答了“原则上可以同时实现”，尚未以局部结构对应把这一点展示到足够直观。附件第41页是D1的电路关系，第42页是D2的源通路结构，二者各自成立，但尚不是结合后关系的直接展示。

**这不是要求无效请求人制造样品或完成工艺验证。**更有效的补强，是增加一份明确标注“结合分析示意、非原始附图”的局部对应说明：哪些部件沿用D1，哪些局部关系采用D2，电极分割是否影响源通路，以及上下两栅分别控制哪个沟道区段。

此外，D1已经具有具体的可工作结构，因此客观技术问题不宜让人误解为“D1原本没有可用的柱式栅配置”。可以论证采用同类已知结构作为具体实现或替代，但应避免把D1说成一个等待D2才能实施的抽象电路。

我的判断：组合一的问题属于可补强的证明不足，不是结构性失败。

五、组合二：最薄弱的是阈值选择机制与新源接口的配合

这一组合比组合一需要更谨慎。

D3的两层下选择栅并非只有“两个独立栅”这一层含义。其第[0233]—[0234]段对不同柱组配置了增强型、耗尽型选择晶体管，两层栅参与阈值选择。请求书也承认，引入D2源接口后，不能无需设计地照抄D3全部阈值和原有译码条件。

这里存在一个需要正面回答的技术问题：

D3中最低LSGB所控制的柱侧沟道能够导通，并不自动证明采用D2接口后，该栅在同一选择状态下也能形成所需的阱表面水平反转通路。

例如，某些柱组依靠耗尽型器件在较低栅压下导通时，移植后的水平源通路是否也导通？若需提高最低栅电压，其余柱组的选择性怎样保持？若需改变阈值或控制方式，改动依据及具体配合是什么？

这并不证明组合不可行；它说明“两个栅仍然物理存在”还不足以完成对组合后可预期工作的证明。

原稿目前的主要回答是：可以调整栅压和阈值，且权利要求11没有限定具体的阈值真值表。这个回答有一半是正确的——确实不必保留D3的每一个参数和全部附加优点；但另一半仍须证明：

为什么该调整在本案所需的范围内是有现有技术依据、可合理预期的配合，而不是请求人根据目标专利另行提出的设计。

因此，组合二最有效的补强不是继续强调“权利要求没有限定阈值”，而是给出至少一种有依据的配合方式，把最低栅源通路形成条件、上方选择栅状态及串访问关系一起解释清楚。

这是组合二当前最实质的薄弱环节，也是我不将其与组合一评为同等强度的主要原因。

六、组合三：不是必然不能结合，但实际改造幅度大于“环绕外形替换”

1. 原稿已经承认改造涉及柱分隔

请求书将备位区别主要确定为三类栅的“至少部分环绕”形态；但在具体结合方案中，又采用D3的绝缘分柱，将D4原柱两侧的逻辑串实现为各自独立的半导体柱通路。第33页还明确承认，不保持D4原柱实体及全部局部几何不变。

这与D4图3所示的原始柱侧结构相比较，确实不只是给原来的栅“弯一下形状”。

需要特别说明：**这并不意味着第二步的区别特征必然认定错误。**权利要求本身与D4的区别可能仍主要在环绕关系；但是，为取得这一关系所实际采用的配套改造，还必须在第三步中得到充分论证。

2. 当前论证对“为什么作这一组改造”的证明仍不够强

原稿提供了两类理由：D4关注立体器件制造可靠性、避免填充空洞；D3提供密集孔式阵列和分柱结构。随后主张保留D4的逻辑串联顺序、分组及独立引线。

这些内容可以支持两者属于相关技术，但还留下一个容易被攻击的问题：

为取得栅对柱的部分包围，为什么技术人员会选择同时改变柱分隔及局部器件实现方式？这种配套改造与所依据的制造可靠性问题之间，有多直接的联系？

“D3提供了一种可制造结构”与“技术人员有充分理由据此改造D4”，不是同一结论。

同样，“权利要求11是设备权利要求，没有限定制造顺序”只能说明制造顺序不是直接的权利要求限定，不能据此把制程差异对结构组合难易程度的影响全部排除。

所以，组合三可以保留，但不宜在正文中与组合一同样强势地反复宣称“完整、直接、无需创造性劳动”。它更适合作为在较宽权利要求解释下的补充路线。

七、原稿中有一处应当明确修改的法律论证措辞

请求书在组合二的回应中写道：

“只有具体技术矛盾或不可实施性才能动摇本组合……”

这一表述过于绝对。

**专利权人不需要证明组合“不能实施”，才有可能成功反驳创造性无效理由。**请求人提出的区别识别、技术问题或结合启示存在实质不足，同样可能导致该项无效理由不成立。创造性判断要求证明现有技术提供了取得目标方案的技术启示，而不仅是证明两项技术并非绝对不能组合。(国家知识产权局)

建议改成：

D3对U形方案的相对优选，本身不足以否定其明确公开的直线型实施例。对于该直线型实施例与D2的结合，仍应结合具体技术问题、源接口作用及实施配合，判断是否存在充分技术启示。

这能保留原稿反驳“优选U形即反向教导”的有效部分，又避免把举证门槛不当地推给专利权人。

类似地，应避免让“权利要求没有限定特殊参数”“没有证明预料不到的效果”成为独立的无创造性理由。这些内容可以反驳某项具体抗辩，但不能替代请求人自身的显而易见性论证。

八、证据和程序方面：存在需要核对的风险，但不能仅凭这份附件认定已经违规

1. 理由书中的引文和链接，不等于完整证据提交已经完成

附件有证据目录、公开文本来源、关键段落定位及附图节录，这些安排是有价值的；但它本身不能证明D1—D4公开公报及相关材料已经作为证据依法提交。

应对照实际提交清单核查，而不是只检查这份Word文件。也不能反过来，仅因理由书正文没有请求人身份、签章或缴费信息，就断言请求不予受理——这些可能在另行提交的请求书和手续材料中。

2. 英文证据的中文内容，应覆盖所有实际承担证明作用的部分

目前D3、D4有不少英文原文及随后的中文译文，但也有一些关键段落主要以中文概括方式引用，例如阈值配置、阈值调整及接触引出等。中文分析概括是否足以作为相应原文的译文使用，存在不必要的争议空间。

规则允许只提交外文证据的部分中文译文，并非必须全文翻译；但没有提交译文的部分，原则上不作为证据使用。因此，最稳妥的做法是单列“实际引用部分中文译文”，覆盖结构、功能、实施例承接关系和结合启示，而不只翻译最终结论句。单列译文是降低争议的做法，不是说正文内的规范译文当然无效。(国家知识产权局)

3. 补充理由和证据要结合实际期限处理

新增无效理由、补充证据及其具体说明，通常涉及提出无效请求之日起一个月的期限，逾期另有特定例外；外文证据译文原则上适用该证据的举证期限。不能预设后续任何阶段都能自由增加新组合。(国家知识产权局)

另外，2026年现行规则明确涉及以相同或实质相同理由、证据再次提出无效请求的限制。若此前已有相关无效决定，需要核查；目前多次修改研究报告这一事实本身，并不等于触发一事不再理。(国家知识产权局)

九、提交前最值得修改的内容

我建议保留现有主次顺序，集中完成下列修正，而不是继续把理由书写得更长：

优先级 修改事项 目的
最高 集中完善“源极栅—源极耦合—导电控制”的正面解释，并核对审查档案 稳定三组组合共同依赖的解释基础
最高 对组合一补清最低栅覆盖、分组分割、源区接入及上下栅控制关系 将最强路线由“合理文字推论”推进为直观、可核验的对应
高 对组合二补充一项有依据的阈值／偏置配合说明 回答源通路形成与原有选择机制如何共存
高 调整组合三对配套改造幅度和结合动机的论证 避免用“只是环绕形态”淡化实际柱结构改造
高 删除“只有不可实施性才能动摇”等绝对化表述，并核查证据、译文与期限 避免不必要的法律逻辑和程序风险

还有一项策略性完善，而非必然缺陷：原稿有时认为，在通常解释下D1或D3本身已经覆盖相应限定。若请求人确实准备坚持“单篇已完整公开”，应把该立场另行整理清楚；只有达到单篇直接、无疑义公开全部技术关系的程度，才考虑明确提出新颖性理由。不能一方面需要第二篇文件补足关键关系，另一方面又把单篇完整公开作为既定事实。当前附件正式列明的仍是三组创造性理由。

最终结论

这份无效请求值得继续推进，D1＋D2作为主组合是合理选择。已经发现的证据足以对权利要求11构成实质威胁，不属于仅靠名称对应、零散拼接的薄弱请求。

但原稿仍有三项决定性的改进空间：

第一，源极栅的解释必须比“不是短接”更完整；第二，组合后的可工作关系必须比“可以调整”更具体；第三，不能用“对方未证明不能结合”替代请求人证明“为什么会这样结合”。

因此，当前我维持**约65%—75%、中心约70%**的评估。这个判断针对的是原授权权利要求11，并不意味着权利要求12—15或其他权利要求会自动随之无效，更不意味着专利权人通过允许的进一步限定后必然不能保留较窄保护范围。(国家知识产权局)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

**我的判断是：针对现有授权文本的权利要求16，当前以不具有创造性为由宣告无效的成功可能性约为65%—75%，中心判断约70%。**已经值得推进，但尚不足以评为“基本稳胜”。

最优策略仍以 CN102148059A＋US20090267128A1 为核心。不过，本次核验发现，附件没有充分利用 CN102148059A 的另一实施方式；调整后，可以明显减轻原方案的结构适配争议。目前最薄弱的环节，是证明本领域技术人员为什么会采用特定的“块群之间共源接触”布局，而不只是证明这种布局能够被拼出来。

这一概率是案件判断区间，不是统计胜率。评估以2011年8月15日优先权有效、有关证据及组合能够依法提出、权利要求16维持现有文本为前提；未纳入尚未提供的审查档案、既往无效决定及专利权人答辩。授权权利要求16及相关附图已经核对。CN_103782344_B.pdf

本次最有价值的发现，是D1本身已经提供了更接近D2的源区结构。

附件的主论证基本围绕D1的图14，以及与之关联的条带状源区311—314展开，因而反复担心：加入D2的共源接触是否需要重构源区、破坏柱体与衬底的连接。

但D1原始中国公报还明确记载：

  • **第[0118]段、图19—20：**柱下设置板式导体315，该结构承接图4—17所述存储块。
  • **第[0128]段：**在这一实施方式中，每个NAND串可以包括至少两条地选择线GSL。
  • **第[0129]段：**两条或更多地选择线可以施加不同电平。
  • 第[0119]—[0127]段还给出了这一结构自己的擦除操作说明。

这些内容位于D1的PDF第16—18页，图19—20位于第38—39页。**因此，“板式共源区＋同串双源端器件”具有D1自身的明确文字承接，不需要请求人自行把两个无关实施例拼接起来。**但应准确说明：图19—20单幅图没有直接画出两级源端器件，双级依据来自上述文字及其对图14的承接。CN102148059A.pdf

这使最佳论证方向变为：**优先从D1已经公开的板式共源区及双源端方案出发，借鉴D2的阵列内部源接触布置。**不宜继续把“如何将条带源区改造成整片源层”作为必须跨越的前提。

现有核心证据的分工可以压缩为：

证据 已有实质证明力 尚未解决的主要问题
D1：CN102148059A，2011-08-10公开 多块、多串、半导体柱、电荷存储单元、漏端选择器件、同串双源端器件；还包括板式共源区实施方式 共源接触在实际块群边界的位置，以及跨块连接范围
D2：US20090267128A1，2009-10-29公开 同一个插塞X位于真实块之间，下接源扩散层24，上接源线STL并提供源电位；说明内部接触的用途及分布选项 从块间接触、部分省略接触，落实为特定多块群边界布局，仍有选择和解释步骤
K1：KR100729365B1，2007-06-15公告 真实块对、重复群组以及组间CSL接触的图文依据 属于平面NAND，分组与虚设串、虚设位线组织相关，迁移到D1仍需结合理由

D2的关键依据是第[0050]—[0053]、[0147]—[0149]、[0183]—[0198]段及图23—26。其中尤其有用的是：**D2自己的修改例允许上层共同源线与阵列内部X接触同时存在。**因此，“D1已经有上层共源连接，所以没有理由设置内部接触”的笼统反驳并不充分。D2.pdf

对于K1，我补看了附件此前未完成目视核验的图9。图9确实显示了位于相邻块源侧边界的接触102；结合图8及权利要求10—11，可以支持具有实际组织依据的块对映射。但这补强的是位置证据，不能自动证明该分组方式应当用于垂直阵列。K1.pdf

我建议按以下顺序组织无效理由。

  1. 先固定权利要求解释，避免增加或删掉限定。

    权利要求16没有明确要求导电部件必须为墙体、两个源端器件必须分别由独立驱动器控制，也没有写入具体读写擦除电压。不能把权利要求17、19等从属项或方法权利要求的附加内容自动放进来。

    但“群组之间”必须得到实际对应。不能把相邻串、行或块内间隙直接改称块群，也不宜把“一个块也可以算一个群组”作为主要胜负依据。

    本专利图2确有空白间隔220与导电部件224交替组织多个块的布局，应正面处理。图5在相邻块之间设置导体，并不足以单独证明权利要求16中的“群组”可以被完全忽略。

    正式法律依据应为**《专利法》第二十二条第三款**。附件多处填写的“第二条”不能替代本次创造性论证的依据。专利法第二十二条

  2. 以D1的板式共源区及明确承接的双源端方案为优先起点。

    用第[0118]、[0128]—[0129]段把实施方式联系写清楚，再用图14及第[0106]—[0108]段说明器件顺序：

    存储单元串 → GST2〔对应Q〕→ GST1〔对应R〕→ 共用源极。

    原来的图14条带源区路线可以保留为另一具体论证，但不要在同一比对中随意切换311—314与315，也不要混用两套擦除机理。

    这一调整的好处是减少需要从其他文献引入的结构内容，降低对第三、第四篇“工艺桥梁”文献的依赖。

  3. 把区别特征和技术问题写准确。

    区别不宜写成“D1没有共源线”或“D1缺少第二源端器件”。更准确的是：

    共源导电接触在实际块群边界的布置，以及该接触与所服务共源区域的连接配置。

    实际技术问题可表述为：

    如何在多块垂直存储阵列中改善共源端电位稳定性，并合理安排源接触所需的空间。

    这一问题与本专利关于减小源路径电阻、提供源偏置的记载相协调，D2又提供了具体解决手段。不要把问题写成“如何在块群之间设置导体”，否则已把答案预先放进问题。

    D2关于内部接触、源扩散层电阻和电位稳定性的记载，应成为结合动机的中心。不能只用“均属于3D NAND”概括。审查规则要求结合区别特征的作用确定技术问题，并说明具体技术启示。国家知识产权局对创造性三步法的说明

  4. 同时准备两篇主组合和针对较严格“群组”解释的三篇备选组合。

    **主组合：D1＋D2。**依据D2允许非周期分布、部分区域不设置X的记载，论证在多块范围内安排接触边界属于其明确允许的布局选择。必须区分“原文公开了选择空间”和“请求人据此提出的具体布局”，不能把自行标注的两块一组说成D2原图已经画出。

    **备选组合：D1＋D2＋K1。**用K1补充真实块对及组间源接触的具体实例，同时解释其中哪些源接触组织方式能够脱离虚设串控制目的而被采用。

    K1一旦承担不可缺少的特征或选择依据，就应明确列入组合，不能一边依赖它，一边仍称全部内容由两篇文献独立完成。也不建议一开始把所有中文辅助文献全部叠入主组合。

  5. 将组合后的连接关系落实到同一个接触部件。

    拟议组合应当能够清楚表达为：

    上层源偏置线 → 块群边界接触X → 共源区 → GST1〔R〕→ GST2〔Q〕→ 存储串 → 漏端选择器件〔P〕→ 数据线。

    至少说明三件事：X实际落在哪个共源区域；该区域服务哪些块中的串；接触及共源连接为何不会绕过GST1、GST2。

    D1板式共源区方案减轻了这一负担，但D1图示首先仍是单个存储块，不能据此自动认定所有块的源区已经任意连成一体。擦除时还应说明新增无源接触能够随原CSL驱动进入浮置状态，而不是永久将源极钳位。

    **这里需要可信的结构和工作原理说明，不是要求请求人完成流片，或证明组合后保留D1的每一种具体波形。**权利要求16没有写入的操作细节，不应被扩大为额外证明任务；但若组合破坏所依赖结构的工作基础，也不能回避。

从无效请求人的角度，当前最薄弱的三个环节有明确的先后。

第一，特定块群布局的采用理由，仍比“该布局已经存在”的证据薄弱。
D2允许部分接触省略，不等于明确公开了任意指定的分组模式；K1存在真实块对，也不等于其与虚设位线相关的组织方式当然适用于D1。专利权人最有力的追问将是：

即使这些局部结构分别已知，为什么申请日前的技术人员会作出请求人所选择的这一组布局调整？

这是目前最可能决定结果的问题。最高人民法院也强调，技术启示应落实到具体技术手段，不能仅靠抽象改进方向代替。相关裁判要旨

第二，块群边界、接触落点和跨块共源范围，尚需在同一方案中说清楚。
D1的板式共源区实施方式使“源区形态完全不兼容”的抗辩明显减弱，但不能直接消除跨块连接问题。仅有电路箭头仍不够，宜配合带真实块编号的平面图和源区剖面示意，明确哪些是原文公开、哪些是基于技术启示提出的组合。

第三，现有论证容易把不同基准下的技术收益混在一起。
从外围接触改为阵列内部接触，可以依据D2主张改善源电位稳定性；相对于每个边界都有接触，省略部分接触则可能增加源路径长度。不能同时无条件声称“接触更少、面积更小、电阻更低”。没有尺寸和电阻数据时，应论述可预期的布局权衡，不作量化改善承诺。

因此，附件原有65%—75%的判断总体可以保留，但理由应更新：**N、P、Q、R并非主要风险；D1与D2的源区适配也有比附件现有写法更好的解决路径。剩余风险主要集中在块群布局选择的技术启示及其具体连接范围。**若这两点获得审查组认可，案件可接近评估区间上端；若只能靠事后划群及多篇零散拼接维持，则应下调至约45%—60%。

当前最值得投入的工作，是把D1第[0118]、[0128]—[0129]段纳入主论证，制作块群边界与共源接触的对应图，并提前提出有完整结合理由的备选组合。无需继续泛搜“双源端晶体管”来增加文献数量。若已经提出无效请求，还应核对补证及增加理由期限：实施细则第七十一条原则上以提出请求之日起1个月计算，逾期内容可能不予考虑。专利法实施细则第七十一条

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

可以复用其他权利要求检索到的对比文件，但必须重新证明“结构＋操作条件”的完整组合。就本次核验的现有材料而言，权利要求25的攻击基础最好；24有较明确的组合方向；23仍有重要的偏置关系需要补证。

以下以你提供的授权文本为准，核对了权利要求书及说明书表1—3、第[0036]—[0046]段，并复查了目录中已有对比文件的相关原文。CN_103782344_B.pdf

23、24、25与其他权利要求是技术内容上的关联，并不存在引用关系。

三项分别是读取、编程、擦除方法独立权利要求。其共同的器件连接关系可概括为：

数据线—漏极选择栅SGD—存储单元串—源极选择栅SGS—源极栅SG—共用源极。

其中，SG与SGS必须区分；三项还要求第一、第二两组多个串，以及作用于两组柱的共同源极栅。

其他权利要求 与23—25的关系 已检索证据可以怎样复用
1、2 提供“柱式存储串＋源侧两级控制＋漏极选择”的基本结构 复用器件位置、串联关系及控制功能的证据
7、9、10 涉及柱与衬底阱的连接，以及多个串与选择装置的配置 用于证明源端通路和多串分组；权7相关证据对25尤其有价值
11 与23—25的共同结构最接近：多柱、多串、环绕栅以及SGS位于存储串和SG之间 应作为复用结构证据的主要入口
12—15 涉及多柱共栅、子块分隔以及栅与器件的关系 可以补强局部结构；但“两组多个串”不能直接用“两个串”替代，23—25也未要求权13的扩散分隔
16—22 涉及块、共源偏置部件及其材料、形状 可复用其中有关共源和衬底连接的公开；壁形、多晶硅、金属等限定没有自动进入23—25
3—6、8 系统形式、存储类型和柱材料等 可作为背景或具体实施方式证据，但不能代替操作电压的证明

所以，**即使权利要求11被无效，也不会自动使23—25无效；反过来，攻击23—25也不必先取得权利要求11无效的结论。**应直接使用原始对比文件，分别评价三项方法的全部限定。

三项真正需要另行证明的内容，是下表中的操作条件。

下表的V₁、V₂、V₃分别按照各项权利要求内部定义，不能跨权利要求混用。

操作对象 权23：读取 权24：编程 权25：擦除
第一漏极选择栅 V₁＞0 V₁＞0 浮置
第二漏极选择栅 约0V 约0V 浮置
共用源极 约0V 介于0与V₁之间 浮置
共同源极栅SG V₂＞V₁ 约0V 浮置
第一源极选择栅SGS V₁ 介于0与V₁之间 浮置
第二源极选择栅SGS 约0V 介于0与V₁之间 浮置
第一组多个存取线 V₃＞V₂；其中选定线调至0与V₁之间 V₂＞V₁；其中选定线调至V₃＞V₂ 约0V
第二组多个存取线 V₃ V₂ 约0V
衬底 未单独限定其偏压 未单独限定其偏压 正擦除电压

这里有两个直接影响无效论证的细节：

  • 说明书中的4V、5V、6V，以及3V、10V、20V属于实施例。不必检索到相同数值，但必须证明权利要求要求的大小关系、相等关系及组合条件。
  • “浮置”是电气连接状态。浮置节点被电容耦合升至约20V，不能直接等同于外部电源向该节点施加20V。权25应结合第[0046]段解释，不能只看表3的电位数值。

现有证据中，以下四份最值得优先复用。

对比文件及公开日 已核实的主要内容 对23—25的价值与边界
CN102148059A，2011-08-10 图14、第[0106]段：每串有两级源侧栅；选中串擦除时两级栅均浮置。第[0099]—[0101]段还记载衬底擦除偏置、共源线浮置、字线接地 权25的重要证据；也可提供23、24的结构基础，但不能把擦除偏置直接当成读取或编程偏置。D1_original.pdf
CN101651144A，2010-02-17 说明书第12/23页表1、图10：阱加正擦除电压，字线接地，USL、LSL、CSL浮置；第13/23页、图11：下选择板形成柱脚及阱表面的反转通道 权25可优先考虑的最接近现有技术；也提供读取、编程操作框架，但其源侧主要是一级选择结构。D2_original.pdf
US20100195395A1，2010-08-05 第[0082]段：两级源侧晶体管可独立控制；第[0046]—[0055]、[0084]—[0087]段：读写操作、编程抑制、通过电压及编程电压 权24的重要起点。但第[0086]—[0087]段的差别电压主要针对漏侧选择栅，不能直接移作源侧偏置证据。D4_original.pdf
US20100207194A1，2010-08-19 图15、第[0227]—[0238]段：直柱、衬底源线、两层下选择栅 适合补强共同结构；其增强型、耗尽型配置及阈值选择需要单独处理，不能仅凭双栅结构推定具有目标电压方案。D3_original.pdf

这四份均早于本专利记载的2011年8月15日优先权日，使用它们不需要先行否定该优先权。

针对权利要求23，建议沿用权11的结构证据，但把读取隔离和电压层级作为两个独立的补证重点。

可以从 CN102148059A＋CN101651144A 出发：

  1. 用前者证明多串阵列及两级源侧栅。
  2. 用后者证明共同下选择板、柱脚反转通道、共源接地及读取的基本偏置方式。
  3. 进一步证明：共同SG保持导通时，第一组SGS导通、第二组SGS约0V，从源端隔离第二组串。
  4. 单独证明 V通过＞V源极栅＞V选组选择栅＞0，以及第一SGD与第一SGS使用相同V₁。

**目前第3、4步不能直接从上述结构结论推出。**特别是CN101651144A表1在读取时，对未选字线、选中USL和LSL均列为Vread，并未直接给出权23的严格三级大小关系。

因此，该组合可以作为权23的研究起点，但现阶段不宜表述为已经完整证明其不具备创造性。补充证据应聚焦：

  • 共同源端栅导通、未选串的另一源侧栅关断，以降低读取干扰；
  • 源端导通电压、串选择电压和字线通过电压为何采用所要求的相对关系。

不能仅用“根据需要调整电压属于常规选择”概括这些相互配合的限定。

针对权利要求24，建议以US20100195395A1为主要起点，复用源侧双栅和编程抑制证据。

该文件已经给出竖直NAND、可独立控制的两级源侧栅、源侧关断、沟道升压抑制，以及编程电压高于通过电压等内容。CN101651144A可补充共同下选择板和按串组选择的操作背景。

应重点完成三项论证：

  • 将靠近共源端的一层对应SG，靠近存储单元的一层对应SGS，说明组合后仍满足共同SG与两组SGS的配置。
  • 证明SG约0V时，共源极和两组SGS为什么采用权利要求限定的低电压范围。
  • 核对选中／未选组SGD，以及V编程＞V通过＞V₁的完整关系，不能只证明“编程电压高于通过电压”。

**“介于0伏与第一电压之间”是否包含0伏端点，是这项的重要解释问题。**说明书表2及第[0041]段采用“0V到约3V”“0V到约2V”的表述，可以支持研究包含0V的解释。若该解释成立，现有技术中的0V方案可能覆盖相应范围；若不成立，就必须补充非零低偏压证据，不能直接用0V替代。

此前用于权1等的 US20080253187A1，还可以用于说明双选择管减少泄漏、保持沟道升压的技术动机。不过，其共用控制电压的实施方式不能直接证明权23的分别偏置，亦不能单独补齐权24全部条件。

针对权利要求25，建议优先形成“CN101651144A＋CN102148059A”的创造性攻击。

这组组合比笼统引用“常规NAND擦除”具体得多：

权25所需内容 证据安排
柱式阵列、共同源端栅、柱与衬底的连接 CN101651144A的结构、图3及图11
衬底／阱加正擦除电压 CN101651144A表1、图10；CN102148059A第[0099]—[0100]段
共源线、漏侧选择栅、源端栅浮置，字线接地 CN101651144A表1及相应擦除说明
增加一级源侧选择栅后，两级栅如何处理 CN102148059A第[0106]段明确记载两级源侧栅均浮置
第一、第二两组均被擦除 从前者的选中块整体擦除出发，逐一对应两组串，而非把后者的未选擦除禁止组直接拿来对应

组合理由可以围绕：**在具有块擦除能力的竖直阵列中，采用可分组控制的源侧选择结构提高串组选择能力，并在整体擦除时沿用已有的浮置方案。**CN102148059A已经给出双源侧栅同时浮置的具体教导，因此这里有比“增加一个栅后自然如此”更直接的证据。

但仍需明确两点：

  • 保留CN101651144A作用于两组柱的共同下选择板，新增、对应上方分组SGS；不能把两个互不相连、仅电压相同的下栅直接称为“同一个共同SG”。
  • CN102148059A的典型操作区分选中组与擦除禁止组，而权25要求两组均擦除。必须说明所选两组均处于擦除状态时的完整配置。

因此，权25适合优先走创造性组合路线；本次核验尚不足以断言上述任一单篇文件已完整破坏其新颖性。

正式无效理由应为23、24、25分别列出完整特征表。共同结构部分可以复用同一证据、交叉引用已经展开的分析；电压、浮置状态、两组串的对应关系则必须分别论证。新颖性应坚持单独对比，创造性组合还须说明区别特征、技术问题及结合启示，不能用其他权利要求已经成立的无效结论代替这些步骤。《专利审查指南》第二部分第三、四章

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

基于附件最后几轮六语种补检、D2 早段重新核验、K1/C1 的块群证据以及中文三维桥梁文献，我认为权利要求16的无效证据已经从“存在明显核心缺口”进入了“具备较强创造性无效基础，但仍有一个集中争点”的阶段。权利要求16的核心仍是 N＋O＋P＋Q＋R，其中 O 要求同一导电部件同时满足衬底耦合、块群间位置和共源偏置功能。

一、当前无效成功概率：约 70%—78%，中心判断约 74%

我会比附件较早阶段给出的 65%—75% 略微上调，但不会上调到 85%—90% 的“高确定性”区间。

附件较早阶段的基准判断本来是 65%—75%、中心约70%，当时已经指出决定性风险是 D2 的块间接触能否严谨对应“多个块的群组之间”，以及移植后能否保持 D1 的双源端控制和阱操作。

此后有三个实质性进展：

  1. **D2 对 D1 板式共源结构的适配依据明显增强。**D2 已核实不仅有块间插塞 X，而且明确讨论平铺在多个块阵列下方的源扩散层、内部块间接触对源电位稳定的作用，并且内部 X 与上层共同源线可以同时存在。

  2. **K1 补出了“真实块群/块对”的直接组织依据。**其权利要求和图8不是看到目标权利要求以后任意把若干块圈成组，而是原文已有重复的存储器群组和实际块对。

  3. 中文补检又得到 CN101859778A、CN101794789A 等三维结构桥梁，分别可以反驳“源接触无法放入三维阵列间隙”和“衬底 CSL 会必然旁路两个源端器件”这两类抗辩。

但最后一轮汇总仍明确：没有找到一篇截止日前文献同时无争议覆盖 N、O1—O4、P、Q、R，也没有找到比 D2 更直接的垂直 NAND 多块群边界共源接触来源。

所以我的当前概率判断是：

情形 当前估计
按通常解释理解“块群之间”，D1＋D2完整展开 75%—82%
D1＋D2为主，K1及三维桥梁作为针对性备选 70%—78%
合议组要求导体两侧均明确为“多个实际块组成的群组” 55%—65%
只提交特征勾选表，不处理具体适配和分组理由 明显低于65%

这里的百分比是案件风险评估，不是统计意义上的胜诉率。

二、当前证据其实已经比较成熟的部分

1. N 已经基本不存在实质性检索风险

D1 已经能够承担“多个块—每块多个串—垂直半导体柱—电荷存储结构”；D2 本身也是三维 NAND 多块结构。

因此现在没有必要继续大量检索普通的“vertical NAND / pillar / charge trap”。

2. P、Q、R 已经很强

目前最稳的起点仍是 D1：CN102148059A / US20110194357A1。

尤其图14及其说明形成非常清楚的顺序：

数据线 → SST〔P〕 → 存储单元串 → GST2〔Q〕 → GST1〔R〕 → CSL

附件最终核验进一步确认 D1 的板式源区 315 与“双 GSL”存在说明书承接，而不是简单把不同实施例硬拼起来。

所以我认为现在继续搜索第二个 source-side gate 的边际价值已经很低。

3. O1、O2、O4 也已经很强

D2 的核心优势在于始终追踪同一个接触插塞 X：

STL → X → 衬底中的源扩散层24

而且 X 明确用于向源扩散层供给源电位。

因此已经不存在早期那种“把不同部件的位置、连接和偏置功能拼成 O”的重大风险。

三、请求人当前最薄弱的环节

第一薄弱点：O3——“块间接触”到“块群之间”的最后一步

这是目前最可能左右权利要求16结果的单一争点。

D2 已经直接公开：

  • 实际存储块 BK；

  • X 位于实际块之间；

  • X 可以周期或非周期设置；

  • 部分块间区域可以不设置 X。

因此 D2 绝不是普通“串间接触”文献。

问题在于，如果专利权人坚持：

“groups of the plurality of blocks”不是简单的“两个相邻块之间”，而是导体两侧应当分别形成具有实际结构依据的多块集合，

那么请求人仍然需要从 D2 的“允许省略部分 X”进一步选择具体的分组方式。

例如：

〔BK0、BK1〕—X—〔BK2、BK3〕

这个布局有 D2 的选择自由度作为依据，但并不是 D2 原图逐字逐图直接画出的具体分组。附件最终也明确区分了这两种证据等级。

因此专利权人最有力的说法仍然会是：

请求人先看到权利要求中的“群组”，再从 D2 连续排列的 BK 中事后圈出若干块作为“群组”。

K1 已经明显减轻这一风险，但没有彻底消除

K1 的价值很高，因为它真的公开了重复排列的存储器群组和实际块对，从而证明“多块组成一组”不是请求人为本案临时发明的抽象概念。

但是 K1 是平面 NAND，而且它的块对组织与 dummy string/DBL 等具体设计有关。

因此：

K1能够证明这种群组布局已知 ≠ 自动证明本领域技术人员一定会把该布局迁移到D1。

这也是为什么我不建议把成功率直接上调到85%以上。

四、我认为比 O3 本身更值得警惕的“深层薄弱点”

经过最后几轮补检后，真正的技术风险实际上已经从单纯的“有没有块群”转移到：

如何把 D2/K1 所示的块群边界共源接触，具体落到 D1 的板式共源节点315，同时不改变或旁路 D1 的 Q/R 双源端路径和擦除时的体区/阱偏置关系。

这是现在请求人最需要处理好的地方。

D1 的板式 315 方案存在明确的电气边界：擦除时 CSL 可以浮置，衬底/体区承担相应的擦除偏置。因此不能简单写：

“把 D2 的 source diffusion layer 24 替换进 D1 即可。”

附件最后核验已经明确指出，D2 型 X 应当接到 R 的共源侧；不能落在 Q 和 R 之间，也不能把源节点和体区永久短接。

组合后的关系最好始终固定为：

源驱动/上层源线
→ 块群边界 X
→ D1 板式共源节点315
→ R
→ Q
→ 存储单元串
→ P
→ 数据线

附件最后汇总同样采用了这一完整链条。

五、专利权人在口审中最可能攻击的三点

按风险排序，我认为是：

1. “群组”属于事后划分——高风险

这是第一攻击点。

尤其不能说：

“任何两个相邻块天然就是两个群组。”

也不要把 D2 的 31L/31R 当作两群，因为附件已经核明 X 实际位于各阵列内部，而不是两个外围阵列区域之间。

2. D1＋D2具有采用动机，但没有证明为什么采用这一具体群组接触分布——中高风险

现在已经能够很好回答：

为什么把共源接触由外围移到阵列内部？

因为 D2 明确解决源扩散层的供电路径和源电位稳定问题。

但是进一步追问：

为什么恰好形成请求人主张的这一块群划分？

目前仍需要 K1、D2 的部分省略方案以及实际版图关系共同解释。

附件最终把这一点准确概括为：D2 可以回应“板式源区根本不适配内部接触”，但仍不能独立消除具体分组选择和跨块节点组织的质疑。

3. D1 的 315 是否真正能够形成请求人假定的跨块共源域——中高风险

这是很容易被低估的一点。

D1 图19只画出了某一块及其下方315。如果不同块下的315实际上是分离的物理源区，那么请求人就必须说明：

  • 哪些315连续；

  • 哪些通过上层共同连接；

  • X到底落在哪一个节点；

  • 它服务哪些块；

  • 是否改变原擦除条件。

附件明确提醒：如果多个块的315是不同片区，不能静默假定它们天然是目标权利要求要求的跨块共源节点。

六、当前最优无效组合

第一主位：D1＋D2

我仍然认为这是最好的主理由：

D1：CN102148059A / US20110194357A1
＋
D2：US20090267128A1

D1承担：

N＋P＋Q＋R＋既有板式共源节点/源端结构

D2承担：

O1＋O2＋O4＋真实块间 O3 接触布局＋采用该布局的技术理由

附件最后一轮仍然把这条路线评价为“最简洁主路线”。

第二层备选：D1＋D2＋K1

如果专利权人把“群组”解释得非常严格，我建议增加 K1：

KR100729365B1

但一定要明确 K1 的有限用途：

只用于证明“多个实际块组成群组＋群组之间存在源接入边界”这种布局组织在截止日前已经存在。

不要让 K1承担 D1的柱结构、P/Q/R或者D2的垂直接触结构。

这样三篇的职责非常清楚：

D1：器件拓扑
D2：三维块间共源接触
K1：实际块群组织

这比三篇互相交叉补特征要稳。

七、两篇非常有价值、但不建议轻易升级成必要组合文献的桥梁

CN101859778A

用来反驳：

“在3D阵列块间增加接触孔会破坏字线、选择栅或阱结构。”

其价值是证明截止日前已经存在：

三维阵列间较大间隙 → 源接触孔 → 共源杂质区 → 公共源线，并与阱接出分路。

CN101794789A

用来反驳：

“衬底公共源区一旦存在，就会旁路Q/R两个源端器件。”

其已经公开：

垂直存储串 → GSTa → 串联辅助GSTb → 衬底CSL

所以“双源端串联器件＋衬底共源节点”本身并不存在技术矛盾。

但如果正式创造性理由必须依赖这两篇才能完成技术方案，则应如实作为第三、第四技术来源，而不能仍然声称D1＋D2两篇已经独立闭合。

八、还有一个应立即修正的形式问题

附件很多“法律依据”栏仍写成了**《专利法》第二条**。

但当前这条攻击路线显然是：

最接近现有技术＋区别特征＋技术问题＋结合启示

正式无效理由应落实为**《专利法》第二十二条第三款——创造性**。附件自身后续分析也已经指出这一问题。

这不是目前实体上最大的弱点，但正式提交时必须清掉，否则会造成非常不必要的文本瑕疵。

最终判断

当前权利要求16值得继续作为重点无效对象推进。

我给出的当前综合评估是：

无效成功概率约70%—78%，中心约74%。

现阶段最薄弱的已经不是 N、P、Q、R，也不是普通“共源偏置”功能。

请求人真正最薄弱的环节可以压缩成一句话：

能否在不事后任意划分“块群”的前提下，将D2/K1的群间共源接触具体、可信地落到D1板式315共源域，并证明该落点始终位于R的共源侧，从而保留Q—R双源端控制、跨块共源范围以及擦除时CSL浮置/阱偏置关系。

只要这一段能够用具体块编号＋具体X位置＋具体315落点＋组合后的电流路径图＋擦除状态说明写扎实，我认为权16的案件强度还可以再明显提高；反之，如果只做“D1公开N/P/Q/R、D2公开O，所以显而易见”的特征拼表，这会是当前最容易被专利权人打穿的地方。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

结合本专利权利要求体系以及此前针对权利要求1、11、16等已经形成的对比文件池，权利要求23、24、25不需要从零重新检索。更合适的做法是把既有证据拆成“结构证据层”和“操作电压证据层”重新组合。

关键点是：**23、24、25都是独立方法权利要求，并不从属于权利要求11或16。因此，权利要求11、16被无效，并不会当然导致23—25无效；但用于无效权利要求1、2、9、10、11的结构类对比文件，可以大量复用。**本专利的权利要求体系大致是：权1为第一组独立装置权利要求，权2—10从属；权11为第二组独立装置权利要求，权12—15从属；权16为第三组独立装置权利要求，权17—22从属；权23、24、25则分别形成读取、编程和擦除方法的独立权利要求。

一、权利要求23、24、25与其他权利要求的实质关系

从技术内容看，权利要求23—25与权利要求11的关系最紧密，甚至可以理解为把权利要求11的装置架构进一步扩展成“第一串组＋第二串组”，然后分别规定读取、编程、擦除时各栅极和存取线应当处于什么电压状态。

权利要求 与前面权利要求的关系 真正新增、必须单独证明的内容 适合复用的既有检索
23：读取方法 基本沿用权11的“柱式存储串＋漏极选择栅＋源极选择栅＋源极栅”，并扩展为第一、第二串组 第一/第二串组的选择与未选择状态；第一、第二漏极选择栅不同偏压；第一、第二源极选择栅不同偏压；第三电压＞第二电压＞第一电压；选中字线采用较低读取电压 权1、2、9、10、11
24：编程方法 同样建立在权11的结构上 第一/第二串组选择状态；源极栅≈0；共用源极和源极选择栅处于低电位；选中字线第三电压＞未选中字线第二电压＞第一选择电压 权1、2、9、10、11
25：擦除方法 仍使用权11型的柱式串和三类选择/源极栅结构 两个漏极选择栅浮置、两个源极选择栅浮置、源极栅浮置、共用源极浮置；衬底施加正擦除电压；字线≈0V 权1、2、9、10、11；此外可利用权16检索中的共源结构文献作为辅助

因此，权23—25与权16的关系反而没有与权11那么紧密。权16最特殊的“多个块的群组之间的导电部件＋该导电部件耦合衬底并偏置共用源极”并没有进入权23—25。权16检索到的 US20090267128A1 等文献，不宜硬塞进23—25的主组合；除非需要补充“不同块/不同串群具有可独立控制的字线或源区结构”这一点，否则会使组合复杂化。

二、目前最值得直接复用的三个对比文件

此前权利要求1、11检索形成的证据中，我认为对于23—25最有价值的是下面三篇。

第一篇：CN101651144A。它2010年2月17日公开，时间资格没有问题。该文献不仅有竖直半导体柱、电荷存储单元、上选择栅、下选择栅、公共源，而且直接给出了编程、读取和擦除三套操作电压。(Google Patents)

尤其重要的是：

在读取时，它公开选中字线施加判别/参考电压、未选中字线施加 VREAD，被选上选择线施加 VREAD、未选上选择线施加 GND，下选择线施加 VREAD，公共源线和阱为 GND；下选择栅产生反转层，并使其充当公共源导电通路。(Google Patents)

在编程时，它公开选中字线为 VPGM，未选中字线为 VPASS，被选上选择线为 Vcc，未选上选择线为 GND，下选择线为 GND。也就是说，“选中字线最高、未选字线为通过电压、串选择电压更低、源侧低电位”这一基本偏压思想已经出现。(Google Patents)

在擦除时，它更接近权25：全部上选择线浮置、下选择线浮置、公共源线浮置、字线为 GND、阱/衬底施加正擦除电压 VERS。(Google Patents)

所以，我建议把 CN101651144A作为23—25共同的第一基础文献。

**第二篇：US20100195395A1。**该申请于2010年8月5日公开。(Google Patents)

这篇恰好可以补 CN101651144A 最明显的结构缺口：它公开了存储单元与公共源 CSL 之间串联的 TG1、TG2两个源侧选择晶体管，而在图13/14实施方式中，GSL1、GSL2可以分别控制TG1和TG2，两者可以相互分开并独立操作。(Google Patents)

它还直接公开了多个 NAND 串、行级GSL、公共源线，并在读取时让被选串的选择线导通、非选串关闭；在编程时，公共源为0V，选中字线施加编程电压，其他字线施加较低的通过电压，而且文献明确说明 VPASS 小于 VPGM。(Google Patents)

这正好可以把此前权11中已经使用的“双源侧器件”证据移植到23、24、25。

**第三篇：CN102148059A。**公开日为2011年8月10日，也在本专利2011年8月15日优先权日前。(Google Patents)

它对于权25特别有价值，因为它专门研究不同 NAND 串擦除时的 GSL 控制，明确存在第一串、第二串、公共源线以及擦除时浮置GSL等操作，并且进一步公开第二地选择线以及垂直于衬底的存储串。(Google Patents)

所以，CN102148059A并不是23、24的最佳文献，但非常适合作为25的擦除专用补强证据。

三、权利要求23：建议以“CN101651144A＋US20100195395A1”为主，但目前仍有一个真正薄弱点

权23本质是读取方法。

最合理的论证方式不是重新证明整个三维NAND结构，而是以CN101651144A作为最接近现有技术。

CN101651144A已经给出：竖直柱式电荷存储串；公共源；选择串/未选择串；选中上选择线 VREAD、未选上选择线 GND；选中字线采用判别电压而未选字线采用较高 VREAD；公共源 GND；下选择栅 VREAD并形成公共源反转通路。这已经覆盖权23读取方法的大部分操作思想。(Google Patents)

剩余最重要的结构区别，可以用US20100195395A1解决。它明确教导在存储串源侧设置两个串联的源侧选择晶体管，并可以分别通过GSL1、GSL2独立操作；同时也公开按行分别控制串。(Google Patents)

因此，可以建立这样的创造性逻辑：

CN101651144A的竖直柱式NAND读取结构＋US20100195395A1的两个串联、可独立控制的源侧选择器件 → 权23所要求的公共源极栅＋第一/第二源极选择栅结构。

不过，权23目前仍存在一个不能轻易忽略的薄弱点：其电压严格次序是“第三电压＞第二电压＞第一电压＞0”，而且第二组处于未选择状态。

CN101651144A明确给出了“选中字线低、未选字线 VREAD、选择线 VREAD”的逻辑，但在该文献中，未选字线和下选择线都可以采用 VREAD，并没有直接、明确地给出权23要求的 V3＞V2＞V1 三档严格递增关系。US20100195395A1虽然公开了不同栅采用不同电压以及较高通过电压，但其最明确的分级电压教导主要出现在编程场景。(Google Patents)

所以对权23，我不建议把现有证据写成“全部技术特征均已直接公开”。

更稳妥的是把区别特征明确限定为：

区别A：增加可独立控制的第二源侧选择栅；
区别B：读取时具体采用 V3＞V2＞V1 的三级正偏压层级。

区别A用US20100195395A1解决；区别B可以论证为针对不同功能晶体管的导通裕量和非选存储单元通过能力所作的电压等级配置，但最好再补检一篇截止日前明确给出三级读取电压大小关系的文献。

从目前的证据池看，权23是23—25中最需要继续补检的一项。

四、权利要求24：现有“权11结构证据＋编程文献”已经可以形成较完整的创造性组合

权24本质上是将相同装置架构切换到编程状态。其核心电压关系是：

选中漏极选择栅为第一正电压，另一组约0V；源极栅约0V；源极选择栅处于低电位；未选存取线为第二电压；选中存取线为更高第三电压，因此总体表现为：

VPGM＝第三电压 ＞ VPASS＝第二电压 ＞ 选择/导通用第一电压。

这时CN101651144A比用于权23时更有优势，因为它明确披露：

选中WL＝VPGM；
未选WL＝VPASS；
选中USL＝Vcc；
未选USL＝GND；
LSL＝GND。

也就是本领域传统的“编程电压—通过电压—选择电压—地电位”分层。(Google Patents)

US20100195395A1进一步明确：

选中单元施加 program voltage；其余存储单元施加 pass voltage；pass voltage < program voltage；第一、第二GSL均施加OFF电压；公共源CSL为0V；而两个选择晶体管可以独立控制。(Google Patents)

因此权24可以采用：

D1＝CN101651144A
＋
D2＝US20100195395A1

作为主要创造性组合。

论证时可以把CN101651144A已经公开的程序偏置作为主干，只把“多一个源侧选择栅及其独立低电位控制”确定为主要区别，然后以US20100195395A1中串联TG1/TG2及独立GSL1/GSL2来补足。

权24还有一个需要注意的小问题：其部分限定写作“介于0伏与第一电压之间”。如果专利权人主张这里严格排除0V端点，而现有技术仅明确公开GND/OFF，则需要进一步证明小于选择电压的非零低电位也是常规方案。若“介于”被理解为包含端点或至少覆盖低电位范围，则这个问题明显减弱。

因此，权24用现有权1/11对比文件直接转化成创造性攻击的可行性，明显高于权23。

五、权利要求25：最适合直接利用既有证据，建议作为23—25中的重点

权25的限定实际上高度集中：

两个漏极选择栅浮置；
公共源浮置；
源极栅浮置；
两个源极选择栅浮置；
衬底施加正擦除电压；
第一、第二存取线均约0V。

而CN101651144A的擦除方案已经非常接近：

所有WL＝GND；
所有位线和所有上选择线＝Floating；
下选择线＝Floating；
CSL＝Floating；
阱＝正擦除电压 VERS。(Google Patents)

换言之，如果不考虑“再增加一个源侧选择栅”，权25主要的擦除电压状态几乎已经整体出现。

US20100195395A1又明确教导两个串联源侧选择晶体管TG1/TG2，以及它们可以分开并独立操作。(Google Patents)

此外，CN102148059A进一步提供擦除期间GSL浮置、不同串GSL分别控制、公共源/字线擦除控制以及第二地选择线等证据。(Google Patents)

所以权25我建议至少准备两个层级的组合：

第一主组合：CN101651144A＋US20100195395A1。

论证是：CN101651144A已经完整给出“选择栅浮置＋下选择栅浮置＋CSL浮置＋衬底正擦除＋WL＝0V”的擦除规则；US20100195395A1进一步教导把源端一个选择晶体管改为两个串联、可独立控制的源端选择晶体管。本领域技术人员采用该双源端结构后，在CN101651144A所采用的擦除模式下将新增源侧选择栅同样置于非驱动/浮置状态，是非常直接的技术延伸。

第二备选组合：CN101651144A＋US20100195395A1＋CN102148059A。

第三篇不再承担基础结构，而只承担“多个串的GSL在擦除过程中的浮置/擦除禁止控制属于已有明确技术手段”这一补强任务。这样可以避免专利权人攻击“为什么新增第二源侧栅后一定要浮置”。

我会把三篇组合放在备位理由，而不是一开始就用三篇拼接，避免组合过多。

六、不要简单写成“权11无效，所以权23—25无效”

这是实际撰写无效理由时最重要的地方。

正确的复用方式应当是：

对于结构特征，直接引用此前针对权1、2、9、10、11已经完成的比对，例如“竖直柱式电荷存储串”“漏极选择栅”“源极选择栅”“源极侧第二控制栅”“多个存储串”等，不必重新做一遍完整检索。

然后针对23、24、25分别重新确定方法区别特征。

权23的区别重点应放在“读取电压状态和 V3＞V2＞V1”；权24重点放在“程序/通过/选择三级电压以及源端低电位”；权25重点放在“全部相关选择栅及CSL浮置＋衬底正擦除＋WL约0V”。

这样形成的是三条独立的《专利法》第二十二条第三款创造性理由，而不是依附于权11结论的理由。

对于新颖性则要更严格：不能把CN101651144A、US20100195395A1、CN102148059A三篇拼起来。必须找到一篇文献、同一技术方案直接且无歧义地公开某一权利要求的全部结构关系和全部电压步骤。从目前已有证据看，23、24更适合作为创造性攻击；25最接近完整公开，但由于其还存在“公共源极栅＋另外两个源极选择栅”的特定三栅关系，我仍建议目前先以创造性作为主攻。

七、我建议的最终证据配置

综合目前已经检索的权利要求1、11、16材料，可以将23—25的主线压缩得很清楚：

权23：CN101651144A ＋ US20100195395A1，结构和读取逻辑基本可以建立，但V3＞V2＞V1严格读取电压层级是下一轮最值得补检的缺口。

权24：CN101651144A ＋ US20100195395A1，现有证据已经相当集中；主要关注“介于0与V1之间”的解释以及 VPASS＞选择电压的明确证据。

权25：CN101651144A ＋ US20100195395A1作为第一主组合，CN102148059A作为擦除浮置状态的备位补强。这一项目前利用其他权利要求既有对比文件的效率最高。

换句话说，无需再对23—25进行三轮完全独立的泛检。下一步最有效率的是只围绕两个缺口定向补检：一是权23的 V3＞V2＞V1读取三级电压；二是权23/24中第一、第二串群的存取线能够独立偏置的明确截止日前公开。权25则现有证据已经较为成熟。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论

基于你这版《CN103782344B 权利要求16—无效理由及技术特征(8)》中已经完成的中、英、日、韩、法、德多轮补检，我对当前授权权利要求16被宣告无效的总体成功概率仍评估为 65%–75%，中心值约 70%。

我不建议因为近期又补到了 K1、CN1645515A、CN101651144A、KR20100089014A 等文献，就把中心概率提高到 80%以上。原因很明确：现在 N、P、Q、R 以及 O1/O2/O4 都已经相当强，案件实际上已经收敛到一个核心争点——**O3：“导电部件位于多个块的群组之间”到底如何解释，以及 D2 的块间接触 X 能否在不事后划群的情况下对应这一限定。**附件此前给出的条件化概率也很合理：正常解释下 65%–75%；如果“群组”解释和 D1/D2 的物理适配都得到接受，可上升到 75%–85%；如果合议组采取较窄解释，则可能降至 45%–60%。CN103782344B_16_无效理由及技术特征(8)

六语种后续检索并没有发现一篇截止日前文献能够无争议地单篇连续公开 N、O1–O4、P、Q、R；因此不宜以单篇破坏新颖性作为主攻方向。后续检索真正增加的是 D1＋D2 的结合理由、3D结构兼容性和针对专利权人抗辩的防御能力。CN103782344B_16_无效理由及技术特征(8)

概率敏感性

情形 我目前的评估
按当前证据，以 D1＋D2 完整进行创造性论证 65%–75%
合议组接受通常的“群组”空间解释，且 D1/D2 适配、Q/R 不旁路、擦除兼容说明充分 75%–85%
“群组”被解释为导体两侧必须各有明确的多个真实 block 集合，并严格审查跨块源域和制造兼容性 45%–60%
仅做“各特征分别在哪篇文献出现”的勾选式拼表 明显低于 65%

所以，如果现在必须给出一个用于案件管理的数字，我会使用：

约 70%。属于“值得积极推进、胜算较好”，但还不是“高确定性无效”。

二、目前最优无效主线：D1＋D2，不建议换主组合

权利要求16本身的 N–R 结构很清楚，其中真正特殊的是 O：“导电部件耦合到衬底、位于多个块的群组之间，并用于偏置串的共用源极”；P/Q/R 则限定漏端选择器件和同一柱源端的两级控制关系。CN103782344B_16_无效理由及技术特征(8)

第一对比文件 D1：CN102148059A / US20110194357A1。

D1 应继续固定为最接近现有技术。不要因为 D2 的 O 更漂亮就改用 D2 作为唯一主起点。

D1 的优势在于它已经把权16最难替换的大部分整体架构集中在一个真正的 3D NAND 技术方案中：

  • N：多个块、每块多个 NAND 串、垂直半导体柱、电荷存储结构；
  • P：串与数据线之间的漏端选择器件；
  • Q：靠近存储单元的源端 GST；
  • R：位于 Q 与 CSL 之间的另一 GST；
  • 同时已经具有源区接触、共源连接及 CSL 驱动基础。

尤其图14形成的是：

memory cells → GST2〔Q〕→ GST1〔R〕→ CSL

而不是把不同串上的两个 GSL 硬拼为两个源端器件。附件已经将 D1 对 N/P/Q/R 的定位做得相当稳定。CN103782344B_16_无效理由及技术特征(8)

第二对比文件 D2：US20090267128A1。

D2 则固定承担 O，尤其是 O3。

它最大的优势不是“也有 common source line”，而是始终可以追踪同一个物理部件 X：

source line/STL → contact plug X → substrate 中的 source diffusion layer 24

并且 X：

  • 本身设置在真实 NAND blocks 之间；
  • 下端接衬底内的共源扩散层；
  • 上端接 source line；
  • 明确向源扩散层提供 source potential、稳定其电位；
  • 可以非周期布置；
  • 一部分 block 边界还可以省略 X。

因此现在 O1、O2、O4 都已经很强，真正剩下的是 O3 中“block 之间”与“groups of blocks 之间”的对应问题。CN103782344B_16_无效理由及技术特征(8)

三、无效请求书中最关键的调整：把区别特征压缩到 O3

这是整个案件策略中最重要的一步。

不要再写：

“D1 没有共源结构，D2 补充一个共源结构。”

这个表述现在已经不准确，而且会被专利权人利用。

应当写成：

D1 未明确公开的是：将可识别的共源导电接触按照权利要求16所限定的方式配置在多个实际存储块的群组之间的阵列内部布局。

也就是说：

N、P、Q、R、普通 CSL、共源驱动、源区接出都不是核心区别。
区别高度集中于 O3 的阵列级空间布局。

附件现在实际上已经得到这一结论：N/P/Q/R 以及 O1/O2/O4 都具有稳定证据，不能仅靠打勾完成的只有 O3 以及它与同串双源端结构的结合。CN103782344B_16_无效理由及技术特征(8)

这样做的好处非常大：从合议组视角看，本案不再表现为“从两三篇文献拼装一个全新的3D NAND”，而变成：

在一个已经具有完整垂直 NAND＋双源端器件＋共源结构的 D1 中，对共源端的接入位置和接触分布进行改进。

这显然比前一种叙事更有利。

四、实际技术问题一定要中性化

我建议正式无效理由采用类似下面的表述：

在保持既有垂直存储串及源端控制结构的情况下，如何改善共源区域的电位稳定性及供源路径，并合理配置阵列内部的共源接出位置。

不要写成：

“如何在多个块的群组之间设置共源导电部件。”

因为后一种表述已经直接包含区别特征的答案，很容易被专利权人指为依据本专利进行的事后分析。

这也符合国家知识产权局现行创造性“三步法”的要求：最接近现有技术应优先考虑与发明所解决技术问题相关联的技术方案；重新确定的实际技术问题不能包含区别特征本身或对区别特征的指引。中国国家知识产权局

五、D2的“结合动机”要成为主战场，而不是简单说“同属3D NAND”

D1＋D2目前最大的进步，就是已经不再只有“技术领域相同”这一层结合理由。

应当完整建立以下因果链：

D2发现的问题：

源扩散层较长、接入点位于外围或距离过长
↓
源扩散层的路径电阻造成源电位不稳定
↓
D2 将接触插塞 X 分布到阵列内部的真实 block 间区域
↓
X 直接把 source diffusion layer 24 接到 STL
↓
缩短源扩散区至接触点的有效供电路径、稳定 source potential
↓
同时利用 block 间 shunt area 布置接触，兼顾面积和栅层避让。

附件已经明确指出，D2 对“为什么考虑阵列内部块间共源接触”已经存在正面的技术理由，而不是请求人事后臆造。CN103782344B_16_无效理由及技术特征(8)

而且后续核验还有一个很重要的补强：

D2 自身明确允许“上层 common source line”与“阵列内部 X”同时存在。

因此专利权人如果主张：

“D1 已经有上层共同连接，所以技术人员没有动机再增加内部接触。”

这个抗辩已经明显减弱。

上层 common line 解决的是接触点以上的金属网络；D2 的内部 X 解决的是衬底源扩散层到接触点之间的横向路径。这两个结构并不重复。

六、“块群之间”必须采取主、备两层论证

这是目前第一薄弱点，也是案件胜负最敏感的地方。附件已经准确指出，专利权人最强的攻击不是“D2没有出现 group 这个英文单词”，而是：

请求人先看到了权16，然后才把 D2 中若干真实 block 人为圈成“group”。

CN103782344B_16_无效理由及技术特征(8)

我建议这样处理：

  1. 主位解释：不要主动接受最窄的 group 解释。 权利要求16并没有明文规定“每个群组必须至少有两个块”“群组必须是独立偏置域”“群组之间必须没有其他接触”“导电部件必须为墙状”或必须采用某种材料。墙状、具体材料等属于后续从属项/实施例内容，不应主动加入权16。附件也明确提醒既不能删除“群组之间”，也不能自行加入更窄条件。CN103782344B_16_无效理由及技术特征(8)

  2. 如果合议组采用较严格解释，再启动第二层。 D2 已经明确允许 X 非周期设置以及部分 block 间不设置 X，因此可以提出例如连续多 block 集合由保留的 X 边界分隔。但必须写成“基于 D2 明确可选布局作出的结构映射”，不能假称 D2 原图已经直接画出 [BK0,BK1]—X—[BK2,BK3]。

  3. 严格解释下再引入 K1 / CN1645515A。 K1 的价值是存在真实 block pair / repeated memory group 的明确组织基础；CN1645515A 的价值则是 source shunt SH1 位于含大量真实 blocks 的阵列集合之间，明显加强“group-level”证据。最新中文补检也明确将 CN1645515A 定位为 O3 群组层级强化文献，而不是替代 D2，因为它在“同一导体直接下接 source diffusion”方面仍弱于 D2。CN103782344B_16_无效理由及技术特征(8)

因此我不建议一开始就把主组合写成五篇。

主理由仍保持 D1＋D2。
D1＋D2＋K1 或 D1＋D2＋CN1645515A，应作为严格“群组”解释下的独立备选理由。

七、必须画出组合后的物理连接关系

这是目前的第二薄弱点。

正式请求书里最好单独制作一张“组合后技术关系示意图”，并明确标注这是请求人的组合说明图，而非任何单篇对比文件原图。

建议固定为：

source driver / upper source line
→ D2式块群边界 contact X
→ D1原有 common-source node / source region
→ GST1〔R〕
→ GST2〔Q〕
→ memory-cell string
→ SST〔P〕
→ bit line

其中最重要的一句话是：

X 必须落在 R 的共源侧。

不能落在 Q 与 R 之间，更不能直接接入 pillar 中绕过 R。

否则专利权人会非常容易提出：

“请求人的组合事实上旁路了第二源端器件，因此组合后的装置并不是权16。”

D1＋D2当前的适配风险，附件已经明确集中在“到底连接哪一个源区、服务哪些串/块、是否旁路 Q/R、是否破坏阱/擦除操作”。CN103782344B_16_无效理由及技术特征(8)

八、辅助文献不要全部塞入主组合，要按抗辩定点使用

这里我建议严格分工：

CN101651144A / CN101859778A：用于回应“D2式 source contact 放入 D1 的3D结构会破坏 well/body 或擦除结构”。尤其 CN101651144A 已经提供截止日前真正的 3D NAND source contact，并证明 CSL 与 well/body 可以分别控制，擦除时 CSL 可以浮置而 well 单独施加擦除电压。它们属于3D结构兼容性证据。

CN101794789A / KR20100089014A：用于回应“衬底 common source 会导致两个源端器件 Q/R 被旁路”。这些文献的重点是已经存在：

vertical string → Q → R → CSL

从而证明“两个源端串联控制器件＋衬底 common source”本身并不存在技术矛盾。

K1 / CN1645515A：只处理“真实 block group / group boundary”问题。

这样证据结构就非常清楚：

D1 = 主体架构；
D2 = 区别特征及技术启示；
K1/CN1645515A = 群组抗辩；
CN101651144A/CN101859778A = 3D source/well 兼容；
CN101794789A/KR20100089014A = Q/R 不被旁路。

如果某一辅助文献成为完成某一创造性理由不可缺少的一环，则应如实把它列成第三技术来源；不要名义上说是 D1＋D2，实质上靠第三篇才能成立。这个处理会明显提高请求书可信度。

九、我认为最优的无效理由层级

正式提交时，我会把权16设计成三个梯次，而不是一个“五篇大组合”：

第一主理由：D1＋D2，不具创造性。
这是胜算最高、结构最简单的一条。

第二备选理由：D1＋D2＋K1（或 CN1645515A），不具创造性。
专门防御“groups 必须是两侧均含多个真实 block”的严格解释。

第三类辅助论证：针对组合可实施性的定点证据。
根据专利权人的抗辩，使用 CN101651144A/CN101859778A 说明 source/well 与擦除兼容；使用 CN101794789A/KR20100089014A 说明 Q/R＋substrate common source 可以共存。不要把它们无差别堆成主组合。

至于单篇新颖性，我目前仍然不建议作为权16主攻理由。目前证据没有一篇截止日前文献可以无明显解释地连续覆盖严格 O3 与同串 Q/R。附件对此已经多轮得到一致结果。CN103782344B_16_无效理由及技术特征(8)

十、一个必须立即修正的形式问题

附件多处仍写：

“法律依据：专利法第二条”

如果正式理由是 D1＋D2 结合后的显而易见性，主法律依据应改成《专利法》第二十二条第三款——创造性。

现行《专利法》第二十二条规定，发明创造性要求相对于现有技术具有“突出的实质性特点和显著的进步”。中国国家知识产权局 国家知识产权局现行《专利审查指南》继续采用“最接近现有技术—区别特征及实际解决的技术问题—是否存在技术启示”的三步判断，并强调避免把区别特征写入实际技术问题。中国国家知识产权局

最终判断

当前权16的最佳策略并不是继续扩大检索数量，而是把已经获得的证据“收紧”。

核心就是：

以 D1 为最接近现有技术；把区别特征压缩到 O3 的块群边界共源接入布局；以 D2 的 X、source diffusion 24、STL、source-potential stabilization 和内部接触布局理由建立技术启示；把组合后的 X 明确放在 R 的共源侧；对“groups”采取通常解释作为主位、严格多块群解释作为备位，再用 K1/CN1645515A 定点补强。

按这种方式组织，我维持**65%–75%，中心约70%的评估；如果无效请求书能够把“群组”和 D1/D2 物理适配这两个问题做成图文闭环，案件才有现实基础进入75%–85%**的较强区间。现在最不值得继续投入大量资源的，反而是普通 common source、一般 3D NAND 或更多“双 source-select”文献。CN103782344B_16_无效理由及技术特征(8)

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

我核对了指定的六份检索报告（权利要求1、2、9、10、11、16）及授权公告扫描件第3—5页 。权利要求23、24、25分别是读取、编程、擦除方法；下表按其授权权利要求原文比对。“已公开”只表示该行特征已有对应记载，不表示整项权利要求已被一篇文件公开；“未检得”限于这六份报告的现有证据。

主要对比文件公开了什么

对比文件（所在报告） 可用于权利要求23—25的公开内容 主要界限
CN102148059A及美国同族（1、2、9、10、11、16） 多个竖直半导体柱、存储串、位线、字线、共源线；图14在每串源侧设置两级地选择线。其擦除实施例还记载衬底施加擦除电压、共源线浮置、部分选择线浮置及字线接地。 两级地选择线按串的行组织；擦除时被选串与未选串的选择线采用不同状态，不能直接对应权25所要求的两组源侧栅均浮置。
US20100195395A1（11） 多柱竖直NAND、两级源侧及漏侧选择晶体管；读取时选中与未选中串选择线分别导通、关断；编程时选中字线施加编程电压，其余字线施加通过电压；擦除时存储单元体区升压、字线为0V。 未给出权23、24的完整相对电压关系，也未确认一个跨两组串的外侧源极栅极与各组独立源极选择栅极共同工作。
CN101651144A及同族（1、9、11、16） 环绕竖直柱的上、下选择栅及字线板。图9—11、表1公开：读取时选中上选择线施加读电压、未选中上选择线接地、共源线接地；编程时选中字线为编程电压、未选中字线为通过电压；擦除时上、下选择线和共源线浮置，阱施加正擦除电压，字线接地。 权25的擦除步骤最接近此文件，但该实施例只有一级下选择栅，未公开另设两组源极选择栅极、再与共同源极栅极串联的结构。
US20100207194A1／JP2010192569A（1、10、11、16） 图15的直线型竖直串和同一柱源侧的两层选择栅。 主要提供器件结构，未给出权23—25所列读取、编程、擦除偏置组合。
US20080253187A1（1、2、9、10、11） 存储串两端各串联两个选择栅，并举出编程字线与未选字线的不同电压。 所示方案不能直接证明环绕竖直柱的两组栅结构；其一实施方式反而让串联选择栅接收相同控制电压。
US20110018051A1、WO2010004047A1（10、9） 分别为竖直选择结构、跨多个通道的实体栅提供结构性参考。 未公开权23—25的偏置序列；WO文件中的分组选择栅位于另一端，不能直接充当串与共同源极栅之间的内侧源极选择栅。
JP2009266945A／US20090267128A1（11、16） 块间接触插塞连接衬底共用源扩散层与源线。 证明共源连接布局，不证明三种操作中各栅极的电压或浮置状态。

三项权利要求共有的结构特征

特征 当前公开情况
两组含电荷存储装置的串、相应半导体柱、漏侧数据线和中间存取线 **基本已有公开。**CN102148059A、US20100195395A1、CN101651144A分别提供多串、柱、漏侧选通及字线证据。
衬底侧共用源极及其偏置路径 **已有部分公开。**上述文献及JP2009266945A提供共源区、源线或接触结构。
第一、第二组各有源极选择栅极，二者内侧为一个至少部分环绕两组相应柱的共同源极栅极，且各栅保持权利要求所述位置关系 **尚未在同一实施例中确认完整公开。**CN102148059A有两级源侧栅，但按行分设；CN101651144A有跨柱下选择板，却缺少与其串联的两组独立源极选择栅。六份报告对权9、10的严格结构比对也保留了这一争点。

权利要求23：读取方法

技术特征 已检文件的对应公开 尚未检得的部分
第一漏极选择栅为第一电压（高于0V），第二漏极选择栅约0V CN101651144A、US20100195395A1公开读取时选中／未选中漏侧选择线分别导通／关断。 与本权项完整两级源侧结构同时实施，仍未确认。
共用源极约0V CN101651144A的读取操作明确将共源线接地。 此单项已有公开。
共同源极栅极为第二电压，且第二电压高于第一电压 文献有源侧栅导通的记载。 未检得跨两组柱的该共同栅及“第二电压高于第一电压”的对应读取安排。
第一源极选择栅为第一电压、第二源极选择栅约0V 已有选中／未选中串差异控制，以及两级源侧栅的结构证据。 未检得两组内侧源极选择栅按此电压分开控制，同时共同外侧源极栅保持更高电压。
多个第一存取线为第三电压，且第三电压高于第二电压；其中选定线处于0V与第一电压之间以读取 CN101651144A、US20100195395A1公开选定字线用判读电压、其余字线用通过电压。 未直接给出本权项的完整三级电压大小关系及选定线相对第一电压的限定。
多个第二存取线也为该第三电压 文献有共用字线或未选字线施加通过电压的安排。 未确认第二组全部存取线在上述同一读取模式下取该第三电压。

权利要求24：编程方法

技术特征 已检文件的对应公开 尚未检得的部分
第一、第二漏极选择栅分别为高于0V的第一电压、约0V CN101651144A及US20100195395A1公开编程时选中／未选中漏侧选择线分别导通／关断。 与本权项其余源侧偏置的同一方案未确认。
共用源极电压介于0V与第一电压之间 已有共源线可受驱动的结构；US20100195395A1的编程例将共源线置为0V。 未见明确对应与第一电压相关的这一中间区间及其配套步骤。
共同源极栅极约0V；两组源极选择栅极均介于0V与第一电压之间 CN101651144A将其单一下选择线接地；其他文献有两级源侧栅或关断源侧栅的记载。 未检得外侧共同源极栅约0V、两组内侧源极选择栅取中间电压的同一编程方案。
第一组存取线为第二电压（高于第一电压），其中选定线为更高的第三电压以编程 CN101651144A、US20100195395A1明确公开“选中字线编程电压高于其余字线通过电压”。 未直接给出通过电压又高于本权项第一漏极选择栅电压的完整关系。
第二组多个存取线均为第二电压 已有未选字线施加通过电压的公开。 未确认第二组全部存取线在上述同一编程状态中均取第二电压。

权利要求25：擦除方法

技术特征 已检文件的对应公开 尚未检得的部分
两组漏极选择栅浮置 CN101651144A图10、表1公开擦除时所有上选择线浮置。 单项操作已有较直接公开；仍需与本权项的两级源侧结构对应。
衬底施加高于0V的擦除电压 CN101651144A明确公开；CN102148059A也公开衬底升至擦除电压。 此单项已有公开。
共用源极浮置 CN101651144A明确公开共源线浮置；CN102148059A的有关擦除实施例亦有此状态。 此单项已有公开。
共同源极栅极、第一及第二源极选择栅极均浮置 CN101651144A公开其一级下选择线浮置；CN102148059A在选中串的双地选择线浮置。 前者缺独立的两组源极选择栅；后者对未选串施加擦除禁止电压。未检得本权项三个源侧栅在两组串上同时浮置的完整对应。
两组存取线均约0V，以擦除两组存储装置 CN101651144A公开选中块字线接地擦除；US20100195395A1公开体区升压且字线0V的擦除。 字线接地本身已有公开；与前一行所述全部源侧栅共同浮置的两组结构组合仍未确认。

结论：权23的主要缺口是共同源极栅更高电压、两组源极选择栅差异偏置及完整读取电压层级；权24的主要缺口是共源、共同源极栅、两组源极选择栅的配套编程偏置；权25的多数擦除动作可在CN101651144A中找到，但两组独立源极选择栅与共同源极栅均浮置的完整结构及操作尚未确认。现有证据可以复用结构和部分操作步骤，不能据此把任一整项方法权利要求标为已由某一篇对比文件完整公开。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、无效成功概率：仍可评为65%—75%，但必须以完整、准确的创造性理由为前提

针对CN103782344B现授权权利要求16，以现有对比文件为基础，采用上一轮确定的“D1板式共源区315及双源端方案＋D2内部源接触布局”主路线，并对必要的备位组合分别论证，我的条件化办案判断仍为65%—75%，中心约70%。

这个数字是用于案件决策的主观评估区间，不是统计成功率，也不是经案件样本校准的预测结果。评估对象仅为当前授权文本的权利要求16，不是整件专利，也不包括专利权人进一步限缩后可能形成的其他权利要求。权利要求16的完整分析对象仍是附件所列N—R，不能只按争议特征O单独计算胜算。CN103782344B_16_无效理由及技术特征(9)

本次重新读取了附件末尾的补检结果，并对授权权利要求、D1板式方案及D2接触分布的关键原页作了定点复核；没有把全部候选文献视为已在本轮逐篇重新核验，也未将未提供的完整审查档案、专利权人答辩或既往无效决定纳入判断。

1. 条件变化对结果的影响

评估情形 办案判断区间 决定性因素
现有证据经规范整理，主攻D1＋D2，必要时分别提出含K1等文献的备位理由 65%—75% 主体结构和源接触证据较强，但群组对应及具体采用理由仍需解释
合议组接受有原文、图示基础的真实块集合对应；接触落点、315共源范围及Q/R控制关系说明充分 75%—85% 两个主要争点得到实质压缩
合议组要求更明确的群组组织依据，而K1的平面分组向D1迁移仍缺理由，315跨块连接也未落实 45%—60% 可能被认为是围绕目标权利要求选择分组、补造连接关系

这些是同一案件对不同解释及论证条件的敏感性判断，不能相加，也不能把D1＋D2与D1＋D2＋K1当作独立事件计算“叠加胜率”。附件已有相近的条件化评估，但我不把附件里的概率数字本身当作证明案件强弱的证据。CN103782344B_16_无效理由及技术特征(9)

2. 为什么仍有较好的无效基础

首先，权利要求16没有把“每N块一个接触”“群内不得存在接触”“必须采用墙形导体”“源端栅必须独立驱动”等条件全部写入。不能把为了寻找更强证据设置的严格检索目标，直接变成无效请求人必须证明的额外限定。授权原文及权利要求17—22之间的关系，对此提供了明确依据。专利图像

其次，D1第二实施方式确实提供了采用同串至少两条地选择线的文字选项，而非请求人凭空将不同串的两条GSL拼成两个源端器件。这使“板式315＋双源端器件”的起点具有原文基础。专利图像

再次，D2不是只出现“共源接触”这一术语。它针对多块阵列下方的源扩散层，给出了采用阵列内部接触来稳定源电位的具体理由；并明确允许非周期设置和部分块间区域不设接触。因此，当前已经具备结构、功能与采用理由相结合的创造性攻击基础。专利图像

3. 为什么不能提高到80%—90%的基础胜率

最新补检尚未改变三个事实：

**D2的具体群组对应仍需要解释；D1的315跨块共源范围仍不能直接从单块图推出；新增平面布局文献并不自动提供在D1中采用同样分组的理由。**附件对这三个问题均保留了明确限制。CN103782344B_16_无效理由及技术特征(9) CN103782344B_16_无效理由及技术特征(9) CN103782344B_16_无效理由及技术特征(9)

因此，新增一篇日韩同族、又找到一个源接触，或者检出“double/triple pitch”，都不足以机械上调成功率。真正能够提高判断的，是减少一个决定性的结构推导，或者补出一项目前欠缺的采用理由。

二、请求人最薄弱的环节：已不只是“缺少块群字样”，而是群界选择、源接入和采用理由尚未完全连成一体

1. 两篇主组合与三篇备位组合，最薄弱点有所不同

论证路线 最薄弱环节 当前证据能做到什么 尚不能省略什么
D1＋D2 O3：同一个X为什么对应真实块群之间，而不是事后圈选的块间位置 D2有真实BK、块间X，以及非周期、部分省略选项 明确群组构成、选定X的位置；依赖省略模式时，说明具体选择依据
D1＋D2＋K1 为什么把K1的块对组织用于D1的垂直板式共源结构 K1使块对及相应源接入边界具有独立文献依据 说明哪些布局教导能够脱离平面漏源交替、虚设串控制的特定语境
上述路线共同存在 X接入哪个315源节点、服务哪些块，如何保持Q—R—共源关系 D1有板式源节点及双源端选项；D2有内部接触；其他桥梁有源／阱分路实例 跨块连续或互连范围、具体接触落点、隔离关系，不能仅画抽象电路线

这一区分有直接证据基础：D2的严格分组仍涉及选择；K1虽然有实际块对，其组织又与平面虚设串及虚设位线控制相联系。CN103782344B_16_无效理由及技术特征(9) CN103782344B_16_无效理由及技术特征(9)

因此，下一轮最值得检索的，不是再证明“块群已知”，而是找到“这种源接触群界安排为什么适用于这一类共源结构”的证据。

2. 最有力度的反对意见是什么

专利权人可以提出如下质疑：

D2只是允许部分接触省略，并没有教导请求人选择的分组；K1的块对来自特定平面结构。请求人在看到目标权利要求后，将两者组合为特定群界，再把接触连接到D1未明确画出的跨块315节点。现有文献分别有相关特征，并不等于已经给出了采用这一整体安排的理由。

这是对现有证据可能提出的反驳，不是对方已经提交的意见。附件对这一风险的表述也集中在具体分组选择和跨块节点组织，而非普通源接触是否已知。CN103782344B_16_无效理由及技术特征(9)

请求人的回答不能停在：

“都是NAND，所以可以结合”；
“两个块自然可以组成一组”；
“加一个接触不会有影响”。

应当回答的是：实际哪几个块、哪一个X、哪一个源节点、哪一段导电路径，以及选择该位置的技术理由。

3. D1板式方案降低了部分风险，但没有自动消除跨块范围问题

D1图19只显示一个BLKj及其下方315，不能直接据此认定该315连续覆盖所有BLK。原说明书还把315与衬底111之间的PN结、源端浮置及沟道升压关系联系起来。专利图像

所以，应固定以下一种实现，而不能来回切换：

多个块共享连续源区，或者多个源片区通过明确互连形成共源节点；群界接触X接入该节点，并位于R的共源侧。

这里需要的是可信的技术连接和采用依据，不是要求提交流片级工艺证明，也不是要求组合后的全部波形与D1原实施方式逐点相同。后两项并非权利要求16的文字条件。CN103782344B_16_无效理由及技术特征(9)

4. 一个容易被忽略的薄弱点：备位组合不能互相借用未列入的必要文献

如果必须依靠K1解决群组组织，又必须依靠CN101859778A解决具体源跨接实现，那么相关完整理由可能实质上需要：

D1＋D2＋K1＋CN101859778A。

不能一边说“三篇路线已经充分”，一边从另一条三篇路线中默默借入不可缺少的实现依据。是否需要四篇，应由具体证明负担决定，而不是为了保持“两篇／三篇”的形式而隐藏来源。附件已经指出这一点。CN103782344B_16_无效理由及技术特征(9)

三、下一轮补检策略：分成“群界证据”和“采用／适配证据”两条主线

目标A：寻找不依赖事后圈选的真实块群边界源接触

优先寻找在同一有明确承接关系的实施方式中，能够建立：

真实块群A—同一导电部件X—真实块群B；
X耦合衬底共源区，并参与向相关串提供源电位。

最有价值的增量是：原文自身给出块对、重复群组、特定源接触边界，或者清楚的实际布局，而不是检索者在图上任意框选。

但要避免过度收窄：**清楚的图示也可以是直接公开；“每N块一个接触”不是必须出现的句式；间接耦合不能仅因经过其他导体就被排除。**关键是同一个X的身份、位置和连接不发生漂移。授权权利要求的用语是“耦合”，并未要求独立垂直插塞或直接接触。专利图像

目标B：寻找群界接触用于板式共源结构的具体理由和实现

重点检索：

板式共源区的跨块连续或互连 → 群界接触落点 → 接触密度／源路径长度的选择理由 → 保持Q、R源端控制及源／体区关系。

其中尤其需要区分两个比较基准：

从外围接触改为内部接触，与从每个边界均设置接触改为稀疏接触，不是同一个改进。前者有D2的明确依据；后者不能无条件宣称既降低电阻又缩小面积。附件对此已有明确提醒。CN103782344B_16_无效理由及技术特征(9)

优先追溯的文献线索

追溯方向 优先起点 本轮真正要找的增量
接触倍间距与真实块层级 JP2005354003A／KR20060048355A 将double/triple pitch明确关联到真实存储块，而不是一个NAND单元跨越的局部block regions
真实块对与交替接触边界 US20060268612A1及日韩同族；US20100014350A1 寻找更明确的群界接触规则及其独立技术理由，减少对平面漏源几何结构的依赖
同一源接触的实体连接 JP2010027165A；US20100052017A1 在已有清楚源接触路径上，进一步找到多块群边界或垂直结构的承接
每两块间隔的准确修饰对象 US20090003025A1／US20090004843A1 找到直接针对源接触495的间隔公开，而不是借用漏接触490的文字
三维源节点与接触适配 D1、CN101859778A、US20110002178A1的早期引用及相关申请链 板式或互连源区、群界落点、双源端器件与源接触处于同一结构框架

前三类及SanDisk线索均已进入附件，但仍分别保留block层级、群组关系或文字修饰对象方面的限制，不能直接按“新完整证据”使用。CN103782344B_16_无效理由及技术特征(9) CN103782344B_16_无效理由及技术特征(9)

还应安排一次交叉核验：**JP2006313925A的省略接触是否仅针对虚设块；CN1645515A的阵列层级、实际块层级及SH1位置是否被混用。**附件对前者已有降级，对后者前后评价并不完全一致，暂不应把这些争议直接计入胜率提升。CN103782344B_16_无效理由及技术特征(9) CN103782344B_16_无效理由及技术特征(9) CN103782344B_16_无效理由及技术特征(9)

**检索验收标准应是“减少了哪个决定性推导或必要技术来源”，而不是“又增加了多少公开号”。**以下提示词据此设计，属于下一轮检索任务，不是已经完成的新一轮六语种检索结果。

四、六语种补充检索提示词

CN103782344B_claim16_six_language_prompts.txt　｜　CN103782344B_claim16_six_language_prompts.zip

提示词中的已知文献均作为待回核基线或追溯起点，不要求后续模型预先接受既有对应结论。

1. 中文提示词

请针对中国专利CN103782344B授权权利要求16，开展以当前证据薄弱环节为中心的中文专利补充检索。必须实际检索、打开并核验原公报，不得只凭记忆列出公开号。

【范围与日期】
仅采用2011年8月14日及以前实际公开或公告的技术内容。核验所引用版本的公开日，不能用优先权日、申请日、登记日或晚公开同族替代。中文主结果须为截止日前公众可获得的中文全文；外文公报可以作为追溯入口，但须单列。已知同族的新语言版本不是新增独立技术来源。

【权利要求口径】
N：多个真实存储块，每块多个串，每串具有与从衬底延伸的相应半导体柱相关联的多个电荷存储装置。
O1：一个可识别导电部件X；O2：该X耦合衬底；O3：该X位于多个块的群组之间；O4：该X用于偏置所述串的共用源极。
P：柱相关漏端选择器件位于存储串与数据线之间。Q、R：同一串源端两个可区分且与相应柱关联的器件，连接顺序为存储单元—Q—R—共源节点；二者实质控制柱与共源之间的导电。

“每侧至少两个真实块”仅作较严格的稳健性检验，不是预设的唯一解释。不要额外要求群内无接触、每N块一次、独立电压域、独立栅驱动、完全环绕柱、墙形、直接接触衬底或另有独立上层源线。间接耦合允许，但须固定X身份和中间连接；不得把不同部件的属性合成一个X。

【待回核的已知基线】
D1＝CN102148059A/US20110194357A1：重点核验板式共源区315、CN[0118]及[0128]—[0129]承接双源端方案的关系。图19仅示一个BLKj，不能预设315横跨全部块。
D2＝US20090267128A1/JP2009266945A：核验X—源扩散层24—源线、非周期/部分省略选项及内部接触的采用理由；不能预设特定群组已明示。
K1＝KR100729365B1/US20070285985A1：核验实际块对、接触102及平面虚设串语境。
已知桥梁CN101859778A、CN101794789A、CN101651144A、US20110002178A1不得重新包装为新发现。

【目标A：优先消除群组任意划分】
寻找同一实施方式中由真实存储块构成的两组、位于组间的同一X、X的衬底共源耦合与偏置作用。

优先寻找原文块对/块群、交替源漏接触边界、源接触跨多个块间距、正常数据块边界省略接触、源分流线位于多块集合间。

逐一核验block的结构/控制依据，记录实际服务的串和块，不用串、位线束、材料块或虚设块替代。明确图文关系同样有价值，不要求必须逐字出现“每N块”。

【目标B：补足为何及如何用于D1】
寻找板式共源区跨块连续或明确互连、群界源接触具体落点、源/阱分路、接触位于R共源侧且不旁路Q/R的截止日前实现。

优先寻找把接触位置/密度与源电阻、电位不均、空间或制造隔离联系起来的教导。区分“外围改内部接触”与“每边界接触改稀疏接触”；不能断言少接触必然同时降阻和缩小面积。擦除浮置是适配核验，不是权16新增限定；不要求复制D1全部波形。

【追溯与排错】
优先追CN1645515A、JP2010027165A、JP2005354003A/KR20060048355A、US20060268612A1、US20100014350A1、US20100052017A1、US20090003025A1的早期引用和申请链。

特别核验：double/triple pitch是否对应真实块；“每两块”是否实际修饰漏接触490而非源接触495；省略接触是否只针对虚设块；SH1与CS的身份及块层级是否被混用。上述线索均须重新验证。

检索词拆组使用：
“存储块群/多个存储块/块对”＋“源接触/源极并联线/源分流线/共源插塞”；
“每隔/所定数量/间距/非周期/省略”＋“源接触”；
“板式共源区/共源扩散层”＋“块间接触/阱偏置/浮置”。

沿命中原公报实际分类号及前向、后向引用追溯，不把被引用本身当作结合动机。

【交付】
输出最有增量的候选证据卡：公开号、实际公开日、语言、原始公报链接、准确段落/页码/图号、必要短引和中文解释、真实块/群/X标号、X耦合与供源路径、O1—O4及Q/R逐项评价。

分为M明确公开（包括清楚图示）、S需要解释的结构映射、E明确选项仍需选择、U未建立。

分别说明有利内容、最强不利内容、相对D1+D2或D1+D2+K1究竟减少哪一个解释步骤或技术来源。列出检索式、排除理由和未解决缺口；不得凑数、编造引用或宣称数据库穷尽。未找到理想单篇时仍保留有实质增量的局部证据，不输出无根据的成功率。

2. 英文提示词

Conduct a gap-closing English-language patent search for granted claim 16 of CN103782344B. Perform actual searches and verify original publications; do not generate publication numbers from memory.

DATE AND LANGUAGE
Use only technical content actually made public on or before 14 August 2011. Verify the publication date of the exact version cited. Priority, filing, registration, and later-family dates are not substitutes. Main results must be qualifying English full-text publications; foreign originals may be tracing leads and must be separated. Deduplicate technical sources by family and content.

CLAIM FRAMEWORK
N: multiple actual memory blocks, each containing multiple strings of charge-storage devices associated with semiconductor pillars extending from a substrate. O1: one identifiable conductive feature X; O2: X is coupled to the substrate; O3: X lies between groups of the blocks; O4: X biases the strings’ common source.

P is the pillar-associated drain-select device between the string and data line. Two distinct pillar-associated source-side devices have the order memory cells—Q—R—common-source node and substantially control pillar-to-source conduction.

Two or more actual blocks on each side is a robustness test, not a mandatory claim construction. Do not add contact-free group interiors, one contact every N blocks, independent source domains or gate drivers, wall shape, complete gate enclosure, direct substrate contact, or a separate upper source line. Indirect coupling is acceptable when X and every intermediate connection remain identifiable.

BASELINE TO VERIFY, NOT ASSUME
D1: CN102148059A/US20110194357A1. Check the plate-like source region 315 and the linkage to the dual-source-device option: CN paragraphs [0118], [0128]–[0129], corresponding US [0119], [0129]–[0130]. Do not assume the plate shown for BLKj spans every block.

D2: US20090267128A1/JP2009266945A. Check X, source diffusion 24, bias delivery, optional nonperiodic/omitted contacts, and the stated purpose of internal contacts.

K1: KR100729365B1/US20070285985A1. Check actual block pairs and contact 102, including the planar dummy-string context.

Known bridges include CN101859778A/US20100258947A1 and US20110002178A1. Rediscovering them is not a new independent source.

TARGET A: NON-ARBITRARY GROUP BOUNDARIES
Find one supported embodiment linking actual block groups, the same boundary source contact/plug/shunt X, substrate-source coupling, and source bias.

Prioritize explicit block pairs/groups, alternating source/drain boundaries, multi-block source-contact spacing, contact omissions between active data blocks, and source shunts between multi-block arrays.

Prove the block hierarchy and record which strings/blocks the source path actually serves. Do not substitute strings, bit-line bundles, material blocks, or dummy blocks. Clear drawings count; an exact “every N blocks” sentence is not required.

TARGET B: WHY AND HOW THE LAYOUT TRANSFERS
Find pre-cutoff plate-source continuity or explicit cross-block interconnection, a concrete boundary landing point, source/body separation, and an access path outside R that bypasses neither Q nor R.

Seek a stated relationship between contact placement/density and source resistance, voltage uniformity, space, or isolation. Distinguish perimeter-to-internal access from dense-to-sparse contacts. Do not assert that fewer contacts necessarily lower both resistance and area. Erase floating is a compatibility check, not an added claim limitation; reproducing every D1 waveform is unnecessary.

TRACING AND FALSE POSITIVES
Trace earlier citations and application chains of US20060268612A1, US20100014350A1, US20100052017A1, US20090003025A1/US20090004843A1, JP2010027165A, and JP2005354003A/KR20060048355A.

Verify whether double/triple pitch refers to actual blocks, whether “every two blocks” modifies drain-contact blocks 490 rather than source contacts 495, and whether omitted contacts belong only to dummy blocks.

Run separate query families:
(“block group” OR “block pair”) with (“source contact” OR “source shunt”);
(“source contact”) with (“every” OR “pitch” OR “omitted” OR “nonperiodic”);
(“source plate” OR “common source diffusion”) with (“inter-block contact” OR “body bias” OR “floating”).

Follow classifications actually assigned to verified hits and citation chains; citation alone is not a combination rationale.

OUTPUT
Report in Chinese with short original English quotations and Chinese translations. For each genuinely useful candidate give exact publication/date/language, original-publication link, paragraphs/pages/figures, block/group/X identities, source path, and O1–O4/Q/R mapping.

Grade M: express disclosure, including clear figures; S: interpretive structural mapping; E: express option requiring selection; U: unestablished.

State the strongest adverse passage and exactly which inference or necessary source is eliminated relative to D1+D2 or D1+D2+K1. Include search queries, exclusions, and unresolved gaps. Do not pad results, fabricate citations, claim exhaustiveness, or invent success percentages. Retain useful partial evidence when no ideal single reference is found.

3. 日文提示词

中国特許CN103782344Bの登録請求項16について、現在の証拠の弱点を補う日本語特許公報の追加調査を行ってください。実際に検索し、原公報を開いて確認してください。記憶だけで公開番号を列挙しないでください。

【日付・言語】
2011年8月14日までに実際に公開・公告された技術内容だけを採用し、引用する版の公開日を確認してください。優先日、出願日、登録日又は後日の同族公開で代用しないこと。

主結果は期限内に公衆利用可能となった日本語全文とし、外国語公報は追跡用資料として区別してください。同族の別言語版を新しい独立技術源として数えないでください。

【請求項の基準】
N：実際の複数メモリブロック、各ブロック内の複数ストリング、基板から延びる半導体ピラーに関連する電荷蓄積素子。
O1：識別できる導電部材X。
O2：同じXの基板への結合。
O3：同じXが複数ブロックの群の間に位置すること。
O4：Xによるストリング共通ソースのバイアス。
P：ストリングとデータ線の間にあるピラー関連のドレイン選択素子。
Q、R：同じストリングのソース側にある、対応ピラーに関連する区別可能な二素子。順序はメモリセル—Q—R—共通ソースであり、両素子がピラーと共通ソースとの導通を実質的に制御します。

各側に二つ以上の実ブロックがあることは厳格な確認条件であり、唯一の請求項解釈と決めつけないこと。群内コンタクト禁止、Nブロックごとに一個、独立電位領域、独立ゲート駆動、壁形状、ピラー全周包囲、基板への直接接触、別の上層ソース線を追加条件にしないでください。間接結合は許容しますが、Xと中間部材を混同しないこと。

【再確認すべき既知資料】
D1＝CN102148059A／US20110194357A1：板状共通ソース315及び二段ソース側素子の選択肢との実施形態の連続性。CN[0118]、[0128]—[0129]を確認し、BLKjの図だけから315が全ブロックに連続すると推定しないこと。

D2＝JP2009266945A／US20090267128A1：X—拡散層24—ソース線、非周期配置・一部省略の選択肢、内部接触の採用理由。

K1＝KR100729365B1／US20070285985A1：実ブロック対、接触102、平面NANDのダミーストリングに由来する制約。

既知橋渡し資料CN101859778A、CN101794789A、CN101651144A、US20110002178A1も新発見扱いにしないこと。

【最優先A：恣意的でない群境界】
同一実施形態で、実ブロック群—同一のソースコンタクト／プラグ／シャントX—実ブロック群、及びXの基板共通ソースへの結合とバイアス機能を確認してください。

明示されたブロック対、ソース／ドレイン接触の交互境界、複数ブロックに対応する接触ピッチ、通常データブロック間の接触省略を優先します。

ストリング、ビット線束、材料塊、ダミーブロックを実ブロックへ読み替えないこと。明瞭な図示も評価し、「Nブロック毎」という一文だけを必須にしないでください。実際の給電対象を記録してください。

【B：D1に適用する理由と接続】
板状ソースのブロック間連続性又は明示的な相互接続、群境界での接触着地点、ソース／ウェルの分離、Rの共通ソース側に接続しQ/Rをバイパスしない構造を探してください。

接触位置・密度とソース抵抗、電位均一性、面積、加工隔離との作用関係を重視します。周辺接触から内部接触への変更と、密な接触から疎な接触への変更を区別してください。接触削減で抵抗と面積が必ず同時に減ると断定しないこと。

消去時の浮遊は適合性の確認であり、請求項16への追加限定でもD1全波形の再現要求でもありません。

【追跡・誤判定防止】
JP2010027165A、JP2005354003A／KR20060048355A、JP2006332424A／US20060268612A1、JP2010027097A／US20100014350A1、JP2005142493A、US20100052017A1、US20090003025A1の先行引用・出願系列を追跡してください。

倍／三倍ピッチのblock regionは本当のメモリブロックか、US文献の“every two blocks”はドレイン接触490を修飾するのか、JP2006313925Aの省略対象はダミーブロックだけかを再確認してください。

検索語を分けて使ってください：
「ブロック群／ブロック対」＋「ソースコンタクト／ソースシャント」；
「所定数のブロック毎／間引き／省略／非周期／倍ピッチ」＋「ソース線コンタクト」；
「ベタ状ソース拡散層／板状共通ソース」＋「ブロック間／ウェルバイアス／浮遊」。

確認済み公報の実際の分類及び引用系列も使用し、引用関係自体を組合せ動機としないこと。

【成果】
中国語で報告し、日本語短文引用と中国語訳を付してください。公報番号・公開日・言語・原公報リンク・段落／頁／図・実ブロックと群及びXの符号・給電経路・O1—O4/Q/Rの評価を示してください。

M＝明示（明瞭な図示を含む）、S＝解釈を要する構造対応、E＝明示された選択肢だが選択を要する、U＝未確認。

最も不利な記載及びD1＋D2又はD1＋D2＋K1に対して減らせる推論・技術源を特定してください。検索式、除外理由、残存課題も記録し、水増し、引用捏造、網羅性や成功率の根拠のない断定を避けてください。理想的単一文献がなくても有用な部分証拠を残してください。

4. 韩文提示词

중국 특허 CN103782344B의 등록 청구항 16에 관한 현재 증거의 약점을 보완하는 한국어 특허공보 검색을 수행하십시오. 실제로 검색하고 원공보를 확인해야 하며 기억만으로 공개번호를 제시하지 마십시오.

【날짜와 언어】
2011년 8월 14일까지 실제 공개 또는 공고된 기술내용만 채택하십시오. 인용하는 정확한 판의 공개일을 확인하고 우선일, 출원일, 등록일 또는 후속 동족 공개일로 대체하지 마십시오.

주된 결과는 기한 내 공개된 한국어 전문이어야 합니다. 외국어 공보는 추적용 자료로 구분하고 동족의 다른 언어판을 새로운 독립 기술원으로 세지 마십시오.

【청구항 기준】
N: 복수의 실제 메모리 블록, 각 블록의 복수 스트링, 기판에서 연장되는 반도체 필라와 관련된 전하 저장 소자들.
O1: 식별 가능한 도전성 부재 X.
O2: 동일 X의 기판 결합.
O3: 동일 X가 복수 블록의 그룹들 사이에 위치함.
O4: X를 통한 스트링 공통 소스 바이어스.
P: 스트링과 데이터선 사이의 필라 관련 드레인 선택 소자.
Q와 R: 동일 스트링의 소스측에 직렬로 배치된, 해당 필라와 관련된 구별 가능한 두 소자. 순서는 메모리 셀—Q—R—공통 소스이며 두 소자는 필라와 공통 소스 사이의 도통을 실질적으로 제어합니다.

각 측에 두 개 이상의 실제 블록이 있다는 조건은 엄격한 검증용이지 유일한 청구항 해석이 아닙니다. 그룹 내부 접촉 금지, 매 N블록당 접촉 하나, 독립 전압영역, 독립 게이트 구동, 벽 형상, 필라 완전 포위, 기판 직접 접촉 또는 별도 상층 소스선을 추가 요건으로 삼지 마십시오. 간접 결합은 허용하되 X와 중간 부재들의 정체성을 분리하십시오.

【검증할 기존 자료】
D1: CN102148059A/US20110194357A1. 판형 공통 소스 315 및 이중 소스측 소자 선택사항의 실시예 연결을 CN[0118], [0128]—[0129]에서 확인하십시오. BLKj 그림만으로 315가 모든 블록에 연속된다고 가정하지 마십시오.

D2: US20090267128A1/JP2009266945A. X—소스 확산층24—소스선, 비주기/일부 생략 선택사항 및 내부 접촉의 채택 이유를 확인하십시오.

K1: KR100729365B1/US20070285985A1. 실제 블록 쌍, 접촉102와 평면 더미 스트링 문맥을 확인하십시오.

기존 가교 자료 KR20100112862A/CN101859778A, KR20110003764A/US20110002178A1 및 KR20100088829A/CN101794789A를 새 독립 기술원으로 재포장하지 마십시오.

D1의 KR20110092523A는 공개일 2011-08-18을 확인하고 기한 전 한국어 증거에서 제외하십시오.

【최우선 A: 임의적이지 않은 그룹 경계】
하나의 실시예에서 실제 블록 그룹—동일 소스 콘택/플러그/션트 부재 X—실제 블록 그룹, 그리고 X의 기판 공통 소스 결합과 바이어스 기능을 찾아내십시오.

명시된 블록 쌍, 소스/드레인 접촉의 교대 경계, 복수 블록에 대응하는 소스 접촉 피치, 정상 데이터 블록 경계의 접촉 생략을 우선하십시오.

스트링, 비트선 묶음, 재료 덩어리 또는 더미 블록을 실제 블록으로 바꾸지 마십시오. 분명한 도면도 증거이며 “매 N블록”이라는 문장만을 요구하지 마십시오. 실제로 바이어스되는 스트링과 블록을 기록하십시오.

【B: D1에 왜, 어떻게 적용하는가】
판형 소스의 블록 간 연속성 또는 명시적 상호연결, 그룹 경계의 구체적 접촉 착지점, 소스/웰 경로 분리, R의 공통 소스측에 접속하여 Q/R을 우회하지 않는 구조를 찾으십시오.

접촉 위치/밀도와 소스 저항, 전위 균일성, 면적 또는 공정 격리의 관계가 중요합니다. 주변 접촉을 내부로 옮기는 경우와 촘촘한 접촉을 줄이는 경우를 구별하십시오. 접촉 수 감소가 반드시 저항과 면적을 동시에 줄인다고 주장하지 마십시오.

소거시 부유는 적합성 검증이며 청구항 추가 제한 또는 D1의 모든 파형 복제 요구가 아닙니다.

【추적 및 오탐 검증】
KR20060048355A/JP2005354003A, KR20060122772A/JP2006332424A/US20060268612A1, JP2010027165A, US20100014350A1, US20100052017A1, US20090003025A1의 선행 인용과 출원 계보를 추적하십시오.

double/triple pitch의 block region이 실제 블록인지, “every two blocks”가 소스접촉495가 아니라 드레인접촉490를 수식하는지, 생략 대상이 더미 블록에 한정되는지 확인하십시오.

검색어는 분리하여 사용하십시오:
“블록군/블록 그룹/블록 쌍”＋“소스 콘택/소오스 콘택트/소스 스트랩”;
“소정 수의 블록마다/일정 간격/생략/비주기/두 배 피치”＋“소스 접촉”;
“판형 공통 소스/공통 소스 확산층”＋“블록 사이/웰 바이어스/부유”.

확인된 문헌의 실제 분류와 인용 계보를 사용하되 인용 사실 자체를 결합 동기로 간주하지 마십시오.

【출력】
중국어로 보고하고 짧은 한국어 원문과 중국어 번역을 제시하십시오. 각 유효 후보에 공개번호, 실제 공개일, 언어, 원공보 링크, 문단/쪽/도면, 블록·그룹·X의 부호, 소스 바이어스 경로, O1—O4/Q/R 대응을 기재하십시오.

M=명시 공개(명확한 도면 포함), S=해석이 필요한 구조 대응, E=명시 선택사항이나 추가 선택 필요, U=미확립.

가장 불리한 내용과 D1+D2 또는 D1+D2+K1에서 줄어드는 추론 단계/필수 기술원을 밝히십시오. 검색식, 제외 이유 및 잔여 공백을 보고하십시오. 결과 수 채우기, 인용 조작, 전수검색 주장 또는 근거 없는 성공률을 금지합니다. 이상적인 단일 문헌이 없어도 실질적 부분 증거는 보존하십시오.

5. 法文提示词

Effectuez une recherche ciblée de publications de brevets en français pour combler les faiblesses actuelles des preuves relatives à la revendication délivrée 16 de CN103782344B. Recherchez réellement les documents et vérifiez les publications originales ; ne produisez pas de numéros de mémoire.

DATE ET LANGUE
Ne retenez que le contenu effectivement rendu public au plus tard le 14 août 2011. Vérifiez la date de la version citée, sans la remplacer par une priorité, un dépôt, un enregistrement ou une publication ultérieure de la famille.

Les résultats principaux doivent être des textes intégraux français accessibles avant cette limite. Une interface traduite, un résumé français ou une traduction française tardive ne suffit pas. Séparez les sources étrangères utilisées pour remonter une chaîne documentaire. Dédupliquez les familles et les sources techniques.

CADRE DE LA REVENDICATION
N : plusieurs véritables blocs mémoire, chacun comprenant plusieurs chaînes de dispositifs de stockage de charge associés à des piliers semi-conducteurs s’étendant depuis un substrat.
O1 : un élément conducteur identifiable X.
O2 : le couplage de ce même X au substrat.
O3 : sa position entre des groupes de blocs.
O4 : sa fonction de polarisation de la source commune des chaînes.

P est le dispositif de sélection côté drain associé au pilier, entre chaîne et ligne de données. Deux dispositifs distincts Q et R, associés au même pilier du côté source, suivent l’ordre cellules—Q—R—source commune et commandent substantiellement la conduction entre pilier et source.

Deux blocs ou davantage de chaque côté constituent un test renforcé, pas une interprétation imposée. N’ajoutez ni absence de contacts internes, ni cadence d’un contact par N blocs, ni domaines de tension ou commandes de grille indépendants, ni forme de paroi, ni enveloppement intégral du pilier par les grilles, ni contact direct au substrat, ni ligne source supérieure séparée. Un couplage indirect convient si X et les éléments intermédiaires restent identifiés.

BASE DOCUMENTAIRE À VÉRIFIER
D1 : CN102148059A/US20110194357A1, région source en plaque315 et lien avec l’option de deux dispositifs côté source ; vérifier CN[0118], [0128]–[0129]. Ne présumez pas qu’une plaque représentée sous BLKj traverse tous les blocs.

D2 : US20090267128A1/JP2009266945A, X—diffusion source24—ligne source, contacts non périodiques ou omis et motif des contacts internes.

K1 : KR100729365B1/US20070285985A1, paires de vrais blocs et contact102, dans un contexte NAND planaire de chaînes factices.

CN101859778A/US20100258947A1 et US20110002178A1 sont des rapprochements connus, non de nouvelles sources.

CIBLE A : UNE FRONTIÈRE NON ARBITRAIRE
Cherchez, dans un même mode de réalisation, deux groupes de véritables blocs, le même contact/bouchon/shunt source X entre eux, son couplage à la source dans le substrat et sa fonction de polarisation.

Privilégiez les groupes ou paires explicités, les frontières source/drain alternées, les pas de contacts couvrant plusieurs blocs et les contacts omis entre blocs de données actifs.

Prouvez la hiérarchie des blocs et précisez les chaînes effectivement desservies. Ne confondez pas chaînes, faisceaux de lignes de bits, blocs de matériau et blocs mémoire. Des figures explicites suffisent sans exiger les mots « tous les N blocs ».

CIBLE B : MOTIF ET FAISABILITÉ DU TRANSFERT
Cherchez une plaque source continue entre blocs ou des interconnexions explicites, un point d’atterrissage concret à leur frontière, des chemins source/caisson distincts et un contact placé du côté source commune de R, sans court-circuiter Q ou R.

Recherchez le lien entre position/densité des contacts et résistance, uniformité du potentiel, encombrement ou isolation de fabrication. Distinguez le passage de contacts périphériques à internes de la réduction de leur densité. Moins de contacts ne signifie pas automatiquement moins de résistance et moins de surface.

L’état flottant à l’effacement est un contrôle de compatibilité, non une limitation supplémentaire ni une obligation de reproduire toutes les formes d’onde de D1.

PISTES ET CONTRÔLES
Remontez les citations et filiations de US20060268612A1, US20100014350A1, US20100052017A1, US20090003025A1, JP2010027165A et JP2005354003A/KR20060048355A.

Vérifiez si le double/triple pas concerne de vrais blocs et si « every two blocks » qualifie le contact drain490 plutôt que le contact source495. Vérifiez également les omissions limitées aux blocs factices.

WO2010004047A1/FR2933802A1 est une piste française connue : vérifiez la distinction entre chaînes horizontales empilées, piliers verticaux et « bloc de source commune » en matériau.

Utilisez séparément :
« groupe de blocs/paire de blocs » avec « contact de source/shunt de source » ;
« tous les deux blocs/nombre prédéterminé/pas/omis/non périodique » avec « contact source » ;
« plaque de source/diffusion source commune » avec « entre blocs/polarisation du caisson/flottant ».

Exploitez les classifications réellement attribuées et les citations ; une citation ne prouve pas à elle seule le motif de combinaison.

LIVRABLE
Rédigez en chinois, avec de courtes citations françaises et leur traduction chinoise. Donnez publication, date, langue, lien original, paragraphes/pages/figures, identifiants des blocs/groupes/X, chemin de polarisation et tableau O1–O4/Q/R.

Codes : M explicite, y compris figures claires ; S correspondance structurelle nécessitant interprétation ; E option explicite nécessitant un choix ; U non établi.

Identifiez le passage le plus défavorable et l’inférence ou la source indispensable réellement supprimée par rapport à D1+D2 ou D1+D2+K1. Fournissez requêtes, exclusions et lacunes restantes. N’inventez ni citations, ni exhaustivité, ni taux de succès ; conservez les preuves partielles utiles sans gonfler la liste.

6. 德文提示词

Führen Sie eine gezielte Recherche nach deutschsprachigen Patentveröffentlichungen durch, die die gegenwärtigen Beweislücken zu erteiltem Anspruch 16 von CN103782344B verringern. Recherchieren Sie tatsächlich und prüfen Sie die Originalschriften; nennen Sie keine Veröffentlichungsnummern allein aus dem Gedächtnis.

STICHTAG UND SPRACHE
Verwenden Sie nur technische Inhalte, die spätestens am 14. August 2011 tatsächlich öffentlich zugänglich waren. Prüfen Sie das Veröffentlichungsdatum der zitierten Fassung. Prioritäts-, Anmelde-, Eintragungs- oder spätere Familiendaten sind kein Ersatz.

Hauptergebnisse müssen fristgerechte deutsche Volltexte sein, nicht eine übersetzte Benutzeroberfläche, ein deutsches Abstract oder eine spätere Übersetzung. Fremdsprachige Rückverfolgungsquellen sind getrennt auszuweisen. Sprachfassungen derselben technischen Quelle nicht mehrfach zählen.

ANSPRUCHSRAHMEN
N: mehrere echte Speicherblöcke, jeweils mit mehreren Strings aus Ladungsspeicherelementen, die Halbleitersäulen zugeordnet sind, welche sich vom Substrat erstrecken.
O1: ein identifizierbares leitfähiges Element X.
O2: Kopplung desselben X an das Substrat.
O3: Lage zwischen Gruppen der Blöcke.
O4: Vorspannung der gemeinsamen String-Source über X.

P ist das säulenbezogene Drain-Auswahlelement zwischen String und Datenleitung. Zwei unterscheidbare, derselben Säule zugeordnete Source-seitige Bauelemente Q und R liegen in der Reihenfolge Speicherzellen—Q—R—Common Source und steuern wesentlich die Leitung zwischen Säule und Common Source.

Mindestens zwei echte Blöcke je Seite sind ein strenger Robustheitstest, keine zwingend vorausgesetzte Auslegung. Verlangen Sie nicht zusätzlich kontaktfreie Gruppeninnenbereiche, einen Kontakt je N Blöcke, unabhängige Spannungsdomänen oder Gate-Ansteuerungen, Wandform, vollständige Säulenumfassung, direkten Substratkontakt oder eine separate obere Source-Leitung. Mittelbare Kopplung ist zulässig, wenn X und sämtliche Zwischenelemente getrennt identifiziert bleiben.

ZU PRÜFENDE BEKANNTE BASIS
D1: CN102148059A/US20110194357A1. Plattenförmige Source-Region315 und ausdrückliche Verbindung zur Option zweier Source-seitiger Bauelemente, insbesondere CN[0118], [0128]–[0129]. Aus einer Darstellung unter BLKj keine durchgehende Platte unter allen Blöcken ableiten.

D2: US20090267128A1/JP2009266945A. X—Source-Diffusion24—Source-Leitung, nichtperiodische/ausgelassene Kontakte und Begründung innerer Kontakte.

K1: KR100729365B1/US20070285985A1. Echte Blockpaare und Kontakt102 im Kontext planarer NAND-Dummy-Strings.

CN101859778A/US20100258947A1 und US20110002178A1 sind bekannte Brücken. DE102009023789A1 ist als bekannte Verbindung zur CN101651144A-Familie zu prüfen, nicht ungeprüft als neue unabhängige Quelle zu zählen.

ZIEL A: NICHT WILLKÜRLICHE GRUPPENGRENZEN
Suchen Sie möglichst in einer Ausführungsform echte Blockgruppen, dasselbe dazwischenliegende Source-Kontakt-/Plug-/Shunt-Element X, dessen Substrat-Source-Kopplung und Vorspannungsfunktion.

Vorrang haben ausdrückliche Blockpaare, alternierende Source-/Drain-Grenzen, Source-Kontaktabstände über mehrere Blöcke und ausgelassene Kontakte zwischen aktiven Datenblöcken.

Belegen Sie die Blockhierarchie und die tatsächlich versorgten Strings. Strings, Bitleitungsbündel, Materialblöcke oder Dummy-Blöcke dürfen nicht in echte Speicherblöcke umbenannt werden. Eindeutige Zeichnungen sind verwertbar; die Wörter „je N Blöcke“ sind keine Voraussetzung.

ZIEL B: ANLASS UND KONKRETE ÜBERTRAGUNG
Suchen Sie blockübergreifend durchgehende Source-Platten oder ausdrücklich verbundene Source-Teilbereiche, konkrete Kontaktlandepunkte an Gruppengrenzen, getrennte Source-/Wannenpfade und Kontaktierung auf der Common-Source-Seite von R ohne Umgehung von Q/R.

Entscheidend sind belegte Zusammenhänge zwischen Kontaktlage/-dichte und Widerstand, Potentialgleichmäßigkeit, Platzbedarf oder Fertigungsisolation. Unterscheiden Sie den Wechsel von Rand- zu Innenkontakten von einer Verringerung der Kontaktdichte. Weniger Kontakte senken nicht zwangsläufig zugleich Widerstand und Fläche.

Floating beim Löschen dient der Kompatibilitätsprüfung, nicht als zusätzliches Anspruchsmerkmal oder Forderung nach identischen D1-Spannungsverläufen.

RÜCKVERFOLGUNG UND FEHLTREFFER
Verfolgen Sie frühere Zitate und Anmeldelinien von US20060268612A1, US20100014350A1, US20100052017A1, US20090003025A1, JP2010027165A und JP2005354003A/KR20060048355A.

Prüfen Sie, ob doppeltes/dreifaches Raster echte Blöcke betrifft, ob „every two blocks“ Drain-Kontakte490 statt Source-Kontakte495 beschreibt und ob Kontaktwegfall nur Dummy-Blöcke betrifft.

Getrennte Suchgruppen:
„Blockgruppe/Blockpaar/mehrere Speicherblöcke“ mit „Source-Kontakt/Source-Shunt/Source-Querverbinder“;
„je zwei Blöcke/vorgegebene Blockzahl/Kontaktabstand/ausgelassen/nichtperiodisch“ mit „Source“;
„gemeinsame Source-Platte/Source-Diffusionsschicht“ mit „zwischen Blöcken/Wannenvorspannung/potentialfrei“.

Nutzen Sie tatsächlich zugeordnete Klassifikationen und Zitatketten; ein Zitat allein beweist keinen Kombinationsanlass.

ERGEBNIS
Berichten Sie auf Chinesisch mit kurzen deutschen Originalzitaten und chinesischer Übersetzung. Pro brauchbarem Treffer: Veröffentlichung, Datum, Sprache, Original-Link, Absätze/Seiten/Figuren, Block-/Gruppen-/X-Kennzeichen, Source-Pfad und Zuordnung O1–O4/Q/R.

M=ausdrücklich einschließlich eindeutiger Zeichnungen; S=auslegungsbedürftige Strukturzuordnung; E=ausdrückliche Option mit verbleibender Auswahl; U=nicht belegt.

Nennen Sie die stärkste entgegenstehende Passage und die gegenüber D1+D2 beziehungsweise D1+D2+K1 tatsächlich entfallende Schlussfolgerung oder notwendige technische Quelle. Dokumentieren Sie Suchanfragen, Ausschlüsse und Restlücken. Keine erfundenen Fundstellen, Vollständigkeitsbehauptungen oder Erfolgsquoten. Auch ohne ideale Einzelschrift sind substanzielle Teilbelege festzuhalten.

最终建议：维持D1＋D2的创造性主攻方向，不因新增候选数量而上调概率。下一轮检索应集中取得两类增量——真实块群边界的同一源接触证据，以及该布局用于板式共源节点的具体采用理由与接入关系。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：应以创造性为主攻，但目前还不能把证据链评价为“已经闭合”

以附件中的现有文献为基础，并重点核验CN103782344B授权权利要求23以及JP2009146942A、JP2008171918A的原公报后，我的建议是：

主攻路线：以JP2009146942A的第二实施方式为起点，结合JP2008171918A的分组选择栅及读取偏置，提出专利法第二十二条第三款的创造性攻击。US20100195395A1作为必要时的双源端选择结构补强，而不是把所有文件一次性串联组合。

这条路线的优势是：最关键的“双源端栅”和“源端两栅在读取中采用不同偏置”，至少能够放在一个真实读取实施方式中讨论，不必首先把擦除电压搬到读取操作中。附件已经识别出这一组合，同时也明确承认其仍存在从“外层正电压、内层0伏”到“外层较高正电压、内层较低正电压”的技术跳跃。CN103782344B_23_无效理由及技术特征(1)

请求人最薄弱的环节，是证明本领域技术人员为什么会在“分组源极选择栅＋跨组共用源极栅”的结构下，选择并协调形成 \(V_3>V_2>V_1>0\) 的读取偏置，尤其是 \(V_2>V_1\)。
不是普通的“选中SGS加正压、未选SGS接地”没有证据，而是现有证据对这个特定结构、特定读取条件及其组合动机的证明仍然不足。

下面分别说明权利要求口径、文献取舍、最佳论述路径和最容易被专利权人击中的位置。

二、先统一权利要求23的比对口径

1. 权利要求23是独立方法权利要求，不能由其他权利要求的无效结论直接推得

授权权利要求23以“一种包括源极栅极的方法”独立起始，没有引用权利要求16或者其他权利要求。因此，即使其他权利要求中的“双源端器件”结构被证明不具创造性，仍须单独评价权利要求23写入的分组控制和读取偏置。反过来，也不应把权利要求16的“块群之间的导电部件”等限定带入权利要求23。专利图像

2. 结构上，应区分“每串两个源端器件”和“跨两组的三个栅极”

权利要求23要求的关系可以整理为：

\[ \text{第一组存储串}\rightarrow SGS_A\rightarrow G_{\mathrm{common}}\rightarrow CSL \]\[ \text{第二组存储串}\rightarrow SGS_B\rightarrow G_{\mathrm{common}}\rightarrow CSL \]

也就是：每个串的源端路径上有两个相继设置的栅控位置；跨两组来看，有第一源极选择栅、第二源极选择栅和共用源极栅这三个可区分对象。不能把“一个串里有TG1、TG2”直接写成已经公开了这套跨组关系，也不应额外要求每根柱上串联三个源端晶体管。谷歌专利

3. 电压关系不能只抽象成“有高压、有低压”

权23的关键是同一读取过程中的对应关系：

控制对象 权利要求23的要求
第一组漏极选择栅、第一组源极选择栅 均为同一个 \(V_1>0\)
第二组漏极选择栅、第二组源极选择栅 均为大致0伏
共用源极 大致0伏
跨两组的源极栅极 \(V_2>V_1\)
多个第一存取线、多个第二存取线 所要求的高电位为 \(V_3>V_2\)
第一存取线中的选定一者 处于0伏与 \(V_1\) 之间，用于读取

附件最后的汇总也正确地把这些对应关系作为尚未完整补齐的组合，而非几个互不关联的电压数值。CN103782344B_23_无效理由及技术特征(1)

4. 附件中“选中字线必须严格大于0伏”的表述需要纠正

附件前部把这一项写成严格的 \(0<V_{\mathrm{selWL}}<V_1\)，并据此否定选中字线为0伏的文献；后部又采用“0～第一电压”的表述，两者并不一致。CN103782344B_23_无效理由及技术特征(1)CN103782344B_23_无效理由及技术特征(1)

授权原文使用的是“介于0伏与所述第一电压之间”，没有明确写“高于0伏”；说明书又明确给出了选定存取线约0～3伏的读取范围。因此，请求人有依据主张0伏端点不应被当然排除，但应把它作为有说明书依据的解释意见，而不是直接假定没有争议。目前不应把“选中字线0伏”列为与 \(V_2>V_1\) 同等严重的核心缺口。专利图像

同样，说明书中的4伏、5伏、6伏是实例。攻击目标是权利要求中的相对关系，不必拘泥于找到完全相同的三个数值。

三、现有对比文件应当怎样重新排序

建议采用下列工作编号，仅用于权利要求23，不与其他权利要求的证据编号混用。

文献或文献组 目前最有价值的用途 不能过度主张的部分 建议定位
E1：JP2009146942A，2009-07-02公开 竖直柱源端有USGS、LSGS两个串联控制层；真实读取过程中下层栅正偏、上层栅回到0伏 两层均为板状共用结构；没有直接给出分组SGS的正压／0伏和完整 \(V_3>V_2>V_1\) 主攻起点
E2：JP2008171918A，2008-07-24公开 明确记载分离绝缘的SGS选项；读取文字给出选中SGD、SGS约3伏，其他选择栅约0伏，未选WL约4.5伏，源线0伏 没有额外的共用源极栅；还需处理读取图与文字的偏置差异 主组合文件
E3：US20100195395A1 竖直NAND源端TG1、TG2串联，能够由不同GSL分别控制 不直接证明“一层按组分开、另一层跨组共用”及完整读取电压层级 结构补强
CN101651144A／US20090310425A1；US20110090737A1 多柱共享的下层选择板、共用源及读取导通 缺少其上方两组独立SGS；不能由共同下层栅正偏直接推出其电压高于SGS 共用栅结构补强
CN102148059A／US20110194357A1 同一竖直串源端两个GSL；靠源一层电压高于靠字线一层的实例 关键差别偏置来自擦除；靠源GSL仍按行设置 不宜作为主读取文件
JP2010192569A／US20100207194A1；KR970023442A 双源侧选择器、阈值编码或读取中H/L差异控制 H/L或阈值编码不等于两个正电压之间的严格层级，也不当然形成目标跨组结构 原理补强
US20080089127A1 源侧附加耦合电极、独立偏置的思路 耦合电极是否属于所要求的源极栅需另证；明确的更高偏置关系主要来自编程 不建议优先主攻
JP2009004517A及平面双源端栅文件 源侧层布局、双源端选择器的一般设计可能性 横向错位不能直接等同同柱串联；平面结构不能直接证明环绕竖直柱 降为辅助材料

E1、E2的公开日和上述核心结构、读取内容可以从原公报核对；其余文献在这里主要按照附件记载确定用途边界，并不把检索摘要视为原始证据全文。专利图像CN103782344B_23_无效理由及技术特征(1)CN103782344B_23_无效理由及技术特征(1)CN103782344B_23_无效理由及技术特征(1)CN103782344B_23_无效理由及技术特征(1)

两处特别值得注意的原公报核验结果

（1）E1已经把“源端两栅差异偏置”放进读取，但没有填平正—正电压差

E1的图6—8显示两个源端栅层；图9及说明书第[0069]—[0073]段显示，先调整上层器件阈值，然后使USGS回到0伏、LSGS施加正导通电压，随后进行数据感测。它不是单纯的擦除操作文献，但读取选择依赖预先形成的阈值差异。专利图像

所以，附件中早期“没有读取中的外层高于内层”应当收紧为：

已有读取中的外层正压、内层0伏；尚缺外层正压严格高于选中内层正压，并与另一组内层0伏相协调的证据。

（2）E2的文字与图5不能不加区别地合并引用

E2第[0021]段明确记载：选中SGD1、SGS1为 \(V_{dd}\)，其他SGD、SGS为 \(V_{off}\)。但是，原公报图5中的SGS2、SGS3仍标为 \(V_{dd}\)；第[0022]段又说明SGS可以采用共同电位读取。专利图像

这意味着，E2存在需要说明的不同读取配置，不能写成“图5和第[0021]段一致明确公开所有未选SGS为0伏”。

对请求人最有利的用法，是以第[0014]段的“可分离绝缘”结构选项，结合第[0021]段的独立偏置文字作为主要依据；把图5及第[0022]段的共电位方案作为另一配置加以区分。该差异不当然否定文字披露，但会削弱未经解释、仅援引图5的比对。专利图像

四、无效程序中的最佳主攻策略

1. 法律依据应改为第二十二条第三款，而不是照搬附件的第二条标签

附件各项“无效理由”使用了专利法第二条标签，但内容实际上主要是现有技术检索和特征比较。第二条解决的是发明等保护客体的定义；本案拟主张的“现有技术组合使权23显而易见”，应落在第二十二条第三款。若附件只是平台导出的默认标签，可以保留其检索用途；转成正式请求书时应重新组织法律理由。CN103782344B_23_无效理由及技术特征(1)中国国家知识产权局

目前不建议把“权23不具新颖性”作为主攻。现有记录没有形成一件截止日前文献对全部限定的完整对应。不过，单篇文献不完整，并不意味着创造性攻击不能成立；关键在于组合是否有技术启示，而不是文件数量多少。

现行《专利审查指南》也要求对权利要求限定的技术方案整体评价，不能把各个特征分别判为“已知”后就直接得出整体不具创造性。中国国家知识产权局

2. 优先从E1的第二实施方式出发，而不是从只有一层共用LSL的文献出发

我更倾向于以E1作为主起点，理由是它已经具有：

  • 竖直串源端两个串联栅控位置；
  • 多柱共同使用的下层栅；
  • 与读取相联系的上、下层差别偏置；
  • 选中串导通、未选串保持浮置的读取控制目的。

这些内容使争议集中于“上层如何分组”和“读取电压怎样设置”，而不是先增加一层源端器件，再建立跨组关系，最后还要把其他操作的偏压迁入读取。相关结构和读取流程见E1第二实施方式及图6—9。CN103782344B_23_无效理由及技术特征(1)

E2的作用不是重复证明普通读取，而是提供一个具体替代选择方式：以分离绝缘的SGS及正压／0伏驱动，实现不同串组的选通和隔离。

3. 区别特征应成组列出，不宜只剩一句“电压属于常规选择”

按照这条主线，建议至少分为两个相互关联的区别特征组：

**结构—控制组：**在保留跨组共用下层栅的同时，将靠近存储单元的上层源端控制部分设置成可按两组分别驱动的SGS，并使选中组和未选组采用相应的正压／0伏。

**读取电位组：**选中SGD与SGS使用同一个 \(V_1\)，共用下层栅使用更高的 \(V_2\)，存取线通过电压再使用更高的 \(V_3\)。

主组合的实际证明状况如下：

权23的关键限定 E1的贡献 E2的贡献 当前评价
竖直柱、存储串、漏端及源端选择结构 有 有 基础结构较强
同一串源端存在两个相继的栅控位置 有 只有一个SGS E1可承担
同一源极栅共同作用于两组柱 下层共用栅提供接近结构 无额外源极栅 共用下层有依据
上层分别形成第一、第二组SGS 第二实施方式上层仍为共用板 有分离绝缘选项 需要结构组合
选中SGD、SGS为相同正电压；未选组为0伏 不完整，读取中USGS为0伏 第[0021]段有明确文字 E2可补，须解释图文配置
\(V_2>V_1>0\) 仅证明下层正压高于上层0伏 没有额外 \(V_2\) 节点 未补齐
\(V_3>V_2\) 未建立所需严格比较 证明约4.5伏高于约3伏，但缺中间节点 未补齐
选中字线的低读取电位及两组存取线 有高电位后转感测电位的时序 有选中字线0伏和其他字线通过电压 需按同一分组逐项对应

这个表格的结论不是“E1＋E2已经完整公开”，而是：它们构成了目前最值得论证的组合基础，真正待证明的部分集中且明确。CN103782344B_23_无效理由及技术特征(1)CN103782344B_23_无效理由及技术特征(1)

4. 组合动机应围绕选通与隔离，不能把权23本身写进技术问题

较合适的论述方向是：

在具有共用源侧控制结构的竖直存储阵列中，如何协调选中串的可靠导通和未选串的电隔离，并选择适合的分组驱动方式。

不宜把问题写成：

如何增加两个独立SGS，并使共同源极栅采用比SGS更高的电压。

后一种写法已经把待证明的解决方案放进了技术问题。

请求人可以据E1、E2尝试论证：阈值差异选择与分组栅电压选择，是实现选中／未选通道控制的不同路径；引入分组电压控制后，保留共同下层源端控制并非结构上不可实现。

但这里仍须具体回答：原有阈值调整步骤是保留、减少还是替代？上层分段后如何驱动？为什么值得承担额外布线或制造代价？不能在比对时保留E1的有利结构，却默默删除其选择机理。

5. 电压部分应证明“存在合理的中间工作区间”，而不是任意插入一个数值

假设援引E2的实例：

\[ V_1=3\text{伏},\qquad V_3=4.5\text{伏} \]

要满足权23，还需要有依据地说明，共用源极栅能够且有理由选择：

\[ 3\text{伏}<V_2<4.5\text{伏} \]

不能只说“在3与4.5之间选4伏即可”。

这是因为，E1给出的“LSGS正压、USGS为0伏”，在逻辑上只提供：

\[ V_{\mathrm{LSGS}}>0 \]

它没有自动提供：

\[ V_{\mathrm{LSGS}}>3\text{伏} \quad\text{且}\quad V_{\mathrm{LSGS}}<4.5\text{伏} \]

**创造性论证不要求先前文献必须逐字写出该公式，但必须说明选择这一相对电位关系的技术理由，以及调整后能够可靠完成读取的依据。**目前附件中的组合论述尚未把这一步充分完成。CN103782344B_23_无效理由及技术特征(1)

五、请求人最薄弱的环节及专利权人可能的反击

第一薄弱环节：严格电压层级的技术启示——决定性风险

专利权人最有力的反击会是：

现有技术分别公开了普通SGS读取偏置、共用源端栅和双源端器件，但没有说明为什么把它们组合之后，共用栅必须或者适宜采用高于选中SGS、又低于存取线通过电压的电位。

现有证据对此确实存在薄弱点。尤其是CN101651144A对应方案中，下层选择线、选中上层选择线及未选字线使用相同的读取电压。这不能被援引为严格不等式的直接依据。当然，“相同电压”也不当然意味着禁止采用不同电压；它只是没有提供请求人目前需要的正面启示。CN103782344B_23_无效理由及技术特征(1)

请求人的最好应对，不是淡化该限定，而是补足有出处的电压选择理由：共用源端器件的导通需求、分组SGS的隔离需求，以及存取线通过电压的需求，如何共同给出所要求的相对范围。

仅以“没有预料不到的效果”或者“属于常规优化”作为结论，证明力度不够。

第二薄弱环节：E1的共用板结构与E2的分组控制之间，存在实质设计取舍

这一点比附件中“拼接两个结构”更敏感。

E1第[0074]段明确把上下两层采用板状结构、避免精细光刻并简化制造作为第二实施方式的优点。把上层改成分组SGS，至少会改变这一取舍。因此，专利权人可以主张：请求人从E1出发作出的改造，回到了其第二实施方式试图避免的精细分段结构。专利图像

这并不意味着组合必然不能成立。工程设计可以在制造复杂度、控制灵活性和操作复杂度之间取舍，也不要求改造后保留第一文献的每一个优点。

但是，请求人必须证明这是一项有理由的取舍，而不是因为读到了权23才选择该结构。“两种结构都已知”与“有动机把上层分段、下层保留共用”之间，还缺一段具体论证。

第三薄弱环节：把不同操作中的偏压直接搬到读取

CN102148059A／US20110194357A1的价值仍应保留，但角色必须限定。附件已经说明，其靠源GSL高于靠字线GSL的差别偏置针对擦除，且两个GSL层仍按行设置。CN103782344B_23_无效理由及技术特征(1)

正确区分应是：

结构启示可以跨操作利用；具体偏压关系不能不解释机理就跨操作移植。

所以，该文献可以支持双源端栅能够分别控制，却不宜作为“权23的读取电压已经公开”的主要依据。若依赖它补 \(V_2>V_1\)，请求人还须说明擦除时采用该关系的原因，在读取中为什么仍然适用。

第四薄弱环节：比对表中的对象、实施方式和图文证据可能被混用

目前应特别防范三类问题。

一是把同一SGS的“共用板方案”和“分组绝缘方案”写成同时存在的两层栅；二是把不同文献中的“第一组／第二组”分别映射为行、块、串组，却没有保持与同一个共用源极栅的一致关系；三是像E2这样，将不同图文配置笼统写成一致的差异偏置。附件对前两类问题已有多处提示，不能在正式组合中又把它们省略。CN103782344B_23_无效理由及技术特征(1)CN103782344B_23_无效理由及技术特征(1)

此外，权23的第一、第二存取线也应单列比对，不能只写一句“其他WL加通过电压”。但也不应自行追加“第二组所有字线均必须如此”或“两组字线必须完全独立”的未明示条件。重点是使柱组、选择栅、存取线和偏置保持同一套对应关系。

六、具体取舍及下一步优先事项

1. 正式请求书中，建议只建立少量、完整的攻击路径

主位路径：E1＋E2。
围绕“共用下层源端控制＋分组上层选择＋读取偏置”提出完整创造性理由，并明确承认哪些是直接公开、哪些是组合推导。

备位路径：E2＋E1，必要时明确加入E3。
从已知的分组读取方案出发，讨论引入第二源端控制层的启示。需要注意，调换起点不等于获得了一套新的独立技术证据；其作用是检验不同技术问题和改造方向下，哪一种论证更自然。

E3仅在需要证明“竖直源端两个栅可分别控制”等具体事项时加入。不宜把E3、共用LSL文献、擦除差别偏压文献、平面NAND文献全部放在同一条路径中，而不交代各自承担的唯一作用。

2. 下一轮补强应集中于两个问题，而不是继续增加普通读取文献

最优先的是找到截止日前针对真实读取、说明共用源侧栅和局部SGS为何采用不同正电压的证据。可以是明确的偏置实例，也可以是足以导出该相对关系的器件阈值、导通要求和电压选择说明。

其次是寻找“上层按组分段、下层跨组共用”的直接结构及其设计目的。它能显著减少E1与E2之间的组合解释负担。

继续找到更多“SGS选中3伏、未选0伏”或者“未选WL高于选择栅”的文献，边际价值已经较低；附件对这些普通读取条件已有较强覆盖。CN103782344B_23_无效理由及技术特征(1)

3. 对当前请求人地位的总体评估

评价事项 当前证据强度
竖直存储串、普通端部选择器及基本读取条件 较强
两组SGD／SGS的选中正压、未选0伏 较强，但应处理E2图文配置
同柱双源端控制层 较强
分组SGS与跨组共用源极栅同时存在 中等，主要依赖组合
同一读取中的 \(V_2>V_1>0\) 及 \(V_3>V_2\) 较弱，是当前核心缺口
整体组合动机和工作机理的兼容性 尚需实质补强

因此，目前可以形成有针对性的创造性攻击，但不宜评价为稳健的高成功把握方案。

现有检索最有价值的进展，是已经把争议从“有没有双源端器件、有没有SGS差异读取”收敛到了更具体的问题：

为什么在分组源极选择与共用源极栅并存的结构中，本领域技术人员会选择并协调实现“共用栅电压高于选中SGS、又低于字线通过电压”的读取工作区间？

把这一问题证明清楚，比再增加十篇普通NAND读取文献更可能改变权利要求23的无效结果。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

会，而且在CN103782344B的权利要求23、24、25中，“大致0伏”存在比较现实的“不清楚”攻击空间。但它并不是看到“大致”二字就当然无效；最终关键是：本领域技术人员结合权利要求、说明书和附图后，能否合理确定“大致0伏”的技术含义及其边界。

《专利审查指南》明确规定，一般情况下，权利要求中不宜使用“约”“接近”等类似用语，因为通常会使保护范围不清楚，但仍应结合具体情况判断。中国国家知识产权局 最高人民法院在专利授权确权司法解释中也明确：如果本领域技术人员结合说明书及附图后仍“不能合理确定权利要求中技术特征的含义”，应认定不符合专利法第二十六条第四款的清楚要求。最高人民法院 而专利法第二十六条第四款本身要求权利要求书清楚、简要地限定保护范围；该条也是可以在无效程序中提出的法定无效理由。中国国家知识产权局

一、三个权利要求中的具体情况

从授权文本看，权利要求23至少三次使用“大致0伏”：第二漏极选择栅极、共用源极以及第二源极选择栅极；同时又使用“高于0伏的第一电压”“介于0伏与第一电压之间”等精确的关系性限定。权利要求24则将第二漏极选择栅极、源极栅极规定为“大致0伏”，同时把其他节点规定为“介于0伏与第一电压之间”。权利要求25则要求第一、第二存取线均偏置为“大致0伏”，用于执行擦除。 CN_103782344_B

这三项的风险并不完全相同：

权利要求 “大致0伏”的作用 不清楚风险
23 区分选择/未选择串，涉及SGD、共源、SGS 较强
24 区分编程时不同栅极偏置状态 较强
25 擦除时字线维持近零电位 中等

我认为权利要求23、24的“不清楚”理由明显强于权利要求25。

二、最有力的问题不是“大致”本身，而是没有客观边界

真正值得攻击的是：说明书没有给出“大致0伏”的容差或者客观判断标准。

例如，权利要求并没有说明：

0.05V是否属于“大致0伏”？0.3V是否属于？0.5V是否属于？1V是否属于？-0.1V是否属于？

尤其值得利用的是，本专利自己的实施例已经使用了许多彼此十分接近但又分别表述的电压。例如说明书的读取、编程和擦除电压表及相应说明中，同时出现了“约0V”“约0.3V”“0V到约1V”“0V到约2V”“0V到约3V”“约3V”“约4V”“约5V”“约6V”“约10V”“约20V”等不同偏置。 CN_103782344_B

这反而产生一个很有价值的问题：

既然说明书将“约0V”和“约0.3V”、0～1V、0～2V等作为不同的偏置状态分别记载，那么“约0V”的上限究竟在哪里？

说明书没有回答。

这与“桌面基本平坦”一类定性术语不同。“大致0伏”是一个直接参与权利要求边界划分的数值参数。CNIPA的官方培训材料甚至将“约”“大致为”“基本上”等作为可能导致保护范围不清楚的典型表述，要求结合具体技术语境判断。中国国家知识产权局

三、权利要求23、24的问题尤其明显

权利要求23同时出现了三个层次：

“大致0伏”；

“高于0伏的第一电压”；

“介于0伏与第一电压之间”。

CN_103782344_B

于是边界问题非常突出。

假设实际第一漏极选择栅电压为0.2V。它毫无疑问“高于0伏”，但0.2V是否同时又属于“大致0伏”？

如果属于，那么权利要求意图用于区分选择栅和非选择栅的两个电压状态本身就可能重叠；如果不属于，则“大致0伏”的上限必然位于0至0.2V的某个位置，但专利没有告诉公众这个位置在哪里。

权利要求24的问题类似，而且更加明显地把“大致0伏”与“介于0伏与第一电压之间”并列使用。 CN_103782344_B

因此，对23、24可以形成很强的论述：

专利权人并非仅仅为了描述不可避免的测量误差而使用“大致0伏”，而是利用“大致0伏”与“高于0伏”“介于0伏与第一电压之间”等数值区间共同划分不同工作状态；但“大致0伏”本身没有上、下界，造成这些状态之间的边界无法客观确定。

这是比简单说“指南禁止使用‘约’”强得多的无效理由。

四、权利要求25略难攻击

权利要求25要求在擦除时将第一、第二存取线偏置为“大致0伏”，同时衬底处于高于0伏的擦除电压，而多个选择栅和源极相关部件处于浮置状态。 CN_103782344_B

说明书给出的典型实施方式比较明确：衬底/柱体约20V，而进行擦除的存取线约0V，从而形成擦除所需的大电势差；相应段落还明确把约0V字线与“擦除”功能联系起来。 CN_103782344_B

因此专利权人会有一个比23、24更有力的抗辩：

“大致0伏”并不是任意范围，而是指相对于约20V擦除电压而言的低电位，其技术意义就是产生能够完成擦除的电场。

这个抗辩有一定力量。

但仍然不能完全解决问题。因为“能够擦除”不等于“大致0伏”的数值边界。例如在某一器件中，字线1V、2V甚至更高仍可能产生足够擦除场，那么这些电压究竟是否属于“大致0伏”？由于具体阈值取决于器件结构、氧化层、阈值电压和擦除电压，说明书仍没有给出统一客观标准。

所以权25仍有26.4空间，只是比23、24弱一些。

五、专利权人最强的反驳

专利权人很可能会主张，在半导体存储器领域，“approximately 0 V”是通常工程表达，表示名义接地电位/低电平状态，并不要求数学意义上的绝对0.000V。实际电路必然存在噪声、压降、工艺公差。

而且本专利实施例对这种技术作用有所解释，例如约0V的未选择SGD/SGS处于不导电状态；编程实施例中约0V的SGD用于使未选择柱浮置；擦除实施例中约0V字线与约20V柱电位形成擦除条件。 CN_103782344_B 美国同族授权权利要求23—25实际上也原样使用了“approximately 0 volts”，说明这不是中文翻译意外产生的措辞。谷歌专利

最高人民法院目前的标准也不是要求术语必须存在数学上的绝对边界，而是从本领域技术人员角度，结合说明书和附图判断其含义能否“合理确定”。最高人民法院

因此，不能简单主张“存在‘大致’二字→当然不清楚”。

六、我对无效程序中的评价

我的判断是：

权利要求23、24：值得正式提出专利法第二十六条第四款的不清楚理由，强度为中等偏强。

权利要求25：也可以提出，但强度低于23、24，属于中等理由。

最关键的论证不要停留在“‘大致’属于模糊用语”，而应集中攻击保护范围边界无法确定：

“大致0伏”既没有百分比误差、绝对误差或上下限，也没有被说明书定义为某个确定的器件工作区间；说明书反而同时使用约0V、约0.3V、0～约1V、0～约2V、0～约3V等多个彼此接近的电压状态。对于0.1V、0.3V、0.5V乃至轻微负电压是否落入“大致0伏”，本领域技术人员不能得到唯一、客观且可重复的答案。尤其权23、24又将“大致0伏”与“高于0伏”及“介于0伏与第一电压之间”并列作为不同操作条件，导致权利要求边界无法合理确定。

这个角度比单纯援引《审查指南》更有说服力。

在整体无效策略上，我不会把“大致0伏不清楚”作为权23—25唯一的主攻理由，但非常适合作为独立的26.4理由，与当前的新颖性/创造性理由并行提出；尤其对权23、24，它还可以反过来限制专利权人在创造性比对时对“大致0伏”进行过度宽泛或者伸缩式解释。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：主攻创造性，但应调整附件中推荐的证据组合和论证重心

以附件所列证据为范围，并复核授权权利要求24及关键对比文件的原始公报后，我的判断是：

目前最值得采用的路线，是以 CN101651144A 为最接近的现有技术，结合 US20100195395A1 的竖直双源端栅结构，以及 US20100214839A1 的双源端栅配套编程偏置和改进动机，主张权利要求24不具备创造性。

不建议把附件推荐的 “CN101419835A＋CN101651144A”两篇组合直接作为已经充分闭合的主攻路线。附件认为这两篇可以形成“相当干净”的组合，但从它们分别公开“两组选择栅”和“共同下选择板”，到得到“分组内层栅＋跨组共同外层栅”，中间仍然存在重要的结构改造和技术启示问题。CN103782344B_24_无效理由及技术特征 CN103782344B_24_无效理由及技术特征

对于请求人而言，最薄弱的环节不是一般的编程电压高低关系，而是：为什么本领域技术人员会在同一柱体存储阵列中，保留跨两组的共同源极栅，同时设置两组可区分的内层源极选择栅，并在该结构上采用所主张的整套编程偏置。

现有证据已经能够支持一条有实质内容的创造性攻击路线，但还不能把“各部分分别已知”直接写成“整体方案已经公开或必然显而易见”。附件最后一部分对这一点的表述，比中间几轮“组合很自然”“只剩一个缺口”的表述更准确。CN103782344B_24_无效理由及技术特征

以下以授权公告的权利要求24为分析对象，沿用实际公开日不晚于2011年8月14日的证据边界；不预设后续无效程序中是否已有权利要求修改。

二、首先校准权利要求24：有几项“检索缺口”不能继续按附件原样使用

1. 权24是独立的编程方法权利要求，不是权11、权16或权23的附加限定

授权权24独立记载了两组存储串、相关栅极及编程偏置，并未引用其他权利要求。因此，权11或权16的结构攻击可以提供证据基础，但即使它们被认定不具备创造性，也不能据此直接认定权24无效。权23中的读取电压关系，尤其“共同源极栅电压高于已选源极选择栅”，也不是权24的限定。专利图像

同样，权16中“导电部件位于块群之间”的位置要求，不应再作为权24必须补齐的特征。权24应当围绕其自身的柱体、栅极关系和编程步骤完整评价，而不是继续沿用权16或权23的检索难点。

2. 应区分“三个可区分的栅极实体”和“每条串三个串联源端栅”

权24要求的源端关系，可以归纳为：

第一组：存储单元串—第一源极选择栅—共同源极栅—共用源极。
第二组：存储单元串—第二源极选择栅—同一个共同源极栅—共用源极。

所以，从两个组整体看，需要区分第一SGS、第二SGS及共同源极栅；但从每条串的源端导电路径看，只有“本组SGS＋共同源极栅”两个串联控制级。上述区别直接来自权24记载的相对位置关系。专利图像

这意味着：**双源端选择晶体管文献并非因为“只有两个栅”就天然不够。真正缺少的，是把两个控制级组织成“内层按组设置、外层跨组共用”的关系。**附件反复使用“三级源端栅结构”时，应避免使合议组误以为请求人需要证明每条串上存在三个串联源端晶体管。

3. 不能继续把“两组SGS必须为正的中间电压”作为当然前提

权24采用“介于0伏与第一电压之间”的表述。本专利表2明确记载，SGS370及SGS340为“0V到约3V”，并将源端部件224记载为“0V到约2V”；说明书第[0041]段与之对应。专利图像

因此，请求人有充分依据优先主张该范围包含端点，而不是先行接受严格的开区间解释。在这一解释下：

  • 两组SGS均为0V，不能仅因“不是正电压”而排除；
  • 内层SGS等于第一电压，也不能仅因“不严格小于第一电压”而排除；
  • 两组SGS取相同电压，本身不违反权24。

最终仍须结合说明书、审查档案及双方意见解释权利要求，但附件若仅以“selected GSL＝0V”为由认定数值不对应，就论证不足。应当分别判断：数值是否落入范围，以及是否还存在另一独立的共同源极栅。后一个结构问题不能被前一个数值问题掩盖。

4. 第一电压不是可以任意选取的“低电压参照值”

权24的第一电压，是施加于第一漏极选择栅的那个电压。因此，“源极选择栅电压低于Vpass”，并不自动证明它落入“0至第一电压”的范围。专利图像

例如，附件关于US20070047312A1的分析，强调内层SGS的低正电压低于Vpass；这可以证明源端栅与字线之间的电压分级，但还必须核对该源端栅电压与漏侧选择栅电压的关系，不能省略这一环。CN103782344B_24_无效理由及技术特征

三、现有关键对比文件应如何重新定位

下表中的E1—E6仅为本答复的临时编号，不替代此前其他权利要求分析中的证据编号。

编号及文献 实际公开日 对权24最有价值的内容 不能直接证明的内容／建议定位
E1：CN101651144A 2010-02-17 竖直柱体、跨多个柱的共同下选择板LS_PT、分组上选择线；编程时选中USL取Vcc、未选USL可接地、LSL接地，字线使用VPGM/VPASS。 缺少共同下选择板上方的两组内层SGS；编程表未量化CSL。适合作为主攻起点。 专利图像
E2：US20100195395A1 2010-08-05 竖直NAND源端具有TG1/TG2两个串联晶体管；图13—14及第[0082]段允许分别控制；编程时CSL可为0V，选中字线电压高于通过电压。 未直接证明外层栅跨两组共用、内层栅按组设置的完整组织关系；其编程例对两个GSL施加OFF电压。适合作为竖直双栅结构桥梁。 专利图像
E3：US20100214839A1 2010-08-26 Table I及第[0036]—[0041]段给出双源端栅、共源节点及字线的配套编程条件，并说明内层栅用于减弱邻近单元的编程干扰。 是平面NAND，不直接给出目标柱体及跨两组共同外栅关系。适合作为编程偏置和改进动机的核心证据。 谷歌专利
E4：CN101419835A 2009-04-29 两组串分别受GSL1/GSL2控制并连接同一CSL；同一程序表给出两组GSL均为0V、CSL＝1.5V、第一层SSL＝Vcc、第二层SSL＝0V及Vpgm/Vpass。 属于不同半导体层的堆叠串安排，不能仅凭“三维”名称认定已经公开目标柱体环绕结构；也无额外共同源极栅。适合作为两组协同编程的辅助证据。 专利图像
E5：US20070047312A1 2007-03-01 附件记载其公开靠共源一侧栅接地、靠单元一侧栅取0V或低正压，并配合Source＝Vcc及Vpgm/Vpass。 仍需柱体和分组／共用拓扑的转换；低正压方案须另核对其与第一电压的关系。作为E3的备选或补强，不宜两者不加区分地并列堆叠。 CN103782344B_24_无效理由及技术特征
E6：CN102148059A／US20110194357A1 CN：2011-08-10；US：2011-08-11 每组竖直串源端具有两级GSL，不同组分别控制，适合证明多级源端结构并非首次提出。 外层仍按组设置；附件所述差异偏置主要针对擦除／擦除禁止，不能直接当作权24编程偏置。结构备选证据。 CN103782344B_24_无效理由及技术特征

E3应当提升到核心位置，而不只是“电压常规性”的辅助材料

US20100214839A1第[0041]段给出一个具体编程实施例：漏侧选择线DSL、DSLTE为3V，外层源选择线SSL接地，内层源选择线SSLTE为3V，共源节点接地，选中字线起始为12V，未选字线为8.5V。这些数值出现在同一个编程实施例中，不需要把不同实施例的数值重新拼接。专利图像

在包含端点的解释下，这一实施例对以下“电压子组合”具有很强的证明力：

\[ V_1=3\text{V},\qquad V_2=8.5\text{V},\qquad V_3=12\text{V}, \]

同时满足外层源栅为0V、内层源栅为\(V_1\)、共源为0V。

但它仍然不是权24的完整公开：两组选择关系、柱体及共同外栅的几何关系，仍需其他证据和组合论证。这也是我选择E3作为偏置主证据，而不把它包装成单篇新颖性证据的原因。

E4有用，但附件对它的“结构接近程度”评价偏高

附件把CN101419835A的“唯一重大结构缺口”概括为缺少另一个共同源极栅。这个说法不够严谨。该文件的两组串位于不同半导体层，不能仅凭其三维堆叠背景，就跳过权24要求的柱体及各栅极至少部分环绕柱体的关系。CN103782344B_24_无效理由及技术特征 专利图像

因此，我会保留E4的成套操作证据价值，但不把它选作最有利的结构起点。

四、最佳无效策略：从已有共同外栅出发，论证增加分组内栅，而不是把两个替代方案硬叠加

1. 主攻组合及其分工

建议主攻：

CN101651144A＋US20100195395A1＋US20100214839A1，评价权利要求24整体不具备创造性。

三份文件的分工应当明确：

E1负责保留原有基础。
以E1的柱体存储阵列、共同下选择板、共源关系、分组漏侧选择和基本编程方式为基础，不先拆掉其共同下选择板，再从其他文献“重新创造”一个公共栅。E1的编程段明确采用LSL接地，并非只能依赖表中“接地／浮置”的择一记载。专利图像

E2负责证明竖直柱体源端可以设置两个可区分控制级。
引用图13—14及第[0080]—[0089]段，说明同一竖直串的源端能够设置两个串联、可分别控制的栅极；图2等阵列内容则用于核对分组控制背景。不能把图13中的GSL1、GSL2直接分别命名为“第一组SGS”和“第二组SGS”——它们首先是同一串上的两个不同级。专利图像

E3负责证明为什么这样改，以及改后采用什么编程偏置。
它不只是说“双栅可以施加不同电压”，而是把靠共源一侧的栅维持截止，用另一源侧栅减弱其与邻近存储单元的电场耦合，从而降低编程干扰。这比泛称“增加选择栅属于常规设计”更有证明力。谷歌专利

这条路线的相对优势在于：**共同外栅来自主证据，竖直双栅的可实现结构来自桥梁证据，差异偏置及改进目的来自操作证据。**三者各解决不同的论证任务，不是单纯增加文献数量。

2. 区别特征应当完整、诚实地列出

以E1为起点，不宜把区别简单写成“增加一个源极选择晶体管”。建议至少归纳为两个相互关联的方面：

**结构方面：**在原共同源侧栅与存储单元之间，设置分别对应第一、第二组柱体的内层源极选择栅，并保持原共同源侧栅作用于两组柱体。

**操作方面：**在该结构中，使共同源极栅约为0V，两组内层SGS及共源电压落入0至第一漏极选择栅电压的范围，同时满足漏侧分组选择及各存取线的编程电压关系。

这两方面不能完全割裂。创造性评价最终针对整体技术方案，逐项比对的作用是找出真实区别，而不是把相互配合的区别分别贴上“已知”标签后结束分析。最高人民法院在相关确权判决中也强调了逐项识别区别与整体评价之间的关系。最高人民法院知识产权法院

3. 技术问题应当从已有缺陷出发，不应把答案写进问题

我建议围绕以下方向组织技术问题：

在保持分组编程选择及编程禁止能力的同时，如何改善源端隔离，降低源端电场或漏电对相邻存储单元造成的编程干扰。

不宜写成：

如何在两组SGS下方增加一个跨两组的共同源极栅。

后一种表达已经把目标结构作为解题前提，容易受到事后分析的攻击。E3对于源端编程干扰及双源端控制作用的说明，可以用于证明相关改进需求并非只能在阅读本专利之后才提出。谷歌专利

4. 偏置对应应固定在一个可核验的组合实例上

请求书中可以采用下面的对应方式，但应明确注明：这是依据不同证据提出的组合实施状态，不是任何单篇公报已经完整记载的表格。

权24中的位置或参数 组合论证拟采用的状态 证据基础及仍需解释之处
第一漏极选择栅 \(V_1=3\text{V}\) E3的具体编程例提供3V选择电平；与E1的选中USL角色对应
第二漏极选择栅 约0V E1的未选USL接地方案
共用源极 0V E3具体编程例；在包含端点的解释下满足范围
跨两组共同源极栅 约0V E1共同下选择板的接地操作；E3补强外层源栅截止的作用
两组内层源极选择栅 均为3V E3提供内层源栅3V；把该操作用于两组内层栅，属于组合推论
多个未选存取线 \(V_2=8.5\text{V}\) E3具体编程例；应固定第一、第二组存取线的对应集合
第一组选中存取线 \(V_3=12\text{V}\) E3起始编程电压，满足\(V_3>V_2>V_1\)

其中，E1的接地选择与E3的具体数值分别有原始记载；“新增内层栅按两组组织，并在共同外栅结构中应用上述数值”仍然是请求人需要证明合理性的改造步骤。专利图像

采用这个例子的好处，是不必再纠缠于是否找到与本专利实施例完全相同的3V、10V、20V。权24限定的是相对关系，并未将10V和20V写入权利要求。专利图像

5. 备选路线如何保留

附件的 E1＋E4 可以作为备选分析基础，但不建议单独承担主要攻击。E4适合进一步证明“两组SGS、两组漏侧选择及共同源极可以在同一编程状态下协同偏置”，却不能自行给出增加共同源极栅的动机，也不能自行补齐柱体几何关系。专利图像

同样，E2＋E3虽然减少到两篇，却仍未直接解决共同外栅跨两组的组织关系。为了表面上减少文献数量而删掉E1，并不一定降低真正的解释负担。附件对这一两篇路线，也保留了结构对应方面的限制。CN103782344B_24_无效理由及技术特征

五、请求人最薄弱的环节：按重要性排序

第一薄弱环节：内层分组、外层共用的结构组织及其技术启示

这是当前最可能决定结果的问题。

专利权人最有力的反驳，不是“此前没有双源端栅”，而是：

你证明了共同下选择板，也证明了每串可以有两个源端栅，但为什么会保留其中一层跨两组共用，而将另一层按两组设置？这种分工是对比文件给出的，还是根据本专利结构反推出来的？

现有材料能够分别证明共同下选择板、分组选择栅以及双源端控制级，但附件并未指出一处足够直接的原始公开，把这些关系完整地组织到一起。CN103782344B_24_无效理由及技术特征 CN103782344B_24_无效理由及技术特征

请求人的最佳应对，是从E1出发，强调共同外层无需新增或合并，保留原结构；改造集中在它上方的内层控制级。这比从每组均有两级GSL的文件出发，再论证为什么要把外层栅合并成公共栅，解释路径更短。

但是，“改动少”仍然只是论证上的优势，不替代技术启示。最终需要把新增内层栅的作用、按组设置的必要性或合理性，以及与原共同下选择板的配合讲清楚。

此处不宜依靠“均为NAND”“均属三维存储”“均为同一申请人”等概括性理由。它们最多说明文献具有相关性，并不能证明具体组合成立。

第二薄弱环节：双栅结构与双栅编程策略并不完全一致

这里有一个应主动处理的差异：

E2的竖直双源端栅编程例，对两个GSL均施加OFF电压；E3则采用靠源端外栅截止、靠单元内栅导通的分工。两篇不是在编程操作上完全一致。专利图像

因此，请求人不能写：

E2与E3的编程方式相同，直接结合即可。

更准确的写法是：

采用E2证明的竖直双控制级结构，并基于E3所教导的源端隔离及减弱编程干扰的目的，调整内层栅的偏置方式。

这一调整在电路原理上具有可论证性：**只要外层源极栅仍保持截止，内层栅施加低正电压，并不必然打开整条通往共源节点的通路。**但这一原理只能说明组合不是明显不可能，还需要进一步说明它对柱体沟道升压、编程禁止及组间控制不会产生使所主张操作失效的影响。

E1明确提到其相关操作电压与传统平面NAND相似、供电配置兼容，这可以辅助说明借鉴平面编程技术的相关性；但不能将这种兼容性扩大为“所有平面双栅设计均可直接移植”。专利图像

第三薄弱环节：数值范围和工作阶段容易被错误拼接

这一项比前两个更容易修正，但如果不修正，会明显损害请求人的可信度。

应当分别避免四种错误：

  • 把“低于Vpass”直接等同于“低于第一漏极选择栅电压”；
  • 把“OFF电压”未经核对直接写成“0V”；
  • 把预充电阶段的CSL、GSL正偏，与真正编程阶段的共同栅接地拼成同一状态；
  • 把擦除／擦除禁止的两级GSL差异偏置移作权24的编程条件。

附件中的源侧预充电文献，以及CN102148059A的擦除偏置，均需要如此限定其证明用途。CN103782344B_24_无效理由及技术特征 CN103782344B_24_无效理由及技术特征

对当前请求人最有利的修正，是承认并利用0V端点方案，再优先使用E3第[0041]段的同一编程实施例，而不是继续寻找没有必要的“全部严格中间正电压”。

第四薄弱环节：把“已有专利记载”直接上升为“公知常识”

附件多次把若干普通NAND编程专利定位为“公知偏置证据”。这些文件能够证明相应技术曾经公开，但单份或少量专利并不当然证明该技术属于本领域公知常识。CN103782344B_24_无效理由及技术特征

最高人民法院对公知常识性证据的认定指出，通常可以用技术词典、技术手册、教科书等证明；多篇专利、期刊等相互印证，也可能形成证明，但应适用更严格的证明标准。最高人民法院知识产权法院

所以，E3既然对实体结构、偏置及其作用已有明确教导，应当将它作为正式组合证据使用，而不是降格为一句未经展开的“公知常识”。

六、无效请求书应如何落地，以及当前强度如何评价

1. 更正法律依据，按权24整体组织理由

附件多处将检索结果挂在“专利法第二条”之下；如果这只是项目系统的分类，不影响其检索参考价值，但正式请求书不能照搬。当前论证的主旨是相对于现有技术不具备创造性，应落在专利法第二十二条第三款，而不是以“不属于技术方案”为主攻。CN103782344B_24_无效理由及技术特征 中国国家知识产权局

也不建议因为完整对比文件尚未找到，就顺势增加第二十六条或第三十三条的笼统攻击。那些理由需要说明书公开、支持或修改超范围方面的独立事实基础，不能替代当前缺失的组合论证。

2. 将“检索汇总”转化为“原文—特征—组合步骤”的证据链

正式材料中，每一个关键结论都应当能够追溯到原公报页码、段落、图号或表格。尤其应固定：

**一个结构映射。**第一SGS、第二SGS、共同源极栅各对应什么，不能在不同段落中变换角色。

**一个编程状态。**各节点在同一编程阶段取什么电压，不能在预充、编程、擦除之间跳转。

**一个改造过程。**从哪篇主证据出发，保留什么、增加什么、改变什么偏置，由哪篇证据提供理由。

外文译文还需特别注意缩写差异：E3中的SSL是源极选择线，而三星部分文献中的SSL用于串／漏侧选择；必须按器件所在位置和功能翻译，不能仅凭同一个缩写作对应。谷歌专利

另外，CN101419835A、KR20080109335A及JP2008310949A是同族技术来源，不宜把不同语言公报计算成三份相互独立的技术启示。CN103782344B_24_无效理由及技术特征

3. 在提交时明确主、备组合，不把组合工作留给合议组

实施细则第六十九条要求结合证据具体说明无效理由，并指明各项理由所依据的证据；第七十一条规定，在请求被受理后，可以自提出无效宣告请求之日起1个月内增加理由或者补充证据，逾期的，国家知识产权局可以不予考虑。中国国家知识产权局

因此，不宜只提交一叠专利并概括“可任意组合”。主攻三篇组合应当单独形成完整比对及技术启示论证，备选组合也应当写明其具体分工和区别。

4. 当前证据强度的客观评价

攻击方式 当前评价
任一现有单篇直接破坏权24新颖性 **弱。**附件及本次核对均不足以支持完整的单篇覆盖主张
仅以CN101419835A＋CN101651144A主张整体显而易见 **有组合思路，但解释负担偏重。**不能称为已充分闭合的两篇证据链
以CN101651144A＋US20100195395A1＋US20100214839A1主攻创造性 **当前更值得采用。**结构、偏置和改进目的都有具体证据基础，但“内层分组、外层共用”的组合理由及操作适配仍需补强
继续增加普通Vpgm/Vpass或单SGS编程文献 **边际价值较低。**难以解决决定性的结构组织问题

上述是证据和论证强度判断，不是基于案件统计模型得出的胜诉概率。现阶段，我不会把权24评价为已经达到“高把握无效”的状态。

最终建议：把主攻重心从“各个编程电压早已存在”，转移到“已有共同外栅的竖直阵列，为何会采用分组内栅并进行差异偏置”。与此同时，立即修正“0V不属于中间范围”“双源端栅数量不够”“三维堆叠当然等于竖直柱体”这几类论述。

当前最值得继续补强的证据，不是另一张普通NAND编程表，而是截止日前能够直接解释或展示“共同外层源栅＋分组内层源栅”这种分工的文献。该关系一旦补强，现有E3已经能够承担相当重要的配套编程偏置证明；该关系若始终只能依赖事后拼接，再多语言版本或一般电压文献，也难以从根本上提高主攻路线的稳健性。

 


未提交复审委

无效理由:专利法第二条

蒋 晓勇
@jxy

一、结论：主攻创造性，但应调整附件中推荐的证据组合和论证重心

以附件所列证据为范围，并复核授权权利要求24及关键对比文件的原始公报后，我的判断是：

目前最值得采用的路线，是以 CN101651144A 为最接近的现有技术，结合 US20100195395A1 的竖直双源端栅结构，以及 US20100214839A1 的双源端栅配套编程偏置和改进动机，主张权利要求24不具备创造性。

不建议把附件推荐的 “CN101419835A＋CN101651144A”两篇组合直接作为已经充分闭合的主攻路线。附件认为这两篇可以形成“相当干净”的组合，但从它们分别公开“两组选择栅”和“共同下选择板”，到得到“分组内层栅＋跨组共同外层栅”，中间仍然存在重要的结构改造和技术启示问题。CN103782344B_24_无效理由及技术特征 CN103782344B_24_无效理由及技术特征

对于请求人而言，最薄弱的环节不是一般的编程电压高低关系，而是：为什么本领域技术人员会在同一柱体存储阵列中，保留跨两组的共同源极栅，同时设置两组可区分的内层源极选择栅，并在该结构上采用所主张的整套编程偏置。

现有证据已经能够支持一条有实质内容的创造性攻击路线，但还不能把“各部分分别已知”直接写成“整体方案已经公开或必然显而易见”。附件最后一部分对这一点的表述，比中间几轮“组合很自然”“只剩一个缺口”的表述更准确。CN103782344B_24_无效理由及技术特征

以下以授权公告的权利要求24为分析对象，沿用实际公开日不晚于2011年8月14日的证据边界；不预设后续无效程序中是否已有权利要求修改。

二、首先校准权利要求24：有几项“检索缺口”不能继续按附件原样使用

1. 权24是独立的编程方法权利要求，不是权11、权16或权23的附加限定

授权权24独立记载了两组存储串、相关栅极及编程偏置，并未引用其他权利要求。因此，权11或权16的结构攻击可以提供证据基础，但即使它们被认定不具备创造性，也不能据此直接认定权24无效。权23中的读取电压关系，尤其“共同源极栅电压高于已选源极选择栅”，也不是权24的限定。专利图像

同样，权16中“导电部件位于块群之间”的位置要求，不应再作为权24必须补齐的特征。权24应当围绕其自身的柱体、栅极关系和编程步骤完整评价，而不是继续沿用权16或权23的检索难点。

2. 应区分“三个可区分的栅极实体”和“每条串三个串联源端栅”

权24要求的源端关系，可以归纳为：

第一组：存储单元串—第一源极选择栅—共同源极栅—共用源极。
第二组：存储单元串—第二源极选择栅—同一个共同源极栅—共用源极。

所以，从两个组整体看，需要区分第一SGS、第二SGS及共同源极栅；但从每条串的源端导电路径看，只有“本组SGS＋共同源极栅”两个串联控制级。上述区别直接来自权24记载的相对位置关系。专利图像

这意味着：**双源端选择晶体管文献并非因为“只有两个栅”就天然不够。真正缺少的，是把两个控制级组织成“内层按组设置、外层跨组共用”的关系。**附件反复使用“三级源端栅结构”时，应避免使合议组误以为请求人需要证明每条串上存在三个串联源端晶体管。

3. 不能继续把“两组SGS必须为正的中间电压”作为当然前提

权24采用“介于0伏与第一电压之间”的表述。本专利表2明确记载，SGS370及SGS340为“0V到约3V”，并将源端部件224记载为“0V到约2V”；说明书第[0041]段与之对应。专利图像

因此，请求人有充分依据优先主张该范围包含端点，而不是先行接受严格的开区间解释。在这一解释下：

  • 两组SGS均为0V，不能仅因“不是正电压”而排除；
  • 内层SGS等于第一电压，也不能仅因“不严格小于第一电压”而排除；
  • 两组SGS取相同电压，本身不违反权24。

最终仍须结合说明书、审查档案及双方意见解释权利要求，但附件若仅以“selected GSL＝0V”为由认定数值不对应，就论证不足。应当分别判断：数值是否落入范围，以及是否还存在另一独立的共同源极栅。后一个结构问题不能被前一个数值问题掩盖。

4. 第一电压不是可以任意选取的“低电压参照值”

权24的第一电压，是施加于第一漏极选择栅的那个电压。因此，“源极选择栅电压低于Vpass”，并不自动证明它落入“0至第一电压”的范围。专利图像

例如，附件关于US20070047312A1的分析，强调内层SGS的低正电压低于Vpass；这可以证明源端栅与字线之间的电压分级，但还必须核对该源端栅电压与漏侧选择栅电压的关系，不能省略这一环。CN103782344B_24_无效理由及技术特征

三、现有关键对比文件应如何重新定位

下表中的E1—E6仅为本答复的临时编号，不替代此前其他权利要求分析中的证据编号。

编号及文献 实际公开日 对权24最有价值的内容 不能直接证明的内容／建议定位
E1：CN101651144A 2010-02-17 竖直柱体、跨多个柱的共同下选择板LS_PT、分组上选择线；编程时选中USL取Vcc、未选USL可接地、LSL接地，字线使用VPGM/VPASS。 缺少共同下选择板上方的两组内层SGS；编程表未量化CSL。适合作为主攻起点。 专利图像
E2：US20100195395A1 2010-08-05 竖直NAND源端具有TG1/TG2两个串联晶体管；图13—14及第[0082]段允许分别控制；编程时CSL可为0V，选中字线电压高于通过电压。 未直接证明外层栅跨两组共用、内层栅按组设置的完整组织关系；其编程例对两个GSL施加OFF电压。适合作为竖直双栅结构桥梁。 专利图像
E3：US20100214839A1 2010-08-26 Table I及第[0036]—[0041]段给出双源端栅、共源节点及字线的配套编程条件，并说明内层栅用于减弱邻近单元的编程干扰。 是平面NAND，不直接给出目标柱体及跨两组共同外栅关系。适合作为编程偏置和改进动机的核心证据。 谷歌专利
E4：CN101419835A 2009-04-29 两组串分别受GSL1/GSL2控制并连接同一CSL；同一程序表给出两组GSL均为0V、CSL＝1.5V、第一层SSL＝Vcc、第二层SSL＝0V及Vpgm/Vpass。 属于不同半导体层的堆叠串安排，不能仅凭“三维”名称认定已经公开目标柱体环绕结构；也无额外共同源极栅。适合作为两组协同编程的辅助证据。 专利图像
E5：US20070047312A1 2007-03-01 附件记载其公开靠共源一侧栅接地、靠单元一侧栅取0V或低正压，并配合Source＝Vcc及Vpgm/Vpass。 仍需柱体和分组／共用拓扑的转换；低正压方案须另核对其与第一电压的关系。作为E3的备选或补强，不宜两者不加区分地并列堆叠。 CN103782344B_24_无效理由及技术特征
E6：CN102148059A／US20110194357A1 CN：2011-08-10；US：2011-08-11 每组竖直串源端具有两级GSL，不同组分别控制，适合证明多级源端结构并非首次提出。 外层仍按组设置；附件所述差异偏置主要针对擦除／擦除禁止，不能直接当作权24编程偏置。结构备选证据。 CN103782344B_24_无效理由及技术特征

E3应当提升到核心位置，而不只是“电压常规性”的辅助材料

US20100214839A1第[0041]段给出一个具体编程实施例：漏侧选择线DSL、DSLTE为3V，外层源选择线SSL接地，内层源选择线SSLTE为3V，共源节点接地，选中字线起始为12V，未选字线为8.5V。这些数值出现在同一个编程实施例中，不需要把不同实施例的数值重新拼接。专利图像

在包含端点的解释下，这一实施例对以下“电压子组合”具有很强的证明力：

\[ V_1=3\text{V},\qquad V_2=8.5\text{V},\qquad V_3=12\text{V}, \]

同时满足外层源栅为0V、内层源栅为\(V_1\)、共源为0V。

但它仍然不是权24的完整公开：两组选择关系、柱体及共同外栅的几何关系，仍需其他证据和组合论证。这也是我选择E3作为偏置主证据，而不把它包装成单篇新颖性证据的原因。

E4有用，但附件对它的“结构接近程度”评价偏高

附件把CN101419835A的“唯一重大结构缺口”概括为缺少另一个共同源极栅。这个说法不够严谨。该文件的两组串位于不同半导体层，不能仅凭其三维堆叠背景，就跳过权24要求的柱体及各栅极至少部分环绕柱体的关系。CN103782344B_24_无效理由及技术特征 专利图像

因此，我会保留E4的成套操作证据价值，但不把它选作最有利的结构起点。

四、最佳无效策略：从已有共同外栅出发，论证增加分组内栅，而不是把两个替代方案硬叠加

1. 主攻组合及其分工

建议主攻：

CN101651144A＋US20100195395A1＋US20100214839A1，评价权利要求24整体不具备创造性。

三份文件的分工应当明确：

E1负责保留原有基础。
以E1的柱体存储阵列、共同下选择板、共源关系、分组漏侧选择和基本编程方式为基础，不先拆掉其共同下选择板，再从其他文献“重新创造”一个公共栅。E1的编程段明确采用LSL接地，并非只能依赖表中“接地／浮置”的择一记载。专利图像

E2负责证明竖直柱体源端可以设置两个可区分控制级。
引用图13—14及第[0080]—[0089]段，说明同一竖直串的源端能够设置两个串联、可分别控制的栅极；图2等阵列内容则用于核对分组控制背景。不能把图13中的GSL1、GSL2直接分别命名为“第一组SGS”和“第二组SGS”——它们首先是同一串上的两个不同级。专利图像

E3负责证明为什么这样改，以及改后采用什么编程偏置。
它不只是说“双栅可以施加不同电压”，而是把靠共源一侧的栅维持截止，用另一源侧栅减弱其与邻近存储单元的电场耦合，从而降低编程干扰。这比泛称“增加选择栅属于常规设计”更有证明力。谷歌专利

这条路线的相对优势在于：**共同外栅来自主证据，竖直双栅的可实现结构来自桥梁证据，差异偏置及改进目的来自操作证据。**三者各解决不同的论证任务，不是单纯增加文献数量。

2. 区别特征应当完整、诚实地列出

以E1为起点，不宜把区别简单写成“增加一个源极选择晶体管”。建议至少归纳为两个相互关联的方面：

**结构方面：**在原共同源侧栅与存储单元之间，设置分别对应第一、第二组柱体的内层源极选择栅，并保持原共同源侧栅作用于两组柱体。

**操作方面：**在该结构中，使共同源极栅约为0V，两组内层SGS及共源电压落入0至第一漏极选择栅电压的范围，同时满足漏侧分组选择及各存取线的编程电压关系。

这两方面不能完全割裂。创造性评价最终针对整体技术方案，逐项比对的作用是找出真实区别，而不是把相互配合的区别分别贴上“已知”标签后结束分析。最高人民法院在相关确权判决中也强调了逐项识别区别与整体评价之间的关系。最高人民法院知识产权法院

3. 技术问题应当从已有缺陷出发，不应把答案写进问题

我建议围绕以下方向组织技术问题：

在保持分组编程选择及编程禁止能力的同时，如何改善源端隔离，降低源端电场或漏电对相邻存储单元造成的编程干扰。

不宜写成：

如何在两组SGS下方增加一个跨两组的共同源极栅。

后一种表达已经把目标结构作为解题前提，容易受到事后分析的攻击。E3对于源端编程干扰及双源端控制作用的说明，可以用于证明相关改进需求并非只能在阅读本专利之后才提出。谷歌专利

4. 偏置对应应固定在一个可核验的组合实例上

请求书中可以采用下面的对应方式，但应明确注明：这是依据不同证据提出的组合实施状态，不是任何单篇公报已经完整记载的表格。

权24中的位置或参数 组合论证拟采用的状态 证据基础及仍需解释之处
第一漏极选择栅 \(V_1=3\text{V}\) E3的具体编程例提供3V选择电平；与E1的选中USL角色对应
第二漏极选择栅 约0V E1的未选USL接地方案
共用源极 0V E3具体编程例；在包含端点的解释下满足范围
跨两组共同源极栅 约0V E1共同下选择板的接地操作；E3补强外层源栅截止的作用
两组内层源极选择栅 均为3V E3提供内层源栅3V；把该操作用于两组内层栅，属于组合推论
多个未选存取线 \(V_2=8.5\text{V}\) E3具体编程例；应固定第一、第二组存取线的对应集合
第一组选中存取线 \(V_3=12\text{V}\) E3起始编程电压，满足\(V_3>V_2>V_1\)

其中，E1的接地选择与E3的具体数值分别有原始记载；“新增内层栅按两组组织，并在共同外栅结构中应用上述数值”仍然是请求人需要证明合理性的改造步骤。专利图像

采用这个例子的好处，是不必再纠缠于是否找到与本专利实施例完全相同的3V、10V、20V。权24限定的是相对关系，并未将10V和20V写入权利要求。专利图像

5. 备选路线如何保留

附件的 E1＋E4 可以作为备选分析基础，但不建议单独承担主要攻击。E4适合进一步证明“两组SGS、两组漏侧选择及共同源极可以在同一编程状态下协同偏置”，却不能自行给出增加共同源极栅的动机，也不能自行补齐柱体几何关系。专利图像

同样，E2＋E3虽然减少到两篇，却仍未直接解决共同外栅跨两组的组织关系。为了表面上减少文献数量而删掉E1，并不一定降低真正的解释负担。附件对这一两篇路线，也保留了结构对应方面的限制。CN103782344B_24_无效理由及技术特征

五、请求人最薄弱的环节：按重要性排序

第一薄弱环节：内层分组、外层共用的结构组织及其技术启示

这是当前最可能决定结果的问题。

专利权人最有力的反驳，不是“此前没有双源端栅”，而是：

你证明了共同下选择板，也证明了每串可以有两个源端栅，但为什么会保留其中一层跨两组共用，而将另一层按两组设置？这种分工是对比文件给出的，还是根据本专利结构反推出来的？

现有材料能够分别证明共同下选择板、分组选择栅以及双源端控制级，但附件并未指出一处足够直接的原始公开，把这些关系完整地组织到一起。CN103782344B_24_无效理由及技术特征 CN103782344B_24_无效理由及技术特征

请求人的最佳应对，是从E1出发，强调共同外层无需新增或合并，保留原结构；改造集中在它上方的内层控制级。这比从每组均有两级GSL的文件出发，再论证为什么要把外层栅合并成公共栅，解释路径更短。

但是，“改动少”仍然只是论证上的优势，不替代技术启示。最终需要把新增内层栅的作用、按组设置的必要性或合理性，以及与原共同下选择板的配合讲清楚。

此处不宜依靠“均为NAND”“均属三维存储”“均为同一申请人”等概括性理由。它们最多说明文献具有相关性，并不能证明具体组合成立。

第二薄弱环节：双栅结构与双栅编程策略并不完全一致

这里有一个应主动处理的差异：

E2的竖直双源端栅编程例，对两个GSL均施加OFF电压；E3则采用靠源端外栅截止、靠单元内栅导通的分工。两篇不是在编程操作上完全一致。专利图像

因此，请求人不能写：

E2与E3的编程方式相同，直接结合即可。

更准确的写法是：

采用E2证明的竖直双控制级结构，并基于E3所教导的源端隔离及减弱编程干扰的目的，调整内层栅的偏置方式。

这一调整在电路原理上具有可论证性：**只要外层源极栅仍保持截止，内层栅施加低正电压，并不必然打开整条通往共源节点的通路。**但这一原理只能说明组合不是明显不可能，还需要进一步说明它对柱体沟道升压、编程禁止及组间控制不会产生使所主张操作失效的影响。

E1明确提到其相关操作电压与传统平面NAND相似、供电配置兼容，这可以辅助说明借鉴平面编程技术的相关性；但不能将这种兼容性扩大为“所有平面双栅设计均可直接移植”。专利图像

第三薄弱环节：数值范围和工作阶段容易被错误拼接

这一项比前两个更容易修正，但如果不修正，会明显损害请求人的可信度。

应当分别避免四种错误：

  • 把“低于Vpass”直接等同于“低于第一漏极选择栅电压”；
  • 把“OFF电压”未经核对直接写成“0V”；
  • 把预充电阶段的CSL、GSL正偏，与真正编程阶段的共同栅接地拼成同一状态；
  • 把擦除／擦除禁止的两级GSL差异偏置移作权24的编程条件。

附件中的源侧预充电文献，以及CN102148059A的擦除偏置，均需要如此限定其证明用途。CN103782344B_24_无效理由及技术特征 CN103782344B_24_无效理由及技术特征

对当前请求人最有利的修正，是承认并利用0V端点方案，再优先使用E3第[0041]段的同一编程实施例，而不是继续寻找没有必要的“全部严格中间正电压”。

第四薄弱环节：把“已有专利记载”直接上升为“公知常识”

附件多次把若干普通NAND编程专利定位为“公知偏置证据”。这些文件能够证明相应技术曾经公开，但单份或少量专利并不当然证明该技术属于本领域公知常识。CN103782344B_24_无效理由及技术特征

最高人民法院对公知常识性证据的认定指出，通常可以用技术词典、技术手册、教科书等证明；多篇专利、期刊等相互印证，也可能形成证明，但应适用更严格的证明标准。最高人民法院知识产权法院

所以，E3既然对实体结构、偏置及其作用已有明确教导，应当将它作为正式组合证据使用，而不是降格为一句未经展开的“公知常识”。

六、无效请求书应如何落地，以及当前强度如何评价

1. 更正法律依据，按权24整体组织理由

附件多处将检索结果挂在“专利法第二条”之下；如果这只是项目系统的分类，不影响其检索参考价值，但正式请求书不能照搬。当前论证的主旨是相对于现有技术不具备创造性，应落在专利法第二十二条第三款，而不是以“不属于技术方案”为主攻。CN103782344B_24_无效理由及技术特征 中国国家知识产权局

也不建议因为完整对比文件尚未找到，就顺势增加第二十六条或第三十三条的笼统攻击。那些理由需要说明书公开、支持或修改超范围方面的独立事实基础，不能替代当前缺失的组合论证。

2. 将“检索汇总”转化为“原文—特征—组合步骤”的证据链

正式材料中，每一个关键结论都应当能够追溯到原公报页码、段落、图号或表格。尤其应固定：

**一个结构映射。**第一SGS、第二SGS、共同源极栅各对应什么，不能在不同段落中变换角色。

**一个编程状态。**各节点在同一编程阶段取什么电压，不能在预充、编程、擦除之间跳转。

**一个改造过程。**从哪篇主证据出发，保留什么、增加什么、改变什么偏置，由哪篇证据提供理由。

外文译文还需特别注意缩写差异：E3中的SSL是源极选择线，而三星部分文献中的SSL用于串／漏侧选择；必须按器件所在位置和功能翻译，不能仅凭同一个缩写作对应。谷歌专利

另外，CN101419835A、KR20080109335A及JP2008310949A是同族技术来源，不宜把不同语言公报计算成三份相互独立的技术启示。CN103782344B_24_无效理由及技术特征

3. 在提交时明确主、备组合，不把组合工作留给合议组

实施细则第六十九条要求结合证据具体说明无效理由，并指明各项理由所依据的证据；第七十一条规定，在请求被受理后，可以自提出无效宣告请求之日起1个月内增加理由或者补充证据，逾期的，国家知识产权局可以不予考虑。中国国家知识产权局

因此，不宜只提交一叠专利并概括“可任意组合”。主攻三篇组合应当单独形成完整比对及技术启示论证，备选组合也应当写明其具体分工和区别。

4. 当前证据强度的客观评价

攻击方式 当前评价
任一现有单篇直接破坏权24新颖性 **弱。**附件及本次核对均不足以支持完整的单篇覆盖主张
仅以CN101419835A＋CN101651144A主张整体显而易见 **有组合思路，但解释负担偏重。**不能称为已充分闭合的两篇证据链
以CN101651144A＋US20100195395A1＋US20100214839A1主攻创造性 **当前更值得采用。**结构、偏置和改进目的都有具体证据基础，但“内层分组、外层共用”的组合理由及操作适配仍需补强
继续增加普通Vpgm/Vpass或单SGS编程文献 **边际价值较低。**难以解决决定性的结构组织问题

上述是证据和论证强度判断，不是基于案件统计模型得出的胜诉概率。现阶段，我不会把权24评价为已经达到“高把握无效”的状态。

最终建议：把主攻重心从“各个编程电压早已存在”，转移到“已有共同外栅的竖直阵列，为何会采用分组内栅并进行差异偏置”。与此同时，立即修正“0V不属于中间范围”“双源端栅数量不够”“三维堆叠当然等于竖直柱体”这几类论述。

当前最值得继续补强的证据，不是另一张普通NAND编程表，而是截止日前能够直接解释或展示“共同外层源栅＋分组内层源栅”这种分工的文献。该关系一旦补强，现有E3已经能够承担相当重要的配套编程偏置证明；该关系若始终只能依赖事后拼接，再多语言版本或一般电压文献，也难以从根本上提高主攻路线的稳健性。

 


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