对比文件的名称：发明专利_JP2001119292A Frequency division circuit
目标专利的名称：用于使用脉冲吞没技术使分频器同步的方法和装置
本次调用的模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **特征A《直接公开》**<br>具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器 | 【0019】“この２／３分周回路は、分周手段であるトグルフリップフロップ回路（以下、Ｔ−ＦＦとする）２１...”<br>【0025】“Ｔ−ＦＦ２１は、その／Ｑ出力端子から、クロック信号ＣＬＫの２パルスに対して１パルスの割合の出力信号ＯＵＴを出力する。” | 对比文件明确公开了分频手段，即T-FF 21，其接收时钟信号CLK（第一周期信号）并进行分频，从/Q输出端子输出分频信号OUT（第一分频信号）。这与目标专利中第一分频器的功能完全相同，即对输入周期信号进行分频。因此，本领域技术人员能够毫无疑义地得出该技术方案。 |
| **特征B《未公开》**<br>具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器 | 未找到相关描述。 | 对比文件仅描述了一个分频电路（如T-FF 21），其处理单一的时钟信号CLK。说明书中未提及任何独立于第一分频路径的第二分频器或第二周期信号。目标专利要求两个独立的电路路径和分频器用于同步，而对比文件的方案是单一的分频路径，旨在实现可编程分频比，而非同步多个分频器。因此，该特征未被公开。 |
| **特征C《未公开》**<br>耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位 | 未找到相关描述。 | 对比文件的整体技术方案不涉及任何相位比较。其核心是通过控制信号MDC操作“脉冲数限制手段”（或门22）来选择性抑制输入到分频器（T-FF 21）的时钟脉冲，从而在2分频和3分频（或4/5分频等）模式间切换。其目的是改变分频比，而非检测或比较两个独立分频器输出信号的相位差以实现同步。因此，该特征未被公开。 |
| **特征D《未公开》**<br>以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号 | 未找到相关描述。 | 如特征C所述，对比文件没有相位比较功能。其生成的控制信号（如MDC信号或与非门23/32/44的输出）是基于外部MD信号和/或内部计数器状态，用于切换分频模式，而不是基于两个信号之间的相位比较结果生成的触发信号。因此，该特征未被公开。 |
| **特征E《未公开》**<br>耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位 | 【0022】“ノアゲート２３の出力信号は、オアゲート２２の一方の入力信号となる。... ノアゲート２３の出力信号の電位レベルによってオアゲート２２からのクロック信号ＣＬＫの出力が制御される...”<br>【0028】“ＭＤＣ信号の電位レベルは、クロック信号ＣＬＫの連続した３パルスのうち、たとえば、第２番目のパルスＰ２の立ち上がりエッジはＴ−ＦＦ２１に入力され、かつ第２番目のパルスＰ２の立ち下がりエッジと第３番目のパルスＰ３の立ち上がりエッジは入力されないように変化する。” | 对比文件公开了通过或门22抑制（“マスク”）输入时钟CLK的脉冲。然而，这种抑制行为是由控制信号（MDC）触发的，该控制信号的生成逻辑与相位检测无关，其目的是改变分频比（例如从2分频变为3分频），而非调节分频器输出的相位以与另一个分频器同步。在对比文件中，抑制脉冲改变了分频器输出的频率/周期，而目标专利中抑制脉冲是为了在频率不变的情况下调整相位。两者作用根本不同。因此，该特征未被公开。 |
| **特征F《未公开》**<br>耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。 | 未找到相关描述。 | 对比文件既没有公开第二分频器（特征B），也没有公开基于相位比较生成触发信号的相位检测电路（特征C、D），因此更不可能公开针对第二分频器的、由相位检测触发的脉冲抑制电路。该特征未被公开。 |
| **特征G《未公开》**<br>其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。 | 未找到相关描述。 | 该特征限定了感测信号的具体来源。由于对比文件未公开涉及两个分频信号相位比较的技术方案（特征C），因此自然也未曾公开将分频信号本身作为感测信号的具体实施方式。该特征未被公开。 |
| **特征H《未公开》**<br>其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。 | 未找到相关描述。 | 该特征限定了感测信号是分频信号的缓冲版本。对比文件未公开任何与相位检测相关的感测信号路径，也未提及对分频信号进行缓冲用于感测。该特征未被公开。 |
| **特征I《未公开》**<br>进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号 | 【0039】“まず、第１に、第１のＴ−ＦＦ２１の／Ｑ出力信号を入力信号とし、その／Ｑ出力信号をさらに２分周するためのカウンタ手段として、第２のＴ−ＦＦ３１が設けられている。” | 对比文件在实施方式2（图5）中公开了在第一分频器（T-FF 21）之后级联第二分频器（T-FF 31），构成4/5分频电路。然而，T-FF 31的输出是最终的分频输出OUT，它并不作为“感测信号”被馈送到一个相位检测电路用于比较相位。在对比文件中，级联分频器的目的是实现更高的分频比，而非生成用于相位检测的较低频率信号。因此，该特征未被公开。 |
| **特征J《未公开》**<br>以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。 | 未找到相关描述。 | 对比文件未公开第二分频器（特征B），因此也不可能存在对第二分频信号进行进一步分频的第四分频器。该特征未被公开。 |
| **特征K《未公开》**<br>其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。 | 未找到相关描述。 | 对比文件没有公开“第二脉冲抑制电路”，也没有公开由相位比较触发的“第二触发信号”。其唯一的脉冲抑制机制（或门22）作用于原始的时钟信号CLK，而非第一分频信号。该特征未被公开。 |
| **特征L《未公开》**<br>进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。 | 未找到相关描述。 | 对比文件未公开多个独立的脉冲抑制电路。其脉冲抑制功能由单一的“脉冲数限制手段”（或门22）实现。该特征未被公开。 |
| **特征M《未公开》**<br>进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。 | 未找到相关描述。 | 如特征L所述，对比文件没有多个独立的脉冲抑制电路，也没有基于相位比较的触发信号。该特征未被公开。 |
| **特征N《未公开》**<br>进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本 | 未找到相关描述。 | 如特征I所述，对比文件虽有级联分频器，但其输出并非用作“感测信号”，且说明书未提及“缓冲版本”。该特征未被公开。 |
| **特征O《未公开》**<br>以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。 | 未找到相关描述。 | 如特征J所述，对比文件未公开第二分频器及第四分频器，更未提及缓冲版本。该特征未被公开。 |
| **特征P《未公开》**<br>进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位 | 未找到相关描述。 | 对比文件仅描述了一个分频路径（可能带有级联计数器），并未公开多个独立的、具有各自分频器的电路路径。其技术方案不涉及多个路径之间的相位比较。该特征未被公开。 |
| **特征Q《未公开》**<br>以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号 | 未找到相关描述。 | 由于对比文件未公开多个独立的分频路径和相位比较（特征P），因此自然不会公开基于这种比较生成触发信号。该特征未被公开。 |
| **特征R《未公开》**<br>以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。 | 未找到相关描述。 | 如特征P、Q所述，对比文件未公开多个独立路径和基于相位的触发，因此也不可能公开针对第三路径的脉冲抑制电路。该特征未被公开。 |
| **特征S《隐含公开》**<br>其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲 | 【0019】“この２／３分周回路は、分周手段であるトグルフリップフロップ回路（以下、Ｔ−ＦＦとする）２１、パルス数制限手段である２入力オアゲート２２、およびこのオアゲート２２に制御信号を供給する２入力ノアゲート２３を備えている。”<br>【0031】“これを式で表すと次の（１）式となる。 ただし、クロック信号ＣＬＫの１周期をＴ、オアゲート２２の遅延時間をｔｐｄ１、Ｔ−ＦＦ２１の遅延時間をｔｐｄ２およびノアゲート２３の遅延時間をｔｐｄ３とし、ｍを１以上の自然数とする。” | 对比文件中的“脉冲数限制手段”由或门22和与非门23等逻辑电路构成，其接收时钟信号CLK和控制信号（如MDC），并输出门控后的时钟至T-FF 21。虽然对比文件未明确使用“延迟触发器”和“第一组合逻辑”的表述，但其电路（包括可能隐含的时序元件和明确的逻辑门）共同作用，基于输入信号生成了一个用于门控/抑制脉冲的控制信号。本领域技术人员在阅读对比文件后，能够理解为实现可靠的脉冲抑制，需要处理信号时序，并可能推断出使用触发器进行同步以及组合逻辑进行信号合成的电路设计方式。因此，在宽松的隐含公开判断标准下，该特征被隐含公开。 |
| **特征T《隐含公开》**<br>以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。 | 【0022】“ノアゲート２３の出力信号は、オアゲート２２の一方の入力信号となる。オアゲート２２のもう一方の入力信号は、たとえばクロック信号ＣＬＫである。ノアゲート２３の出力信号の電位レベルによってオアゲート２２からのクロック信号ＣＬＫの出力が制御される...” | 对比文件中的或门22直接接收时钟信号CLK和来自与非门23的控制信号，并根据控制信号的电平来决定是否让CLK通过。这实质上就是基于一个控制信号（可视为“门控脉冲”）来抑制时钟脉冲。或门22在此充当了“第二组合逻辑”的角色。虽然电路的具体形式可能不同，但其功能本质是相同的：基于一个控制信号对原始时钟进行门控以抑制脉冲。因此，本领域技术人员能够从对比文件中合理推断出该技术方案，该特征被隐含公开。 |
| **特征U《未公开》**<br>其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号 | 未找到相关描述。 | 对比文件整体技术方案不涉及相位检测，因此当然不会公开用于相位检测的异或逻辑。该特征未被公开。 |
| **特征V《未公开》**<br>一个或多个低通滤波器，耦合到所述异或逻辑 | 未找到相关描述。 | 对比文件没有相位检测电路，因此也不会公开与之配套的低通滤波器。该特征未被公开。 |
| **特征W《未公开》**<br>以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。 | 未找到相关描述。 | 对比文件没有相位检测电路，因此也不会公开比较器及生成触发信号的输出。该特征未被公开。 |
| **特征X《未公开》**<br>其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。 | 未找到相关描述。 | 对比文件未涉及相位检测，更未限定相位检测的触发时机（如复位或电力循环）。该特征未被公开。 |
| **特征Y《未公开》**<br>其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器 | 未找到相关描述。 | 对比文件中的分频器是T-FF，其输出是单端的/Q或Q信号。说明书中从未提及生成同相(I)和正交(Q)版本信号的分频器（即I/Q分频器）。该特征未被公开。 |
| **特征Z《未公开》**<br>以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。 | 未找到相关描述。 | 对比文件未公开第二分频器，也未提及任何分频器具有同相和正交输出。该特征未被公开。 |
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